JP2022016401A - パターニング方法およびその結果の構造 - Google Patents

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Abstract

Figure 2022016401000001
【課題】半導体デバイスの形成方法を提供する。
【解決手段】方法は、ゲート誘電体層９２上に第１の仕事関数層１０２を堆積するステップと、第１の仕事関数層上に第１のハードマスク層１０４を形成するステップ及び第１のハードマスク層上に底部反射防止膜（ＢＡＲＣ）層を堆積するステップを含む、第１のハードマスク層上にフォトレジスト１０７を形成するステップと、ＢＡＲＣ層の一部をエッチングするステップと、ＢＡＲＣ層をマスクとして用いて第１のハードマスク層の一部をエッチングするステップと、第１の仕事関数層の一部をエッチングして、ゲート誘電体層の一部を第１のハードマスク層及び第１の仕事関数層を通して露出させるステップと、第１のハードマスク層を除去するステップと、第１の仕事関数層上及びゲート誘電体層の一部上に第２の仕事関数層を堆積するステップと、を含む。
【選択図】図１７

Description

半導体装置は、パーソナルコンピュータ、携帯電話、デジタルカメラ、およびその他の電子機器などの様々な電子アプリケーションで使用される。半導体装置は、一般的に、絶縁層または誘電層、導電層、および材料の半導体層を半導体基板上に順次堆積し、リソグラフィを使用して様々な材料層をパターニングして、その上に回路コンポーネントと要素を形成することによって製造される。
半導体業界は、最小フィーチャサイズを継続的に削減することにより、様々な電子部品（トランジスタ、ダイオード、抵抗、コンデンサなど）の集積密度を向上させ続け、これにより、特定の領域に多くのコンポーネントを統合できる。ただし、最小フィーチャサイズが縮小されると、対処する必要のある追加の問題が発生する。
本発明の態様は、添付図面を参照しながら、以下の詳細な説明から最もよく理解される。業界の標準的技法に従って、様々なフィーチャが一定のスケールで描かれていないことに注意すべきである。実際、様々なフィーチャの寸法は、説明を明確にするために任意に増減できる。
本発明のいくつかの実施形態に係る三次元図でのFinFETの例を示す図である。 本発明のいくつかの実施形態に係るFinFETの製造における中間段階の断面図である。 本発明のいくつかの実施形態に係るFinFETの製造における中間段階の断面図である。 本発明のいくつかの実施形態に係るFinFETの製造における中間段階の断面図である。 本発明のいくつかの実施形態に係るFinFETの製造における中間段階の断面図である。 本発明のいくつかの実施形態に係るFinFETの製造における中間段階の断面図である。 本発明のいくつかの実施形態に係るFinFETの製造における中間段階の断面図である。 本発明のいくつかの実施形態に係るFinFETの製造における中間段階の断面図である。 本発明のいくつかの実施形態に係るFinFETの製造における中間段階の断面図である。 本発明のいくつかの実施形態に係るFinFETの製造における中間段階の断面図である。 本発明のいくつかの実施形態に係るFinFETの製造における中間段階の断面図である。 本発明のいくつかの実施形態に係るFinFETの製造における中間段階の断面図である。 本発明のいくつかの実施形態に係るFinFETの製造における中間段階の断面図である。 本発明のいくつかの実施形態に係るFinFETの製造における中間段階の断面図である。 本発明のいくつかの実施形態に係るFinFETの製造における中間段階の断面図である。 本発明のいくつかの実施形態に係るFinFETの製造における中間段階の断面図である。 本発明のいくつかの実施形態に係るFinFETの製造における中間段階の断面図である。 本発明のいくつかの実施形態に係るFinFETの製造における中間段階の断面図である。 本発明のいくつかの実施形態に係るFinFETの製造における中間段階の断面図である。 本発明のいくつかの実施形態に係るFinFETの製造における中間段階の断面図である。 本発明のいくつかの実施形態に係るFinFETの製造における中間段階の断面図である。 本発明のいくつかの実施形態に係るFinFETの製造における中間段階の断面図である。 本発明のいくつかの実施形態に係るFinFETの製造における中間段階の断面図である。 本発明のいくつかの実施形態に係るFinFETの製造における中間段階の断面図である。 本発明のいくつかの実施形態に係るFinFETの製造における中間段階の断面図である。 本発明のいくつかの実施形態に係るFinFETの製造における中間段階の断面図である。 本発明のいくつかの実施形態に係るFinFETの製造における中間段階の断面図である。 本発明のいくつかの実施形態に係るFinFETの製造における中間段階の断面図である。 本発明のいくつかの実施形態に係るFinFETの製造における中間段階の断面図である。 本発明のいくつかの実施形態に係るFinFETの製造における中間段階の断面図である。 本発明のいくつかの実施形態に係るFinFETの製造における中間段階の断面図である。 本発明のいくつかの実施形態に係るFinFETの製造における中間段階の断面図である。 本発明のいくつかの実施形態に係るFinFETの製造における中間段階の断面図である。 本発明のいくつかの実施形態に係るFinFETの製造における中間段階の断面図である。 本発明のいくつかの実施形態に係るFinFETの製造における中間段階の断面図である。 本発明のいくつかの実施形態に係るFinFETの製造における中間段階の断面図である。 本発明のいくつかの実施形態に係るFinFETの製造における中間段階の断面図である。 本発明のいくつかの実施形態に係るFinFETの製造における中間段階の断面図である。 本発明のいくつかの実施形態に係るFinFETの製造における中間段階の断面図である。 は、いくつかの実施形態に係るFinFETの製造における中間段階の断面図である。
以下の開示は、本発明の異なる特徴を実施するための多くの異なる実施形態または例を提供する。以下、本開示を簡略化するために、コンポーネントおよび配置の特定の例を説明する。
もちろん、これらは、一例に過ぎず、これらに限定するものではない。例えば、以下の説明における第2の特徴の上方又は上の第1の特徴の形成は、第1と第2の特徴が直接接触して形成される実施形態を含んでもよく、また、第1と第2の特徴が直接接触しないように、追加の特徴が第1と第2の特徴の間に形成され得る実施形態を含んでもよい。また、本開示は、様々な例において符号及び／又は文字を繰り返してもよい。この繰り返しは、単純さと明快さを目的としており、それ自体では、説明した様々な実施形態及び／又は構成の間の関係を示すものではない。
さらに、図示されているように、ここで、ある要素又は構造と別の要素又は構造との関係を説明しやすくするために、「下方」、「下」、「下部」、「上方」、「上部」などのような空間的に相対的な用語を使用することができる。空間的に相対的な用語は、図に示されている方向に加えて、使用中又は動作中の装置の異なる方向を包含することを意図している。装置は、他の方向に配向してもよく(90度又は他の配向に回転されてもよい)、本明細書で使用される空間的に相対的な記述子は、同様にそれに応じて解釈され得る。
置換ゲートスタック形成工程について、種々の実施形態を説明する。本発明の実施形態は、フィン型電界効果トランジスタ（FinFET）素子の形成のコンテキストにおいて説明される。しかし、本発明の方法は、他の種類のデバイス（例えば、平面トランジスタ、ナノ構造体（ナノワイヤおよびゲートオールアラウンドを含む）、電界効果トランジスタ（NSFET））にも適用可能である。前記ゲートスタックは、high-k誘電体層などのゲート誘電体層と仕事関数層を含む。本発明の実施形態では、ゲート絶縁層への損傷を最小限に抑える仕事関数層を精度よくパターニングするためのパターニングプロセスについて説明する。前記パターニングプロセスは、前記仕事関数層上の第1のハードマスク層と、前記第1のハードマスク層上のフォトレジストとを利用でき、前記フォトレジストは、底部反射防止膜（BARC）層、第2のハードマスク層、および感光層を含んでもよい。第1のハードマスク層は、前記第1のハードマスク層上に続いて堆積された底部反射防止膜（BARC）層をエッチングする際に、前記仕事関数層および前記ゲート誘電体層を保護するために用いられる。前記仕事関数層の精密なパターニングは、例えば、得られるトランジスタの閾値電圧（Vt）を微調整し、金属ゲートの高さを精密に制御し、前記ゲート誘電体層への損傷を最小限に抑えつつ、仕事関数層の完全な除去を可能にするために使用され得る。前記第1のハードマスク層を前記仕事関数層上に形成することにより、ウェットエッチングプロセスを使用して仕事関数層を精密にパターニングすることができる。この方法を使用すると、ゲート誘電体層への損傷を最小限に抑え、仕事関数層をパターニングする際の金属ゲートの変形とゲート幅の変化を低減することができる。
図1は、いくつかの実施形態に係る三次元図でのFinFETの例を示す。前記FinFETは、基板50（例えば、半導体基板）上のフィン52を含む。シャロートレンチアイソレーション（STI）領域56は、基板50内に配置され、前記フィン52は、隣接するSTI領域56の上および間から突出している。前記STI領域56は、前記基板50から分離しているものとして説明および図示されているが、本明細書で使用される場合、「基板」という用語は、基板50のみ、または基板50とSTI領域56の組み合わせを指すために使用され得る。また、前記フィン52および前記基板50は、単一の連続した材料として図示されているが、前記フィン52および／または前記基板50は、単一の材料または複数の材料を含んでもよい。ここで、前記フィン52とは、前記隣接するSTI領域56の間に延在する部分をいう。
ゲート誘電体層92は、側壁に沿って前記フィン52の上面の上にあり、導電性充填材料134は、前記ゲート誘電体層92上にある。ソース／ドレイン領域82は、前記ゲート絶縁層92および前記導電性充填材134に対して、前記フィン52の反対側に配置されている。図1は、後の図面で使用される基準断面をさらに示す。断面A-Aは、前記導電性充填材料134の長手方向軸に沿って、例えば、前記FinFETの前記ソース／ドレイン領域82の間を流れる電流の方向に垂直な方向にある。断面B-Bは、前記断面A-Aに垂直であり、前記フィン52の長手方向軸に沿って、例えば、前記FinFETの前記ソース／ドレイン領域82の間を流れる電流の方向にある。断面C-Cは、前記断面A-Aに平行であり、前記FinFETの前記ソース／ドレイン領域82の1つを貫通する。以降の図面では、明確化するために、これらの基準断面を参照する。
ここで説明するいくつかの実施形態は、ゲートラストプロセスを使用して形成されたFinFETのコンテキストにおいて説明される。他の実施形態では、ゲートファーストプロセスを使用してもよい。ここで説明するいくつかの実施形態は、p型仕事関数層のパターニングを説明する。これは例として示されており、ここで説明する方法は、任意のタイプのデバイス（例えば、p型デバイスまたはn型デバイス）において、p型仕事関数層またはn型仕事関数層のいずれかをパターニングするために使用され得る。また、いくつかの実施形態は、平面FETなどの平面装置で使用される態様を熟慮する。
図2～図28Bは、いくつかの実施形態に係る、FinFETの製造における中間段階の断面図である。図2、図3、図4、図5、図6、図7、図14、図15、図16、図17、図18、図20、図21、図22、図23、図24および図25は、複数のフィン／FinFETを除いて、図1に示す基準断面A-Aを示している。図8A～28Bでは、複数のフィン／FinFETを除き、「Ａ」指定で終わる図は、図1に示す基準断面A-Aに沿って示され、「Ｂ」指定で終わる図は、図1に示す同様の断面B-Bに沿って示される。図10Cおよび10Dは、複数のフィン／FinFETを除いて、図1に示す基準断面C-Cに沿って示される。
図2において、基板50が設けられる。前記基板50は、例えば、バルク半導体、半導体-オン-絶縁体（SOI）基板などの半導体基板であってもよく、ドープされていても（例えば、p型ドーパントまたはn型ドーパントを使用）、ドープされていなくてもよい。基板50は、５０は、シリコンウェーハなどのウェーハであり得る。一般に、SOI基板は絶縁体層上に形成された半導体材料の層である。絶縁体層は、例えば、埋め込み酸化物（BOX）層、酸化ケイ素層などであってもよい。絶縁体層は、基板、通常はシリコンまたはガラス基板上に設けられる。多層または勾配基板などの他の基板も使用することができる。いくつかの実施形態では、前記基板50の半導体材料は、シリコン、ゲルマニウム、炭化ケイ素、ガリウムヒ素、ガリウムリン、リン化インジウム、インジウムヒ素、および／またはアンチモン化インジウムからなる化合物半導体、SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInPおよび／またはGaInAsPからなる合金半導体、またはこれらの組み合わせを含んでもよい。
図3において、基板50には、フィン52が形成される。フィン５２は、半導体ストリップである。いくつかの実施形態では、前記フィン52は、基板５０にトレンチをエッチングすることで、基板50に形成され得る。エッチングは、反応性イオンエッチング（RIE）、中性粒子ビームエッチング（NBE）など、またはそれらの組み合わせなどの一つ以上の許容可能なエッチングプロセスであってもよい。前記エッチングは異方性であり得る。 前記フィン52は、線形縁部を有するものとして図３に示されているが、前記フィン52は、丸い縁部または他の任意の適切な形状を有してもよい。
前記フィン52のパターニングには、任意の適切な方法が使用され得る。例えば、フィン５２は、ダブルパターニングまたはマルチパターニングプロセスを含む、１つまたは複数のフォトリソグラフィプロセスを使用してパターニングされ得る。一般に、ダブルパターニング又はマルチパターニングプロセスは、フォトリソグラフィと自己整合プロセスを組み合わせて、例えば、単一の直接フォトリソグラフィプロセスを使用して得られるものよりも小さいピッチを有するパターンを作成することを可能にする。例えば、一実施形態では、犠牲層は基板50上に形成され、フォトリソグラフィプロセスを使用してパターニングされる。スペーサーは、自己整列プロセスを用いて、パターニングされた犠牲層に沿って形成される。次に、前記犠牲層が除去され、残りのスペーサを使用して前記フィン52をパターニングし得る。
図4において、基板50上および隣接するフィン52の間には、断熱材54が形成される。前記断熱材54は、酸化ケイ素、窒化物等の酸化物またはこれらの組み合わせであってもよく、高密度プラズマ化学気相堆積法（HDP-CVD）、流動性化学気相堆積法（FCVD）（例えば、リモートプラズマシステムでのCVD系材料堆積と、それに続く堆積後の硬化により、材料を酸化物などの別の材料に変換）、またはこれらの組み合わせにより形成され得る。任意の許容可能なプロセスによって形成された他の断熱材を使用することができる。例示の実施形態では、断熱材54は、FCVD法により形成された酸化ケイ素である。一旦、断熱材が形成されると、アニール処理を行ってもよい。一実施形態では、断熱材54は、余剰の断熱材がフィン52を覆うように形成される。断熱材54は単層として示されているが、いくつかの実施形態では複数の層が利用され得る。例えば、いくつかの実施形態では、ライナー（図示せず）は、最初に、基板50およびフィン52の表面に沿って形成されてもよい。その後、ライナー上に上述したような充填材を形成してもよい。
図5において、除去プロセスを断熱材５４に適用してフィン52上の断熱材54の余分な材料を除去する。いくつかの実施形態では、化学機械研磨（CMP）、エッチングバックプロセス、またはこれらの組み合わせなどの平坦化プロセスを利用してもよい。前記平坦化プロセスは、平坦化プロセスが終了した後に、フィン52および断熱材54の上面が平坦になるように、フィン52を露出させる。
図6において、断熱材54を窪んでシャロートレンチアイソレーション（STI）領域56を形成する。前記断熱材54は、隣接するSTI領域56の間からフィン52が突出するように窪んでいる。また、STI領域56の上面は、図示のように平坦な表面、凸状の表面、凹状の表面（ディッシングなど）、またはそれらの組み合わせを有し得る。前記STI領域56の上面は、適切なエッチングを使用することによって、平坦、凸面、および／または凹面に形成され得る。前記STI領域56は、断熱材54の材料に対して選択的であるものなどの許容可能なエッチングプロセス（例えば、フィン52の材料よりも高いレートで断熱材54の材料をエッチングするエッチングプロセス）を用いて窪んでいてもよい。例えば、プラズマレスガスエッチングプロセス（例えば、フッ化水素（HF）ガス、アンモニア（NH3）ガスなどを使用するエッチングプロセス）を使用する化学的酸化物除去、リモートプラズマ支援ドライエッチングプロセス（例えば、水素（H2）、三フッ化窒素（NF3）、およびアンモニア副生成物など）、または希フッ化水素（ｄＨＦ）酸を使用してもよい。
図2～図6に関して説明したプロセスは、フィン52がどのように形成され得るかの一例にすぎない。いくつかの実施形態では、前記フィン52は、エピタキシャル成長プロセスにより形成され得る。例えば、基板50の上面に誘電体層を形成してもよいし、この誘電体層を介してトレンチをエッチングして下地基板50を露出させてもよい。ホモエピタキシャル構造は、トレンチ内でエピタキシャル成長させてもよいし、前記誘電体層は、前記ホモエピタキシャル構造が前記誘電体層から突出してフィン52を形成するように窪んでいてもよい。
また、いくつかの実施形態では、フィン52には、前記ヘテロエピタキシャル構造を使用してもよい。例えば、図5のフィン52は窪んでいてもよく、フィン52とは異なる材料をその場所でエピタキシャル成長させてもよい。さらなる実施形態では、基板50の上面に誘電体層を形成してもよいし、この誘電体層を介してトレンチをエッチングしてもよい。次に、基板50とは異なる材料を用いてトレンチ内にヘテロエピタキシャル構造をエピタキシャル成長させてもよいし、前記誘電体層は、前記ヘテロエピタキシャル構造が誘電体層から突出してフィン52を形成するように窪んでいてもよい。ホモエピタキシャルまたはヘテロエピタキシャル構造がエピタキシャル成長するいくつかの実施形態では、エピタキシャル成長した材料は、成長中にその場でドープされてもよく、これにより、その場でのドーピングと注入ドーピングを併用するが、前後の注入を不要としてもよい。
種々の実施形態において、フィン52は、シリコンゲルマニウム（SixGe1-x、ここで、xは0～1の範囲であってもよい）、炭化ケイ素、純粋または実質的に純粋なゲルマニウム、III-V化合物半導体、II-VI化合物半導体などで形成され得る。例えば、III-V化合物半導体を形成するために利用可能な材料には、InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaPなどが含まれるが、これらに限定されない。
また、図6において、フィン52および／または基板50には、適宜のウェル（図示せず）が形成されていてもよい。例えば、Pウェルは、NMOSトランジスタ、例えば、n型FinFETなどのｎ型デバイスを形成するためのフィン52および／または基板50に形成され得る。他の実施形態では、Nウェルは、PMOSトランジスタ、例えば、p型FinFETなどのp型デバイスを形成するためのフィン52および／または基板50に形成され得る。
NMOSトランジスタ、例えば、n型FinFETなどのｎ型デバイスを形成するためのフィン52および／または基板50にPウェルを形成するための異なる注入ステップは、フォトレジストまたは他のマスク（別個に図示せず）を使用して達成され得る。例えば、フィン52上およびSTI領域56上にフォトレジストを形成してもよい。前記フォトレジストをパターニングして、NMOS領域等のフィン52および／または基板50を露出させる。フォトレジストは、スピンオン技術を使用して形成され、許容可能なフォトリソグラフィー技術を使用してパターニングされてもよい。前記フォトレジストをパターニングすると、フィン52および／または基板50の露出領域にp型不純物注入を行う。前記p型不純物は、1018cm-3以下の濃度、例えば1017cm-3～1018cm-3程度の濃度で、その領域に注入されたホウ素、BF2等であってもよい。注入後、許容可能なアッシングプロセスなどによってフォトレジストを除去してもよい。他の実施形態では、PMOSトランジスタ、例えば、p型FinFETなどのp型デバイスを形成するためのフィン52および／または基板50にNウェルを形成するには、同様のプロセスを使用し得る。例えば、フィン52上およびSTI領域56上にフォトレジストを形成してもよい。前記フォトレジストをパターニングして、PMOS領域等のフィン52および／または基板50を露出させる。フォトレジストは、スピンオン技術を使用して形成され、許容可能なフォトリソグラフィー技術を使用してパターニングされてもよい。前記フォトレジストをパターニングすると、フィン52および／または基板50の露出領域にn型不純物注入を行う。前記n型不純物は、1018cm-3以下の濃度、例えば1017cm-3～1018cm-3程度の濃度で、その領域に注入されたリン、ヒ素等であってもよい。注入後、許容可能なアッシングプロセスなどによってフォトレジストを除去する。
フィン52および／または基板50にＰウェルを形成するための注入後、アニールを実行して注入されたp型不純物を活性化してもよい。いくつかの実施形態では、エピタキシャルフィンの成長した材料は、成長中にその場でドープされてもよく、これにより、注入を不要としてもよい。いくつかの実施形態では、その場でのドーピングと注入ドーピングを併用してもよい。
図7において、フィン52上には、ダミー誘電体層60が形成される。前記ダミー誘電体層60は、例えば、酸化ケイ素、窒化ケイ素またはこれらの組み合わせなどであってもよく、許容可能な技術に従って堆積または熱成長され得る。ダミー誘電体層60上にはダミーゲート層62が形成され、前記ダミーゲート層62上にはマスク層64が形成される。前記ダミーゲート層62は、ダミー誘電体層60上に堆積された後、CMP等により平坦化され得る。マスク層64は、ダミーゲート層62上に堆積されていてもよい。前記ダミーゲート層62は、導電性材料であってもよく、多結晶シリコン（ポリシリコン）、多結晶シリコンゲルマニウム（Poly-SiGe）、金属窒化物、金属シリサイド、金属酸化物、金属等を含むアモルファスシリコン群から選択され得る。前記ダミーゲート層62は、物理蒸着（PVD）、化学蒸着（CVD）、スパッタ堆積、または導電性材料を堆積するための当技術分野で知られて使用された他の技術により堆積され得る。前記ダミーゲート層62は、素子分離領域のエッチングからの高いエッチング選択性を有する他の材料で形成され得る。前記マスク層64は、例えば、SiN、SiON等を含んでいてもよい。この例では、前記ダミー誘電体層60上に、単一のダミーゲート層62と単一のマスク層64とが形成される。いくつかの実施形態では、ダミー誘電体層60上に個別のダミーゲート層と個別のマスク層が形成され得る。なお、前記ダミー誘電体層60は、単に例示のために、フィン52のみを覆うように示される。いくつかの実施形態では、ダミー誘電体層60は、ダミー誘電体層60がSTI領域56を覆い、ダミーゲート層62とSTI領域56との間に延びるように堆積され得る。
図8A～13Bは、実施形態のデバイスの製造における様々な追加のステップを示す。図8（a）および図8（b）において、マスク層64は、好ましいフォトリソグラフィ技術およびエッチング技術を用いてパターニングされてマスク74を形成し得る。そして、前記マスク74のパターンは、許容可能なエッチング技術によってダミーゲート層62およびダミー誘電体層60に転写されて、それぞれダミーゲート72およびダミー誘電体70を形成し得る。前記ダミーゲート72は、フィン52のチャネル領域58を覆う。マスク74のパターンは、ダミーゲート72を隣接するダミーゲート72から物理的に分離するために用いられてもよい。ダミーゲート72の長手方向は、フィン52の長手方向と略直交していてもよい。
前記マスク層64および前記ダミーゲート層62は、任意の適切な方法でパターニングされ得る。例えば、前記マスク層64およびダ前記ダミーゲート層62は、ダブルパターニングまたはマルチパターニングプロセスを含む１つ以上のフォトリソグラフィプロセスを使用してパターニングされ得る。一般に、ダブルパターニング又はマルチパターニングプロセスは、フォトリソグラフィと自己整合プロセスを組み合わせて、例えば、単一の直接フォトリソグラフィプロセスを使用して得られるものよりも小さいピッチを有するパターンを作成することを可能にする。例えば、一実施形態では、犠牲層はマスク層64上に形成され、フォトリソグラフィプロセスを使用してパターニングされる。スペーサーは、自己整列プロセスを用いて、パターニングされた犠牲層に沿って形成される。次に、犠牲層が除去され、残りのスペーサを使用して、マスク層64およびダミーゲート層62をパターニングしてもよい。
図8Aおよび図8Bは、ダミーゲート72、マスク74、ダミー誘電体70、および／またはフィン52の露出面上でのゲートシールスペーサ80の形成をさらに示す。熱酸化や堆積の後、異方性エッチングを行ってゲートシールスペーサ80を形成し得る。
ゲートシールスペーサ80を形成した後、低濃度ソース／ドレイン（LDD）領域（図示せず）のための注入が実行され得る。異なるデバイスタイプを使用する実施形態では、図6に示された注入と同様に、フォトレジストなどのマスクを形成およびパターニングしてフィン52を露出させてもよいし、適切なタイプ（例えば、n型またはp型）の不純物を、露出したフィン52に注入してもよい。その後、マスクを除去してもよい。n型不純物は、前述したn型不純物のいずれであってもよく、p型不純物は、前述したp型不純物のいずれであってもよい。低濃度ソース／ドレイン領域は、約1015cm-3～約1016cm-3の不純物の濃度を有し得る。アニールを用いて注入された不純物を活性化させてもよい。
図9Aおよび図9Bにおいて、ゲートスペーサ86は、ダミーゲート72およびマスク74の側壁に沿ってゲートシールスペーサ80上に形成され得る。前記ゲートスペーサ86は、絶縁材料を共形に堆積し、続いて絶縁材料を異方性エッチングすることにより形成され得る。前記ゲートスペーサ86の絶縁材料は、窒化ケイ素、SiCNまたはそれらの組み合わせなどであってもよい。
図10Aおよび10Bにおいて、フィン52には、エピタキシャルソース／ドレイン領域82が形成される。前記エピタキシャルソース／ドレイン領域82の材料を選択してそれぞれのチャネル領域58に応力を加えることで、性能を改善する。前記エピタキシャルソース／ドレイン領域82は、フィン52内に形成され、その結果、各ダミーゲート72は、エピタキシャルソース／ドレイン領域82のそれぞれの隣接するペアの間に配置される。いくつかの実施形態では、前記エピタキシャルソース／ドレイン領域82は、フィン52内に延在し得る。いくつかの実施形態では、ゲートスペーサ86を用いて、前記エピタキシャルソース／ドレイン領域82をダミーゲート72から適切な横方向距離だけ分離し、その結果、前記エピタキシャルソース／ドレイン領域82は、結果として生じるFinFETのその後に形成されたゲートを短絡させない。
フィン52の前記エピタキシャルソース／ドレイン領域82は、フィン52のソース／ドレイン領域をエッチングしてフィン52に凹部を形成することにより形成され得る。次に、前記エピタキシャルソース／ドレイン領域82をフィン52の凹部にエピタキシャル成長させて、NMOSトランジスタ、例えば、n型FinFETなどのn型デバイスを形成する。前記エピタキシャルソース／ドレイン領域82は、n型FinFETに適切な材料などの任意の許容可能な材料を含んでもよい。例えば、フィン52がシリコンである場合、前記エピタキシャルソース／ドレイン領域82は、シリコン、SiC、SiCP、SIPなどの、チャネル領域58に引張歪みを及ぼす材料を含んでもよい。前記エピタキシャルソース／ドレイン領域82は、フィン52のそれぞれの表面から隆起した表面を有し得、ファセットを有し得る。他の実施形態では、前記エピタキシャルソース／ドレイン領域82をフィン52の凹部にエピタキシャル成長させて、PMOSトランジスタ、例えば、p型FinFETなどのp型デバイスを形成する。前記エピタキシャルソース／ドレイン領域82は、p型FinFETに適切な材料などの任意の許容可能な材料を含んでもよい。例えば、フィン52がシリコンまたはシリコンゲルマニウムである場合、領域第2の50Pのエピタキシャルソース／ドレイン領域82は、SiGe、SiGeB、Ge、GeSnなどの、チャネル領域58に圧縮歪みを及ぼす材料を含んでもよい。前記エピタキシャルソース／ドレイン領域82も、フィン52のそれぞれの表面から隆起した表面を有し得、ファセットを有し得る。
エピタキシャルソース／ドレイン領域82および／またはフィン52には、上述した低濃度ソース／ドレイン領域の形成方法と同様に、ドーパントを注入してソース／ドレイン領域を形成した後、アニールを行ってもよい。前記ソース／ドレイン領域の不純物濃度は、約1019cm-3～約1021cm-3であってもよい。前記ソース／ドレイン領域用のn型および／またはp型不純物は、前述した不純物のいずれであってもよい。いくつかの実施形態では、エピタキシャルソース／ドレイン領域82は、成長中にその場でドープされ得る。
フィン52にエピタキシャルソース／ドレイン領域82を形成するために使用されるエピタキシープロセスのため、前記エピタキシャルソース／ドレイン領域82の上面は、フィン52の側壁を越えて横方向に外向きに拡張するファセットを有する。いくつかの実施形態では、これらのファセットは、図10Cに示すように、同じfinFETの隣接するエピタキシャルソース／ドレイン領域82を融合させる。他の実施形態では、図10Dに示すように、隣接するエピタキシャルソース／ドレイン領域82は、エピタキシープロセスが終了した後に分離されたままである。
図11Aおよび図11Bでは、図10Aおよび図10Bに示す構造上に、第1のILD88が堆積される。前記第1のILD88は、誘電体材料で形成されてもよいし、CVD、プラズマCVD（PECVD）、FCVD等の任意の適切な方法によって堆積され得る。誘電体材料は、ホスホシリケートガラス（PSG）、ホウケイ酸ガラス（BSG）、ホウ素ドープホスホシリケートガラス（BPSG）、アンドープシリカガラス（USG）などを含んでもよい。任意の許容可能なプロセスによって形成された他の断熱材または半導体材料を使用し得る。いくつかの実施形態では、コンタクトエッチ停止層（CESL）87は、第1のILD88とエピタキシャルソース／ドレイン領域82、マスク74、ゲートスペーサ86、およびゲートシールスペーサ80との間に配置される。前記CESL87は、上にある第1のILD88の材料とは異なるエッチング速度を有する、窒化ケイ素、酸化ケイ素、酸窒化ケイ素、それらの組み合わせなどの誘電体材料を含んでもよい。
図12Aおよび図12Bにおいて、CMPなどの平坦化プロセスを実行して、第1のILD88の上面をダミーゲート72の上面と水平にしてもよい。前記平坦化プロセスも、ダミーゲート72上のマスク74と、ゲートシールスペーサ80およびゲートスペーサ86の一部とをマスク74の側壁に沿って除去し得る。平坦化プロセス後、ダミーゲート72、ゲートシールスペーサ80、ゲートスペーサ86および第1のILD88の上面は、平坦化される。これにより、ダミーゲート72の上面は、第1のILD88を通して露出する。
図13Aおよび図13Bにおいて、ダミーゲート72および露出したダミーゲート72の真下にあるダミー誘電体70の一部は、エッチングステップ（s）で除去され、その結果、凹部90が形成される。いくつかの実施形態では、ダミーゲート72は、異方性ドライエッチングにより除去される。例えば、エッチングプロセスは、第1のILD88またはゲートスペーサ86をエッチングすることなく、ダミーゲート72を選択的にエッチングする反応ガスを使用するドライエッチングプロセスを含んでよい。各凹部90は、各フィン52のチャネル領域58を露出させる。各チャネル領域58は、エピタキシャルソース／ドレイン領域82の隣接するペアの間に配置される。除去中、ダミー誘電体70は、ダミーゲート72がエッチングされるときのエッチ停止層として使用され得る。次に、ダミー誘電体70は、ダミーゲート72の除去後に除去され得る。
図14～図25は、図13Aおよび図13Bの構造上に、誘電体層および仕事関数層を形成するステップを示す。前記仕事関数層は、3層のフォトレジスト107を用いて精密にパターニングされる（詳細は後述する）。以下にさらに詳細に説明するように、図14～25に示す方法を使用して、金属ゲートの形成中に仕事関数層を形成およびパターニングし得る。図14～25に示す方法は、Fin電界効果トランジスタ（FinFET）デバイスの形成に関連して説明されているが、他のタイプのデバイス（たとえば、平面トランジスタ、（ナノワイヤとゲートオールアラウンドを含む）ナノ構造の電界効果トランジスタ（NSFET）など）に適用可能である。ここで説明するいくつかの実施形態は、p型デバイスにおけるp型仕事関数層のパターニングを説明する。これは例として示されており、ここで説明する方法は、任意のタイプのデバイス（例えば、p型デバイスまたはn型デバイス）において、任意の仕事関数層（例えば、p型仕事関数層またはn型仕事関数層）をパターニングするために使用することができる。図14、15、16、17、18、19A、20、21、22、23、24および25は、複数のフィン／FinFETを除いて、図1に示す基準断面A-Aに沿って示される。
図14において、図13Aおよび図13Bの構造上にゲート誘電体層92が形成される。前記ゲート誘電体層92は、フィン52の上面および側壁、ならびにSTI領域56の上面に共形に堆積される。いくつかの実施形態によれば、前記ゲート誘電体層92は、酸化ケイ素、窒化ケイ素、またはそれらの多層を含む。いくつかの実施形態では、前記ゲート誘電体層92は、high-k誘電材料であり、これらの実施形態では、前記ゲート誘電体層92は、約7.0よりも大きいk値を有し得、Hf、Al、Zr、La、Mg、Ba、Ti、Pb、およびそれらの組み合わせの金属酸化物またはケイ酸を含んでもよい。ゲート誘電体層92の形成方法は、分子ビーム蒸着（MBD）、原子層堆積（ALD）、PECVDなどを含んでもよい。ゲート誘電体層92は、約15Åなどの、約13Å～約19Åの間の厚さを有してもよい。
図15において、図14に示すゲート誘電体層92上には、第1の仕事関数層102が形成される。前記第1の仕事関数層102は、ALD、CVD、PECVD、PVD、スパッタ堆積等の堆積プロセスにより形成され得る。前記第1の仕事関数層102は、p型仕事関数金属であってもよく、例えば、TiN、TiSiN、TaN、WCNまたはこれらのTiOの組み合わせ等で形成され得る。前記第1の仕事関数層102の厚さは、約10Å～約15Åの範囲であり得る。
いくつかの実施形態では、前記第1の仕事関数層102と前記ゲート誘電体層92との間に、選択的にバリア層（図示せず）が形成される。前記バリア層は、金属層であってもよく、例えばTaNなどで形成され得る。前記バリア層は、ALD、CVD、PECVD、PVD、スパッタ堆積等の堆積プロセスにより形成され得る。 前記バリア層は、約15Åなどの、約12Å～約18Åの間の厚さを有してもよい。
図16において、第1の仕事関数層102上にハードマスク層104が形成される。前記ハードマスク層104は、酸化物（例えば、酸化アルミニウム等）を含む材料で形成されてもよいし、PVD、高周波PVD（RFPVD）、原子層堆積（ALD）等により形成されてもよい。前記ハードマスク層104は、前記ハードマスク層104上に続いて堆積された底部反射防止膜（BARC）層（図19Aおよび図19Bを参照）をエッチングする際に、前記第1の仕事関数層102および前記ゲート誘電体層92を保護するために用いられる。ハードマスク104の材料は、ハードマスク104の露出した上面に正電荷を蓄積する特性を有するように選択され得る。後続のBARC層のエッチング中に、エッチングプロセスで使用される正イオンは、ハードマスク層104の上面における正電荷の蓄積による反発力を受ける。これにより、BARCのオーバーエッチング損傷を防止（または少なくとも低減）し、後続のエッチングプロセス中に第1の仕事関数層102およびゲート誘電体92を保護する。特定の酸化物（例えば、酸化アルミニウム）はこの有利な正電荷蓄積特性を有することが観察されている。本発明の別の有利な特徴として、仕事関数層102の後続のパターニング中に金属ゲートの変形およびゲート幅の変化を低減する能力が挙げられている。
ハードマスク層104は、約8Å～約20Åの間の厚さT1を有し得る。ハードマスク層104が上記の厚さT1を有する場合、利点が達成され得ることが観察されている。例えば、ハードマスク層104が約8Åより薄い場合、ハードマスク層104によって不十分なBARCオーバーエッチング保護が提供され、BARCエッチング中に第1の仕事関数層102およびゲート誘電体92を損傷する可能性がある。別の例として、ハードマスク層104が約20Åより厚い場合には、ハードマスク層104は凹部90の部分を過剰に充填し、利用可能なパターニングウィンドウを減少させ、これにより、仕事関数層102およびハードマスク層104の精密なパターニングを妨げる。
図17において、ハードマスク層104上には、三層フォトレジスト107が形成される。前記三層フォトレジスト107は、下層120と、下層120上の中間層122と、中間層122上の上層124とを含む。下層120および上層124は、有機材料を含むフォトレジスト（例えば、感光性材料）で形成されてもよい。いくつかの実施形態では、下層120は、底部反射防止膜（BARC）であってもよい。中間層122は、窒化物（窒化ケイ素など）、酸窒化物（酸窒化ケイ素など）、酸化物（酸化ケイ素、酸化アルミニウムなど）などであり得る無機材料を含んでもよい。中間層122は、上層124および下層120に対して高いエッチング選択性を有する。前記三層フォトレジスト107の各層は、例えば、スピンオンプロセスを使用して連続的にブランケット堆積され得る。前記三層フォトレジスト107がここで説明されるが、他の実施形態では、前記フォトレジスト107は、単層または二層（例えば、中間層122なしで下層120および上層124のみを含む）フォトレジストであってもよい。使用されるフォトレジストのタイプ（例えば、単層、二層、または三層）は、ハードマスク層104をパターニングするために使用されるフォトリソグラフィプロセスに依存し得る。例えば、極端紫外線（EUV）リソグラフィプロセスでは、単層または二層フォトレジスト１０７を使用し得る。
図18において、上層124は、上層124をパターニングされたエネルギー源に露出させ、上層124を現像して上層124の露出部または非露出部を除去することによりパターニングされる。いくつかの実施形態では、上層124は、193nmの波長の紫外線を使用する液浸リソグラフィでパターニングされ得る。上層124をパターニングした後、上層124をマスクとして下地層をエッチングしてもよい。
図19Aおよび図19Bにおいて、パターニングされた上層124をマスクとして、中間層122および下層120をエッチングする。異方性エッチングプロセスを用いて、中間層122および下層120をエッチングしてもよい。例えば、反応性イオンエッチング（RIE）、中性ビームエッチング（NBE）等のドライエッチングプロセスを用いて、中間層122および下層120をエッチングしてもよい。いくつかの実施形態では、中間層122および下層120は、窒素（N2）、水素（H2）、ヘリウム（He）等のエッチングガスを用いたドライエッチングプロセスによりエッチングされてもよい。さらなる実施形態では、テトラフルオロメタン（CF4）、フルオロホルム（CHF3）、ジフルオロメタン（CH2F2）、フルオロメタン（CH3F）等のフッ素含有エッチングガスを用いたドライエッチングプロセスにより、中間層122および下層120をエッチングしてもよい。
中間層122および下層120は、オールインワンエッチングで同時にエッチングされてもよい。他の実施形態では、中間層122および下層120は、別々のプロセスで異なるエッチャントによってエッチングされてもよい。中間層122および下層120がエッチングされた後、許容可能な灰化プロセスなどによって、上層124の残りの部分を除去し得る。他の実施形態では、中間層122および下層120をエッチングすることは、上層124を消費する可能性があり、上層124の別個の除去ステップは省略され得る。これにより、中間層122および下層120を貫通する開口121が形成される。前記開口121は、ハードマスク104の一部を露出させる。
図20において、下層120をマスクとしてハードマスク層104を選択的にエッチングする。例えば、開口121によって露出されたハードマスク104の一部がエッチングされる。ハードマスク層104をエッチングすることにより、開口121内の第1の仕事関数層102が下層120を通して露出する。中間層122の残りの部分もまた、エッチングプロセスにおいてエッチングおよび除去され得る。例えば、ウェットエッチングプロセス等を用いてハードマスク層104および中間層122をエッチングしてもよい。いくつかの実施形態では、中間層はハードマスク層と同じ材料組成を有し、エッチングプロセスはハードマスク層104と同時に中間層122を除去する。いくつかの実施形態では、ハードマスク層104および中間層122は、アルカリ性水酸化アンモニウム（NH4OH）を用いたウェットエッチングプロセスによりエッチングされてもよい。前記エッチングプロセスは、時限エッチングプロセスであってもよい。水酸化アンモニウム（NH4OH）溶液の濃度は、1～10％の範囲であってもよい。エッチングプロセスは、25°C～50°Cの範囲の温度で実施され得る。エッチングプロセスは、下にある第1の仕事関数層102へのエッチング損傷を最小限に抑えながら、ハードマスク層104を精密にエッチングするために使用される。エッチングプロセスの温度や、上記範囲外の水酸化アンモニウム（NH4OH）溶液の濃度は、第1の仕事関数層102へのオーバーエッチングおよび損傷をもたらす可能性があり、または第1の仕事関数層102が露出されないように、第1のハードマスク層104のアンダーエッチングをもたらす可能性がある。
図21において、下層120をマスクとして、第1の仕事関数層102を選択的にエッチングする。例えば、開口121によって露出された第1の仕事関数層102の一部がエッチングされる。第1の仕事関数層102は、1つ以上のウェットエッチングプロセス等を用いてエッチングされてもよい。いくつかの実施形態では、第1の仕事関数層102は、オゾン化脱イオン水、塩酸（HCl）、および過酸化水素（H2O2）を含み得るエッチング溶液を使用するウェットエッチングプロセスによってエッチングされてもよい。塩酸（HCl）溶液の濃度は1～10パーセントの範囲であってもよく、過酸化水素（H2O2）溶液の濃度は1～10パーセントの範囲であってもよい。エッチングプロセスは、25°C～50°Cの範囲の温度で実施され得る。エッチングプロセスは、下にあるゲート誘電体層92へのエッチング損傷を最小限に抑えながら、第1の仕事関数層104を精密にエッチングするために使用される。エッチングプロセスの温度や塩酸（HCl）溶液や過酸化水素（H2O2）の濃度が上記範囲を超えると、ゲート誘電体層92が露出されないように第1の仕事関数層102のアンダーエッチング、またはゲート誘電体層92へのオーバーエッチングおよび損傷をもたらす可能性がある。前記エッチングプロセスは、時限エッチングプロセスであってもよい。いくつかの実施形態では、時限エッチングを使用して、第1の仕事関数層102の所望の厚さが達成されるまで、第1の仕事関数層102をエッチングする。
図22において、下層120の残部が除去される。いくつかの実施形態では、下層120をプラズマアッシング等により除去してもよい。例えば、窒素（N2）、水素（H2）およびこれらの組み合わせ等を含むプロセスガスを用いたプラズマアッシングプロセスにより、下層120を除去してもよい。また、図22において、希フッ酸（DHF）を含むエッチング溶液を用いたウェットエッチング等のウェットエッチングを行って、第1のゲート誘電体層92上に残存する酸化物または他の不純物を除去してもよい。
図23において、ハードマスク層104の残部は、エッチングプロセスを用いて除去される。例えば、ウェットエッチングプロセスなどを用いて、ハードマスク層104の残部をエッチングしてもよい。いくつかの実施形態では、ハードマスク層104は、アルカリ性水酸化アンモニウム（NH4OH）を用いたウェットエッチングプロセスによりエッチングされてもよい。前記エッチングプロセスは、時限エッチングプロセスであってもよい。水酸化アンモニウム（NH4OH）溶液の濃度は、1～10％の範囲であってもよい。エッチングプロセスは、25°C～50°Cの範囲の温度で実施され得る。エッチングプロセスは、下にある第1の仕事関数層102へのエッチング損傷を最小限に抑えながら、ハードマスク層104を精密にエッチングするために使用される。エッチングプロセスの温度や過酸化水素（H2O2）溶液の濃度が上記範囲を超えると、第1の仕事関数層102が露出されないようにハードマスク層104のアンダーエッチング、または第1の仕事関数層102へのオーバーエッチングおよび損傷をもたらす可能性がある。
図24において、第2の仕事関数層106は、図23に示すゲート誘電体層92および第1の仕事関数層102上に共形に堆積される。第2の仕事関数層106は、例えば、第1の仕事関数層102のパターニングされた領域を通って延びて下にあるゲート誘電体層92と接触するように堆積され得る。前記第2の仕事関数層106は、ALD、CVD、PECVD、PVD、スパッタ堆積等の堆積プロセスにより形成され得る。前記第2の仕事関数層106は、n型仕事関数金属であってもよく、例えば、Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、In、Mn、Zr、またはこれらの組み合わせなどで形成され得る。第2の仕事関数層106は、単層であってもよく、複数層であってもよい。第2の仕事関数層106は、約10Å～30Åの間の厚さを有し得る。他の代替の実施形態では、第1の仕事関数層102は、n型の仕事関数金属であってもよく、第2の仕事関数金属106は、p型の仕事関数金属であってもよい。
図25において、接着剤層（またはウェット層）108は、第2の仕事関数層106上に共形に堆積される。前記接着剤層108は、後続の導電性充填層の形成を容易にするために使用され得る。前記接着剤層108は、例えば、Co、TiN、TaN等、またはこれらの組み合わせで形成され得る。いくつかの実施形態では、接着剤層108は、ALD、CVD、PECVD、PVD、超堆積プロセスなどを使用して堆積され得る。
図26Aおよび図26Bにおいて、接着剤層108上に導電性充填材料134が形成される。図26Aおよび図26Bにおいて、ゲート誘電体層92、第1の仕事関数層102、第2の仕事関数層106および接着剤層108が示される。前記導電性充填材料134は、接着剤層108上に堆積され、凹部90の残部を充填する。前記導電性充填材料134は、TiN、TiO、TaN、TaC、Co、Ru、Al、W、それらの組み合わせ、またはそれらの多層などの金属含有材料を含み得る。導電性充填材料134の充填後、CMPなどの平坦化プロセスを実行して、ゲート誘電体層92、第1の仕事関数層102、第2の仕事関数層106、接着剤層108、および導電性充填材料134の材料のうち、第1のILD88の上面の上にある過剰部分を除去してもよい。これにより、導電性充填材料134の材料、ゲート誘電体層92、第1の仕事関数層102、第2の仕事関数層106、および接着剤層108の残りの部分は結果として生じるFinFETの置換ゲートを形成する。第1の仕事関数層102、第2の仕事関数層106、接着剤層108、および導電性充填材料134の材料の残りの部分は、ここで総称してゲート電極136と呼ばれ得る。図26Bに示すように、導電性充填材料134、ゲート誘電体層92、第2の仕事関数層106および接着剤層108は総称して「ゲートスタック」と呼ばれ得る。ゲートおよびゲートスタックは、フィン52のチャネル領域58の側壁に沿って延在してもよい。
図26Aおよび26Bは、ゲート誘電体層92への損傷を最小限に抑える仕事関数層102の除去のための特定のパターンを示すが、本発明の方法は、示された特定の構成に限定されず、仕事関数層102の選択的除去を含む他の構成に使用され得る。他の構成として、例えば、TiN、TiSiN、TaN、WCN、TiO等の他のp型仕事関数金属の選択的除去が挙げられている。
図27Aおよび図27Bにおいて、ゲート誘電体層92およびゲート電極136上に形成されたゲートマスク137が示される。いくつかの実施形態によれば、（例えば、第1の仕事関数層102、第2の仕事関数層106、接着剤層108、および導電性充填材料134を含む）ゲート誘電体層92およびゲート電極136が凹んでいることにより、図27Aおよび27Bに示されるように、凹部は、ゲートスタックの真上およびゲートスペーサ86の対向する部分の間に形成される。窒化ケイ素、酸窒化ケイ素などの誘電体材料の１つ以上の層を含むゲートマスク137を凹部に充填し、平坦化して、第1のILD88上に延びる誘電体材料の過剰部分を除去する。
図27Aおよび27Bにも示すように、第2のILD138が第1のILD138上に堆積される。いくつかの実施形態では、第2のILD138は、流動性CVD法によって形成された流動性フィルムである。いくつかの実施形態では、第2のILD138は、PSG、BSG、BPSG、USG等の誘電体材料で形成され、CVD、PECVD等の任意の適切な方法で堆積され得る。続いて形成されたゲート接点140（図28Aおよび28B）は、ゲートマスク137を貫通して、凹んだ導電性充填材料134の上面に接触する。
図28Aおよび28Bにおいて、いくつかの実施形態によれば、ゲート接点140およびソース／ドレイン接点142は、第2のILD138および第1のILD138を介して形成される。ソース／ドレイン接点142のための開口は、第1のILD138および第2のILD138を介して形成され、ゲート接点140のための開口は、第2のILD138およびゲートマスク137を介して形成される。前記開口部は、許容可能なフォトリソグラフィ及びエッチング技術を使用して形成してもよい。開口には、拡散バリア層、接着層等を含み得るライナーと導電性材料とが形成される。ライナーは、チタン、窒化チタン、タンタル、窒化タンタル等を含んでもよい。導電性材料としては、銅、銅合金、銀、金、タングステン、コバルト、アルミニウム、ニッケル等が挙げられる。第2のILD138の表面から余分な材料を除去するために、CMP等の平坦化プロセスを行ってもよい。残りのライナーおよび導電性材料は、開口内にソース／ドレイン接点142およびゲート接点78を形成する。アニールプロセスを行ってエピタキシャルソース／ドレイン領域82とソース／ドレイン接点142との界面にシリサイドを形成してもよい。ソース／ドレイン接点142は、エピタキシャルソース／ドレイン領域82に物理的および電気的に結合され、ゲート接点140は、導電性充填材料134に物理的および電気的に結合される。ソース／ドレイン接点142とゲート接点140は、異なるステップで形成されてもよいし、同一のステップで形成されてもよい。同じ断面で形成されるように示されるが、ソース／ドレイン接点142およびゲート接点140のそれぞれは、接点の短絡を回避し得るように異なる断面で形成され得ることが理解されるべきである。
図1～図28Bに示された本発明の実施形態は、仕事関数層を精密にパターニングするために使用されるパターニングプロセスを説明する。前記パターニングプロセスは、前記仕事関数層上の第1のハードマスク層と、前記第1のハードマスク層上のフォトレジストとを利用でき、前記フォトレジストは、底部反射防止膜（BARC）層、第2のハードマスク層、およびフォトレジスト層を含んでもよい。前記第1のハードマスク層を前記仕事関数層上に形成することにより、ウェットエッチングプロセスを使用して仕事関数層を精密にパターニングすることができる。前記仕事関数層の精密なパターニングは、例えば、得られるトランジスタの閾値電圧（Vt）を微調整し、金属ゲートの高さを精密に制御し、特定の領域で仕事関数層の正確な除去を可能にするために使用され得る。開示された1つ以上の実施形態における有利な特徴は、仕事関数層のパターニング中にゲート誘電体層への損傷を最小限に抑える能力、および仕事関数層のパターニング中に金属ゲートの変形およびゲート幅の変化を低減する能力を含み得る。
実施形態によれば、方法は、ゲート誘電体層上に第1の仕事関数層を堆積するステップと、前記第1の仕事関数層上に第1のハードマスク層を形成するステップと、前記第1のハードマスク層上に底部反射防止膜（BARC）層を堆積するステップを含む、前記第1のハードマスク層上にフォトレジストマスクを形成するステップと、前記BARC層の一部をエッチングするステップと、前記BARC層をマスクとして前記第1のハードマスク層の一部をエッチングするステップと、前記第1の仕事関数層の一部をエッチングして、前記第1のハードマスク層および前記第1の仕事関数層を介して前記誘電体層の一部を露出させるステップと、前記第1のハードマスク層を除去するステップと、前記第1の仕事関数層上および前記ゲート誘電体層上に第2の仕事関数層を堆積するステップと、を含む。本実施形態では、前記第1のハードマスク層を形成するステップは、前記材料の露出面に正電荷を蓄積する材料を堆積するステップを含む。本実施形態では、前記第1のハードマスク層は、酸化アルミニウムを含む。本実施形態では、前記第1のハードマスク層を形成するステップは、8Å～20Åの範囲の厚みを有する酸化物を堆積するステップを含む。本実施形態では、前記フォトレジストマスクを形成するステップは、前記BARC層上に第2のハードマスク層を形成するステップと、第2のハードマスク層上に感光層を形成するステップと、をさらに含む。本実施形態では、前記第1のハードマスク層および前記第2のハードマスク層は、同一の材料組成を有する。本実施形態では、前記第1の仕事関数層の一部をエッチングするステップは、前記BARC層をマスクとして用いたウェットエッチングプロセスを含む。本実施形態では、前記第1の仕事関数層はp型仕事関数層であり、前記第2の仕事関数層はn型仕事関数層である。本実施形態では、前記第1の仕事関数層はn型仕事関数層であり、前記第2の仕事関数層はp型仕事関数層である。
さらに別の実施形態によれば、方法は、半導体基板上にゲート誘電体層を堆積するステップと、前記ゲート誘電体層上に第1の仕事関数層を堆積するステップと、前記第1の仕事関数層上に酸化アルミニウムを含む第1のハードマスク層を堆積するステップと、前記第1の仕事関数層上に底部反射防止膜（BARC）層を堆積するステップと、前記BARC層をパターニングするステップと、前記第1のハードマスク層の一部および前記第1の仕事関数層の一部をエッチングして前記ゲート誘電体層の一部を露出させるステップであって，エッチング中に前記BARC層がマスクとして使用されるものと、前記ゲート誘電体層の露出部上に第2の仕事関数層を堆積するステップと、を含む。本実施形態では、前記第1のハードマスク層の一部および前記第1の仕事関数層の一部とをエッチングすることは、前記第1のハードマスク層の一部を除去するアルカリ性水酸化アンモニウム（NH4OH）を用いた第1のウェットエッチングプロセスと、前記第1の仕事関数層の一部を除去する過酸化水素（H2O2）と、オゾン化脱イオン水、塩酸（HCl）、および前記第1の仕事関数層の一部を除去する過酸化水素（H2O2）を含む混合物を用いたウェットエッチングプロセスと、を含む。本実施形態では、前記方法は、前記BARC層上に酸化物層を形成するステップと、前記酸化物層上にフォトレジスト層をスピンオンコーティングするステップと、をさらに含む。本実施形態では、前記第1のウェットエッチングプロセスは、前記酸化物層の一部を除去する。本実施形態では、前記アルカリ性水酸化アンモニウム（NH4OH）溶液は25°C～50°Cの範囲の温度と1～10パーセントの範囲の濃度を有する。本実施形態では、前記第2のウェットエッチングプロセスの温度は、25°C～50°Cの範囲である。本実施形態では、前記第2のウェットエッチングプロセスにおいて、塩酸（HCl）溶液の濃度および過酸化水素（H2O2）溶液の濃度は、1～10パーセントの範囲である。
さらに別の実施形態によれば、方法は、半導体フィン上に第1の仕事関数層を堆積するステップと、第1の材料を含む前記第1のハードマスク層を第1の仕事関数層上に堆積するステップと、前記第1のハードマスク層上に底部反射防止膜（BARC）層を形成するステップと、前記BARC層上に第2のハードマスク層を堆積するステップと、正イオンを用いて前記BARC層の一部を除去するエッチングプロセスを行うステップであって、前記エッチングプロセス中に、前記エッチングプロセスの前記正イオンが前記第1の材料から反発力を受けるものと、前記第1のハードマスク層の一部を除去して前記第1の仕事関数層の一部を露出させるステップと、前記第1のハードマスク層を介して前記第1の仕事関数層の一部を除去するステップと、を含む。本実施形態では、前記第1の仕事関数層の一部を除去することにより、前記第1の仕事関数層を形成するゲート誘電体層の一部を露出させる。本実施形態では、前記方法は、前記第1の仕事関数層を通して前記第1の仕事関数層上および前記ゲート誘電体層の一部の上に第2の仕事関数層を堆積するステップをさらに含む。本実施形態では、第1のハードマスク層の一部を除去すること、および第1の仕事関数層の一部を除去することは、それぞれ、前記BARC層をマスクとして使用することを含む。
前述は、当業者が本開示の態様をよりよく理解できるように、いくつかの実施形態の特徴を概説する。当業者であれば、本明細書に導入された実施形態の同じ目的を実行し、及び／又は同じ利点を達成するための他のプロセス及び構造を設計又は修正するための基礎として本開示を容易に使用できることを理解できる。当業者であれば、またそのような同等の構造が本開示の精神及び範囲から逸脱せず、本開示の精神及び範囲から逸脱することなく本明細書において様々な変更、置換、及び改変を行うことができることを理解できる。

Claims (20)

  1. ゲート誘電体層上に第1の仕事関数層を堆積するステップと、
    前記第1の仕事関数層上に第1のハードマスク層を形成するステップと、
    前記第1のハードマスク層上に底部反射防止膜（BARC）層を堆積するステップを含む、前記第1のハードマスク層上にフォトレジストマスクを形成するステップと、
    前記BARC層の一部をエッチングするステップと、
    前記BARC層をマスクとして用いて前記第1のハードマスク層の一部をエッチングするステップと、
    前記第1の仕事関数層の一部をエッチングして、前記ゲート誘電体層の一部を前記第1のハードマスク層および前記第1の仕事関数層を通して露出させるステップと、
    前記第1のハードマスク層を除去するステップと、
    前記第1の仕事関数層上および前記ゲート誘電体層の前記一部上に第2の仕事関数層を堆積するステップと、を含む、半導体デバイスの形成方法。
  2. 前記第1のハードマスク層を形成するステップは、材料の露出面に正電荷を蓄積する前記材料を堆積するステップを含む、請求項1に記載の方法。
  3. 前記第1のハードマスク層は、酸化アルミニウムを含む、請求項1に記載の方法。
  4. 前記第1のハードマスク層を形成するステップは、8Å～20Åの範囲の厚さを有する酸化物を堆積するステップを含む、請求項1に記載の方法。
  5. 前記フォトレジストマスクを形成するステップは、
    前記BARC層上に第2のハードマスク層を形成するステップと、
    前記第2のハードマスク層上に感光層を形成するステップと、をさらに含む、請求項1に記載の方法。
  6. 前記第1のハードマスク層と前記第2のハードマスク層とは、同一の材料組成を有する、請求項5に記載の方法。
  7. 前記第1の仕事関数層の前記一部をエッチングするステップは、前記BARC層をマスクとして用いたウェットエッチングプロセスを含む、請求項1に記載の方法。
  8. 前記第1の仕事関数層はp型仕事関数層であり、前記第2の仕事関数層はn型仕事関数層である、請求項1に記載の方法。
  9. 前記第1の仕事関数層はn型仕事関数層であり、前記第2の仕事関数層はp型仕事関数層である、請求項1に記載の方法。
  10. 半導体基板上にゲート誘電体層を堆積するステップと、
    前記ゲート誘電体層上に第1の仕事関数層を堆積するステップと、
    酸化アルミニウムを含む第1のハードマスク層を前記第1の仕事関数層上に堆積するステップと、
    前記第1の仕事関数層上に底部反射防止膜（BARC）層を堆積するステップと、
    前記BARC層をパターニングするステップと、
    前記第1のハードマスク層の一部および前記第1の仕事関数層の一部をエッチングして前記ゲート誘電体層の一部を露出させるステップであって，前記エッチング中に前記BARC層がマスクとして使用されるステップと、
    前記ゲート誘電体層の前記露出した一部上に第2の仕事関数層を堆積するステップと、を含む、半導体デバイスの形成方法。
  11. 前記第1のハードマスク層の前記一部および前記第1の仕事関数層の前記一部をエッチングするステップは、
    前記第1のハードマスク層の前記一部を除去する、アルカリ性水酸化アンモニウム(NH4OH)を用いた第1のウェットエッチングプロセスと、
    前記第1の仕事関数層の前記一部を除去する、オゾン化脱イオン水、塩酸（HCl）、および過酸化水素（H2O2）を含む混合物を用いた第2のウェットエッチングプロセスと、を含む、請求項10に記載の方法。
  12. 前記BARC層上に酸化物層を堆積するステップと、
    前記酸化物層上にフォトレジスト層をスピンオンコーティングするステップと、をさらに含む、請求項11に記載の方法。
  13. 前記第1のウェットエッチングプロセスは、前記酸化物層の一部を除去する、請求項12に記載の方法。
  14. 前記アルカリ性水酸化アンモニウム（NH4OH）溶液は25℃～50℃の範囲の温度と1～10パーセントの範囲の濃度を有する、請求項11に記載の方法。
  15. 前記第2のウェットエッチングプロセスの温度は、25℃～50℃の範囲である、請求項11に記載の方法。
  16. 前記第2のウェットエッチングプロセス中に、塩酸（HCl）溶液の濃度および過酸化水素（H2O2）溶液の濃度は、1～10パーセントの範囲である、請求項11に記載の方法。
  17. 半導体フィン上に第1の仕事関数層を堆積するステップと、
    第1の材料を含む第1のハードマスク層を前記第1の仕事関数層上に堆積するステップと、
    前記第1のハードマスク層上に底部反射防止膜（BARC）層を形成するステップと、
    前記BARC層上に第2のハードマスク層を堆積するステップと、
    正イオンを用いて前記BARC層の一部を除去するエッチングプロセスを行うステップであって、前記エッチングプロセス中に、前記エッチングプロセスの前記正イオンが前記第1の材料から反発力を受けるステップと、
    前記第1のハードマスク層の一部を除去して前記第1の仕事関数層の一部を露出させるステップと、
    前記第1のハードマスク層を介して前記第1の仕事関数層の前記一部を除去するステップと、を含む、方法。
  18. 前記第1の仕事関数層の前記一部を除去することにより、前記第1の仕事関数層の下にあるゲート誘電体層の一部を露出させる、請求項17に記載の方法。
  19. 前記第1の仕事関数層を通して前記第1の仕事関数層上に、および前記ゲート誘電体層の前記一部上に、第2の仕事関数層を堆積するステップをさらに含む、請求項18に記載の方法。
  20. 前記第1のハードマスク層の前記一部を除去するステップおよび前記第1の仕事関数層の前記一部を除去するステップの各々は、前記BARC層をマスクとして用いるステップを含む、請求項17に記載の方法。

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