CN113838909A - 沟槽型原胞结构及制备方法 - Google Patents

沟槽型原胞结构及制备方法 Download PDF

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Abstract

本发明公开了一种沟槽型原胞结构及制备方法，沟槽型原胞结构的制备方法包括：形成第一导电类型的外延层，并于第一导电类型的外延层内形成有沟槽；于沟槽内形成栅极结构；于第一导电类型的外延层内形成第二导电类型的体区，第二导电类型的体区位于栅极结构相对的两侧；于第一导电类型的外延层的上表面形成势垒金属层，并于第一导电类型的外延层内形成肖特基结；肖特基结位于相邻栅极结构之间的第二导电类型的体区之间，势垒金属层将栅极结构、第二导电类型的体区及肖特基结短接，电流绕过肖特基结，导电沟道导通，一举解决平面型肖特基器件存在的问题，不论反向截止电压如何变化，降低正向开通损耗和反向偏置漏电流，提高正向开通密度。

Description

沟槽型原胞结构及制备方法
技术领域
本发明涉及半导体结构制造领域，尤其涉及一种沟槽型原胞结构及制备方法。
背景技术
肖特基是金半接触后形成的特殊单向导电结，特殊点是正向导通门限电压低于PN结0.2-0.3V左右，且是多子导电器件，没有少子空穴的存储和抽取效应，再加上肖特基结电容极小，适合于高频电路上使用，因其开通截止损耗极低，器件应用时发热低，因此在市场上有大量的应用需求，随着电子产品的便携式穿戴式发展，致使肖特基器件轻量化和小型化的需求逐步显现，市面上大量的肖特基器件均是平面型器件结构。
然而，平面型肖特基器件正向开通时，电流从阳极到负极需经过肖特基结，因不同金属与半导体接触产生的肖特基结势垒高度不同，反向截止电压越高，肖特基结势垒变高而增加正向开通的饱和压降VF，导致正向饱和压降偏大，失去肖特基结自身所拥有的低饱和压降的优势，导致平面型肖特基器件的正向开通损耗偏大，器件发热量升高。
发明内容
基于此，有必要针对上述背景技术中的问题，提供一种沟槽型原胞结构及制备方法，提出的新型肖特基结沟槽原胞结构，将肖特基结、源极、栅极及体区短接，一举解决平面型肖特基器件正向开通损耗偏大，发热量大的问题，同时，沟槽型原胞结构增大正向开通电流密度，便于器件制备小尺寸器件。
为解决上述技术问题，本申请的第一方面提出一种沟槽型原胞结构的制备方法，包括：
形成第一导电类型的外延层，并于所述第一导电类型的外延层内形成有沟槽；
于所述沟槽内形成栅极结构；
于所述第一导电类型的外延层内形成第二导电类型的体区，所述第二导电类型的体区位于所述栅极结构相对的两侧；
于所述第一导电类型的外延层的上表面形成势垒金属层，并于所述第一导电类型的外延层内形成肖特基结；所述肖特基结位于相邻所述栅极结构之间的所述第二导电类型的体区之间，所述势垒金属层将所述栅极结构、所述第二导电类型的体区及所述肖特基结短接。
在其中一个实施例中，所述于所述沟槽内形成栅极结构包括：
于所述沟槽的侧壁及底部形成第一栅氧化层；
于所述第一栅氧化层的表面形成第二栅氧化材料层；
图形化所述第二栅氧化材料层，以形成第二栅氧化层，并去除位于所述沟槽侧壁的所述第一栅氧化层；
于所述沟槽的侧壁形成第三栅氧化层；
于所述第二栅氧化层的表面及所述第三栅氧化层的表面形成栅极导电层，所述栅极导电层填满所述沟槽；位于所述沟槽底部的所述第一栅氧化层、所述第二栅氧化层、所述第三栅氧化层及所述栅极导电层共同构成所述栅极结构。
在其中一个实施例中，所述第二栅氧化层的厚度大于所述第三栅氧化层的厚度；所述第二栅氧化层的厚度大于位于所述沟槽底部的所述第一栅氧化层的厚度。
在其中一个实施例中，所述于所述第一栅氧化层的表面形成第二栅氧化材料层包括：
形成填充氧化层，所述填充氧化层覆盖所述第一栅氧化层并填满所述沟槽；
对所述填充氧化层进行回刻，以得到所述第二栅氧化材料层；所述第二栅氧化材料层的上表面低于所述沟槽顶部。
在其中一个实施例中，所述栅极导电层呈双栅型，且位于所述第二栅氧化层相对的两侧。
在其中一个实施例中，于所述第一导电类型的外延层内形成所述第二导电类型的体区之后，且于所述第二导电类型的体区上、所述第一导电类型的外延层的上表面及所述栅极结构的上表面形成势垒金属层之前，还包括：
于所述第二导电类型的体区内形成第一导电类型的掺杂区，所述第一导电类型的掺杂区位于所述栅极结构与所述肖特基结之间，且与所述势垒金属层相接触；
于所述第二导电类型的体区内形成第二导电类型的掺杂区，所述第二导电类型的掺杂区位于所述第一导电类型的掺杂区与所述肖特基结之间，且与所述势垒金属层相接触。
在其中一个实施例中，所述第一导电类型的外延层包括第一导电类型的硅外延层；所述于所述第一导电类型的外延层的上表面形成势垒金属层，并于所述第一导电类型的外延层内形成肖特基结包括：
于所述第一导电类型的外延层的上表面形成金属材料层；
对所述金属材料层进行热处理，使得部分所述金属材料层与所述第一导电类型的外延层反应生成金属硅化物层，保留的所述金属材料层即为所述势垒金属层，所述金属硅化物层与所述第一导电类型的外延层之间形成所述肖特基结。
本申请的第二方面提出一种沟槽型原胞结构，包括：
外延层，所述第一导电类型的外延层内具有沟槽；
栅极结构，位于所述沟槽内；
第二导电类型的体区，位于所述第一导电类型的外延层内，且位于所述栅极结构相对的两侧；
肖特基结，位于所述第一导电类型的外延层内，且位于相邻所述栅极结构之间的所述第二导电类型的体区之间；
势垒金属层，位于所述第一导电类型的外延层的上表面；且将所述栅极结构、所述第二导电类型的体区及所述肖特基结短接。
在其中一个实施例中，所述栅极结构包括第一栅氧化层、第二栅氧化层、第三栅氧化层及栅极导电层，所述第一栅氧化层位于所述沟槽底部；所述第二栅氧化层位于所述第一栅氧化层的表面；所述第三栅氧化层位于所述沟槽侧壁；所述栅极导电层位于所述第二栅氧化层的表面及所述第三栅氧化层的表面。
在其中一个实施例中，所述栅极导电层呈双栅型，且位于所述第二栅氧化层相对的两侧。
在其中一个实施例中，所述第二栅氧化层的厚度大于所述第三栅氧化层的厚度；所述第二栅氧化层的厚度大于位于所述沟槽底部的所述第一栅氧化层的厚度。
在其中一个实施例中，所述沟槽型原胞结构还包括：
第一导电类型的掺杂区，位于所述第二导电类型的体区内，且位于所述栅极结构与所述肖特基结之间，并与所述势垒金属层相接触；
第二导电类型的掺杂区，位于所述第二导电类型的体区内，且位于所述第一导电类型的掺杂区与所述肖特基结之间，并与所述势垒金属层相接触。
于上述实施例提供的沟槽型原胞结构及制备方法中，形成第一导电类型的外延层，并于第一导电类型的外延层内形成有沟槽；于沟槽内形成栅极结构；于第一导电类型外延层内形成第二导电类型的体区，第二导电类型的体区位于栅极结构相对的两侧；于第一导电类型的外延层的上表面形成势垒金属层，并于第一导电类型的外延层内形成肖特基结；肖特基结位于相邻栅极结构之间的第二导电类型的体区之间，势垒金属层将栅极结构、第二导电类型的体区及肖特基结短接，三者形成等电位，电流绕过肖特基结，经由体区和势垒金属层形成的导电沟道导通，一举解决上述平面型肖特基器件存在的问题，栅极结构与肖特基结短路，协调肖特基结多子导通特性，保留肖特基结原本高频特性的情况下，不论反向截止电压如何变化，降低正向开通损耗、反向偏置漏电流和发热量，提高正向开通密度。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，并可依照说明书的内容予以实施，以下以本发明的较佳实施例并配合附图详细说明如后。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他实施例的附图。
图1为本申请一实施例中提供的半导体结构的制备方法的流程示意图；
图2为本申请一实施例中提供的第一导电类型的外延层内形成沟槽后所得结构的局部截面结构示意图；
图3为本申请一实施例中提供的于沟槽侧壁及底部形成第一栅氧化层后所得结构的局部截面结构示意图；
图4为本申请一实施例中提供的形成填充氧化层后所得结构的局部截面结构示意图；
图5为本申请一实施例中提供的回刻填充氧化层以得到第二栅氧化材料层后所得结构的局部截面结构示意图；
图6为本申请一实施例中提供的形成光刻胶层后所得结构的局部截面结构示意图；
图7为本申请一实施例中提供的去除位于沟槽侧壁的第一栅氧化层、并刻蚀去除部分第二栅氧化材料层以得到第二栅氧化层后所得结构的局部截面结构示意图；
图8为本申请一实施例中提供的形成第三栅氧化层后所得结构的局部截面结构示意图；
图9为本申请一实施例中提供的形成栅极导电层后所得结构的局部截面结构示意图；
图10为本申请一实施例中提供的形成体区后所得结构的局部截面结构示意图；
图11为本申请一实施例中提供的形成第一导电类型的掺杂区及第二导电类型的掺杂区后所得结构的局部截面结构示意图；
图12为本申请一实施例中提供的形成金属材料层后所得结构的局部截面结构示意图；
图13为本申请一实施例中提供的形成势垒金属层及肖特基结后所得结构的局部截面结构示意图。
附图标记说明：11-衬底，12-第一导电类型的外延层；
13-沟槽，14-第一栅氧化层；
15-第二栅氧化材料层，151-填充氧化层
16-光刻胶层，17-第二栅氧化层；
18-第三栅氧化层；
19-栅极导电层；
21-栅极结构；
22-体区，23-第一导电类型的掺杂区，24-第二导电类型的掺杂区；
251-金属材料层，25-势垒金属层，26-肖特基结。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本申请的理想实施例(和中间结构)的示意图的横截面图来描述申请的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本申请的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本申请的范围。
目前，平面型肖特基器件主要存在以下几个方面的问题：1、电流从阳极到负极需经过肖特基结，因不同金属与半导体接触产生的肖特基结势垒高度不同，反向截止电压越高，肖特基结势垒变高而增加正向开通的饱和压降VF，导致正向饱和压降偏大，失去肖特基结自身所拥有的低饱和压降的优势，导致平面型肖特基器件的正向开通损耗偏大，器件发热量升高；2、平面型肖特基器件的肖特基结空间电荷区较窄，反向截止漏电流较大，远大于PN结在同等偏置电压下的漏电流，平面型肖特基器件的肖特结反向截止漏电流是PN结漏电流的3个数量级，较大的漏电流会加速晶体管的发热温升，不利于器件的安全可靠运行及节能降耗需求；3、平面型肖特基器件的肖特基结由于开通电流需要经过肖特基结空间电荷区的电势垒，无法有效的提升器件的开通电流密度的同时，而不增加器件的发热量和温升，导致正向开通电流密度低；其中，正向开通损耗和反向截止漏电流两个参数是器件温升发热的主要因素。因此，本申请提出一种沟槽型原胞结构及制备方法，通过势垒金属层将肖特基结、栅极结构及体区短接到一起，三者形成等电位，当正向导通电压达到导电沟道开启电压时，电流绕过肖特基结，经由体区和势垒金属层形成导电沟道导通，一举解决上述平面型肖特基器件存在的问题，栅极结构与肖特基结短路，协调肖特基结多子导通特性，保留肖特基结原本高频特性的情况下，不论反向截止电压如何变化，消除因反向截止电压变化引起的正向饱和压降变化而增加的正向开通损耗，体区和肖特基结短接，在器件反向偏置时通过隔离肖特基结，体区内的PN结起偏置承压，PN结本身具有偏置漏电流的优点，从而降低反向偏置漏电流，进而提高正向开通电流密度，并使得制备出的小型化小尺寸的沟槽型原胞结构的电性参数不发生劣化。
在本申请的一个实施例中，如图1所示，提供了一种沟槽型原胞结构的制备方法，包括如下步骤：
步骤S10：形成第一导电类型的外延层，并于第一导电类型的外延层内形成有沟槽；
步骤S20：于沟槽内形成栅极结构；
步骤S30：于第一导电类型的外延层内形成第二导电类型的体区，第二导电类型的体区位于栅极结构相对的两侧；
步骤S40：于第一导电类型的外延层的上表面形成势垒金属层，并于第一导电类型的外延层内形成肖特基结；肖特基结位于相邻栅极结构之间的第二导电类型的体区之间，势垒金属层将栅极结构、第二导电类型的体区及肖特基结短接。
于上述实施例提供的沟槽型原胞结构及制备方法中，通过势垒金属层将肖特基结、栅极结构及体区短接到一起，三者形成等电位，当正向导通电压达到导电沟道开启电压时，电流绕过肖特基结，经由体区和势垒金属层形成导电沟道导通，一举解决上述平面型肖特基器件存在的问题，栅极结构与肖特基结短路，协调肖特基结多子导通特性，保留肖特基结原本高频特性的情况下，不论反向截止电压如何变化，消除因反向截止电压变化引起的正向饱和压降变化而增加的正向开通损耗；体区和肖特基结短接，体区在器件反向偏置时通过隔离肖特基结，体区内的PN结起偏置承压，PN结本身具有偏置漏电流的优点，从而降低反向偏置漏电流，进而提高正向开通电流密度，并使得制备出的小型化小尺寸的沟槽型原胞结构的电性参数不发生劣化。
在一个实施例中，如图2所示，步骤S10中形成第一导电类型的外延层12之前，还包括形成第一导电类型的衬底11，第一导电类型的衬底11属于重掺杂，掺杂浓度大于1E18cm-3；第一导电类型外延层12位于第一导电类型的衬底11上。作为示例，第一导电类型为N型，第一导电类型的衬底11为N型重掺杂，记为N+；第一导电类型的外延层属于N型轻掺杂，记为N-。
在一个实施例中，步骤S10中于第一导电类型的外延层12内形成有沟槽13包括如下步骤：
步骤S11：于外延层的上表面形成
Figure BDA0003220103020000111
的热氧化层，并用CVD技术淀积
Figure BDA0003220103020000112
的硬掩膜氧化层，且对硬掩膜氧化层作高温氧气增密处理；
步骤S12：在硬掩膜氧化层上涂布正光刻胶，并曝光、显影、刻蚀干净开槽窗口的硬掩膜氧化层并漏出外延层；
步骤S13：去除表面正光刻胶，基于硬掩膜氧化层通过干法刻蚀外延层形成初始沟槽，并通过SC1、SC2、SC3液清洗初始沟槽内刻蚀的沉积物；
步骤S14：在初始沟槽的侧壁及底部热生长
Figure BDA0003220103020000113
的牺牲氧化层，以改善优化初始沟槽侧壁状态；
步骤S15：湿法刻蚀去除残留的硬掩膜氧化层及牺牲氧化层，以得到沟槽。
具体的，步骤S11中，热氧化层的厚度可以为
Figure BDA0003220103020000114
或
Figure BDA0003220103020000115
等等；硬掩膜氧化层的厚度可以为
Figure BDA0003220103020000116
或
Figure BDA0003220103020000117
等等；牺牲氧化层的厚度可以为
Figure BDA0003220103020000118
或
Figure BDA0003220103020000119
等等。
作为示例，相邻沟槽13的间距为2.5um-5.5um，沟槽宽度为0.35um-0.65um，沟槽深度为0.5um-2.0um。譬如，相邻沟槽13的间距为2.5um、3um或5.5um等等；沟槽宽度为0.35um、0.5um或0.65um等等；沟槽深度为0.5um、1.0um或2.0um等等。
作为示例，SC1溶液为氢氧化铵/过氧化氢/去离子水的混合液；SC2溶液为盐酸/过氧化氢/去离子水的混合液；SC3溶液为硫酸过氧化氢/去离子水的混合液。
在一个实施例中，步骤S20：于沟槽13内形成栅极结构21包括如下步骤：
步骤S21：于沟槽13的侧壁及底部形成第一栅氧化层14，如图3所示；
步骤S22：于第一栅氧化层的表面形成第二栅氧化材料层；
步骤S23：图形化第二栅氧化材料层，以形成第二栅氧化层，并去除位于沟槽侧壁的第一栅氧化层；
步骤S24：于沟槽的侧壁形成第三栅氧化层；
步骤S25：于第二栅氧化层的表面及第三栅氧化层的表面形成栅极导电层，栅极导电层填满沟槽；位于沟槽底部的第一栅氧化层、第二栅氧化层、第三栅氧化层及栅极导电层共同构成栅极结构。
具体地，步骤S22：于第一栅氧化层的表面形成第二栅氧化材料层包括如下步骤：
步骤S221：形成填充氧化层151，填充氧化层151覆盖第一栅氧化层14并填满沟槽13，如图4所示；
步骤S222：对填充氧化层151进行回刻，以得到第二栅氧化材料层15；第二栅氧化材料层15的上表面低于沟槽13顶部，如图5所示。
作为示例，填充氧化层151与第一栅氧化层14均可以包括但不仅限于氧化硅层。填充氧化层151的材质与第一栅氧化层14的材质可以相同。第一栅氧化层14的厚度为
Figure BDA0003220103020000121
填充氧化层151的厚度为1um-2um。使用干法刻蚀技术回刻填充氧化层151，第二栅氧化材料层顶部至沟槽顶部的距离为沟槽深度的三分之一。譬如，第一栅氧化层14的厚度为
Figure BDA0003220103020000122
或
Figure BDA0003220103020000123
等等；填充氧化层151的厚度为1um、1.5um或2um等等。
在一个实施例中，步骤S23：图形化第二栅氧化材料层，以形成第二栅氧化层，并去除位于沟槽侧壁的第一栅氧化层包括如下步骤：
步骤S231：于第二栅氧化材料层的表面形成光刻胶层16，如图6所示；
步骤S232：基于光刻胶层16对第二栅氧化材料层15进行曝光、显影处理，去除两侧未被光刻胶层16遮蔽的第二栅氧化材料层15，以得到第二栅氧化层17，同时湿法刻蚀去除位于沟槽侧壁的第一栅氧化层14，如图7所示。
步骤S233：去除光刻胶层16，并通过SC1、SC2、SC3清洗液清洗沟槽内刻蚀的沉积物。
在一个实施例中，如图8所示，在沟槽13侧壁上热氧化生长第三栅氧化层18，第三栅氧化层18的厚度为
Figure BDA0003220103020000131
第二栅氧化层17的厚度大于第三栅氧化层18的厚度；第二栅氧化层17的厚度大于位于沟槽13底部的第一栅氧化层14的厚度，防止栅极与漏极之间的寄生电容增加，减小器件动态开关过程中的开关功率损耗；此外，当器件导电沟道关断时，由于漏极存在很大的偏置电压，在沟槽底部区域会存在强电场，更厚的第二栅氧化层17可以提高器件抵御强电场的能力，避免发生因漏极到栅极击穿而导致的器件失效，还使得肖特基结的使用频率特性不会变差。作为示例，第二栅氧化层17的底部厚度为
Figure BDA0003220103020000132
具体地，第三栅氧化层18的厚度为
Figure BDA0003220103020000133
或
Figure BDA0003220103020000134
等等；第二栅氧化层17的底部厚度为
Figure BDA0003220103020000135
或
Figure BDA0003220103020000136
等等。
在一个实施例中，如图9所示，于第二栅氧化层17的表面及第三栅氧化层18的表面形成栅极导电层19，栅极导电层19填满沟槽13；位于沟槽13底部的第一栅氧化层14、第二栅氧化层17、第三栅氧化层18及栅极导电层19共同构成栅极结构21。栅极导电层19的材质可以包括但不仅限于多晶硅。其中，栅极导电层19呈双栅型，且位于第二栅氧化层17相对的两侧，降低栅电荷，从而降低器件开通截止的损耗发热量。双栅型的栅极导电层19的宽度与沟槽13宽度的比为2:3。栅极导电层19、势垒金属层、第二导电类型的体区及肖特基结短接。
在一个实施例中，如图10所示，步骤S30：于第一导电类型的外延层12内形成第二导电类型的体区22，第二导电类型的体区22位于栅极结构21相对的两侧包括如下步骤：
步骤S31：涂布正光刻胶，曝光、显影出P-body注入窗口区域，注入第二导电类型的掺杂杂质形成浅层PN结；
步骤S32：使用杂质扩散炉管，以第一预设温度和第一预设时间扩散第二导电类型的掺杂杂质，以形成第二导电类型的体区22。
作为示例，第二导电类型的体区22的深度为0.5um-1.5um，PN结深为1um-3um。第一导电类型不同于第二导电类型，第二导电类型为P型，第二导电类型的体区22记为P-body，P-body的间距为1um-3um。譬如，第二导电类型的体区22的深度0.5um、1.0um或1.5um等等；PN结深为1um、2um或3um等等；P-body的间距为1um、2um或3um等等。
上述实施例中提供的沟槽型原胞结构，通过调整第三栅氧化层18的厚度和第二导电类型的体区22的深度来调节沟槽型原胞结构的导电沟槽开启电压，开启电压为0.2V-0.45V；譬如，开启电压为0.2V、0.3V或0.45V等等。当正向开通电压大于导电沟槽开启电压时，电流绕过肖特基结，经由第二导电类型的体区22导通，从而避免了平面型肖特基器件中在反向截止电压变高时肖特基结势垒变高而增加正向开通的饱和压降，降低正向开通损耗。
在一个实施例中，步骤S30：于第一导电类型的外延层内形成第二导电类型的体区之后，且步骤S40：于第二导电类型的体区上、第一导电类型的外延层的上表面及栅极结构的上表面形成势垒金属层之前，还包括：
步骤S301：于第二导电类型的体区22内形成第一导电类型的掺杂区23，第一导电类型的掺杂区23位于栅极结构21与肖特基结之间，且与势垒金属层相接触；
步骤S302：于第二导电类型的体区22内形成第二导电类型的掺杂区24，第二导电类型的掺杂区24位于第一导电类型的掺杂区23与肖特基结之间，且与势垒金属层相接触，如图11所示。
作为示例，涂布正光刻胶，曝光、显影注入N+注入窗口区域(图11中未示出)，注入第一导电掺杂杂质形成p-body区的浅层N+杂质区；通过专用杂质扩散炉管，以第二预设温度和第二预设时间来扩散浅层N+杂质，并使p-body区域N+结深扩散，第一导电类型的掺杂区23的深度为0.2-0.6um，譬如，第一导电类型的掺杂区23的深度为0.2um、0.4um或0.6um等等；其目的是形成Trench MOS沟道电流的电流区。第一导电类型的掺杂区23记为N+区。N+区作用如下：器件导通时，电子从栅沟道进入势垒金属层(源区)，电子从阳极(未示意出)出发，经过势垒金属层，通过从N+区流到P-body，再进入外延层12；不经过肖特基结，从而降低正向饱和压降VF。
作为示例，涂布正光刻胶，曝光、显影注入P+注入窗口区域，注入第二导电掺杂杂质形成p-body表面与金属的重掺杂欧姆接触区域，其目的是防止正反向浪涌冲击时管子在此位置的发热损坏；通过专用扩散退火炉管对P+注入以第三预设温度和第三预设时间完成退火工艺，以形成第二导电类型的掺杂区24；第二导电类型的掺杂区24记为P-区。P-区作用如下：与势垒金属层形成欧姆接触，大电流击穿PN结时，不容易被烧坏，提高EAS能力。其中，第二导电类型的掺杂区24的深度与第一导电类型的掺杂区23的深度可以保持一致。
在一个实施例中，步骤S40中形成的势垒金属层25，作为原胞结构的源极。第一导电类型的外延层12包括第一导电类型的硅外延层；于第一导电类型的外延层12的上表面形成势垒金属层25，并于第一导电类型的外延层12内形成肖特基结26包括：
步骤S41：于第一导电类型的外延层12的上表面形成金属材料层251，如图12所示；
步骤S42：对金属材料层251进行热处理，使得部分金属材料层251与第一导电类型的外延层12反应生成金属硅化物层，保留的金属材料层即为势垒金属层25，金属硅化物层与第一导电类型的外延层12之间形成肖特基结26，如图13所示。
作为示例，对金属材料层251以第四预设温度和第三预设时间进行合金，以生成金属硅化物层，金属硅化物层与第一导电类型的硅外延层形成肖特基结。
请继续参考图13，Channel1为导电沟道，Channel2为肖特基结沟道，原胞结构导通原理如下：当满足以下关系时，沟槽沟道阈值电压Vth≤施加在原胞结构上的正向饱和压降VF≤肖特基结正向势垒电压Vq，原胞结构仅导通Channel1；施加在原胞结构上的正向饱和压降VF≥肖特基结正向势垒电压Vq，Channel1和Channel2均导通，
上述实施例提供的沟槽型原胞结构的制备方法中，肖特基结与栅极结构21短路，不仅协调保留肖特基结26多子导通特性，也没有降低少子空穴的注入和抽取而降低肖特基结26使用频率；第二导电类型的体区22与肖特基结26短接，在器件阴极加反向偏置时，P-body的PN结耗尽层会扩展，当整个器件原胞结构上的耗尽层扩展连接成整体时，PN结耗尽层会隔离肖特基结，使得PN结起偏置承压，利用PN结偏置漏电流nA级别的特性，解决肖特基结反向偏置下uA级别漏电的劣势，并且满足市场的轻量化、小型化的特殊要求，为制备小尺寸原胞结构提供可能性。
在本申请的一个实施例中，还提出一种沟槽型原胞结构，包括：
外延层12，第一导电类型的外延层12内具有沟槽13；
栅极结构21，位于沟槽13内；
第二导电类型的体区22，位于第一导电类型的外延层12内，且位于栅极结构21相对的两侧；
肖特基结26，位于第一导电类型的外延层12内，且位于相邻栅极结构21之间的第二导电类型的体区22之间；
势垒金属层25，位于第一导电类型的外延层12的上表面；且将栅极结构21、第二导电类型的体区22及肖特基结26短接。
在一个实施例中，栅极结构21包括第一栅氧化层14、第二栅氧化层17、第三栅氧化层18及栅极导电层19，第一栅氧化层14位于沟槽13底部；第二栅氧化层17位于第一栅氧化层14的表面；第三栅氧化层18位于沟槽13侧壁；栅极导电层19位于第二栅氧化层17的表面及第三栅氧化层18的表面。
在一个实施例中，栅极导电层19呈双栅型，且位于第二栅氧化层17相对的两侧。
在一个实施例中，第二栅氧化层17的厚度大于第三栅氧化层18的厚度；第二栅氧化层17的厚度大于位于沟槽13底部的第一栅氧化层14的厚度。
在一个实施例中，沟槽型原胞结构还包括：第一导电类型的掺杂区23，位于第二导电类型的体区22内，且位于栅极结构21与肖特基结26之间，并与势垒金属层25相接触；第二导电类型的掺杂区24，位于第二导电类型的体区22内，且位于第一导电类型的掺杂区23与肖特基结26之间，并与势垒金属层25相接触。
请注意，上述实施例仅出于说明性目的而不意味对本申请的限制。
应该理解的是，除非本文中有明确的说明，所述的步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，所述的步骤的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (12)

1.一种沟槽型原胞结构的制备方法，其特征在于，包括：
形成第一导电类型的外延层，并于所述第一导电类型的外延层内形成有沟槽；
于所述沟槽内形成栅极结构；
于所述第一导电类型的外延层内形成第二导电类型的体区，所述第二导电类型的体区位于所述栅极结构相对的两侧；
于所述第一导电类型的外延层的上表面形成势垒金属层，并于所述第一导电类型的外延层内形成肖特基结；所述肖特基结位于相邻所述栅极结构之间的所述第二导电类型的体区之间，所述势垒金属层将所述栅极结构、所述第二导电类型的体区及所述肖特基结短接。
2.根据权利要求1所述的沟槽型原胞结构的制备方法，其特征在于，所述于所述沟槽内形成栅极结构包括：
于所述沟槽的侧壁及底部形成第一栅氧化层；
于所述第一栅氧化层的表面形成第二栅氧化材料层；
图形化所述第二栅氧化材料层，以形成第二栅氧化层，并去除位于所述沟槽侧壁的所述第一栅氧化层；
于所述沟槽的侧壁形成第三栅氧化层；
于所述第二栅氧化层的表面及所述第三栅氧化层的表面形成栅极导电层，所述栅极导电层填满所述沟槽；位于所述沟槽底部的所述第一栅氧化层、所述第二栅氧化层、所述第三栅氧化层及所述栅极导电层共同构成所述栅极结构。
3.根据权利要求2所述的沟槽型原胞结构的制备方法，其特征在于，所述第二栅氧化层的厚度大于所述第三栅氧化层的厚度；所述第二栅氧化层的厚度大于位于所述沟槽底部的所述第一栅氧化层的厚度。
4.根据权利要求2所述的沟槽型原胞结构的制备方法，其特征在于，所述于所述第一栅氧化层的表面形成第二栅氧化材料层包括：
形成填充氧化层，所述填充氧化层覆盖所述第一栅氧化层并填满所述沟槽；
对所述填充氧化层进行回刻，以得到所述第二栅氧化材料层；所述第二栅氧化材料层的上表面低于所述沟槽顶部。
5.根据权利要求2所述的沟槽型原胞结构的制备方法，其特征在于，所述栅极导电层呈双栅型，且位于所述第二栅氧化层相对的两侧。
6.根据权利要求1所述的沟槽型原胞结构的制备方法，其特征在于，于所述第一导电类型的外延层内形成所述第二导电类型的体区之后，且于所述第二导电类型的体区上、所述第一导电类型的外延层的上表面及所述栅极结构的上表面形成势垒金属层之前，还包括：
于所述第二导电类型的体区内形成第一导电类型的掺杂区，所述第一导电类型的掺杂区位于所述栅极结构与所述肖特基结之间，且与所述势垒金属层相接触；
于所述第二导电类型的体区内形成第二导电类型的掺杂区，所述第二导电类型的掺杂区位于所述第一导电类型的掺杂区与所述肖特基结之间，且与所述势垒金属层相接触。
7.根据权利要求1所述的沟槽型原胞结构的制备方法，其特征在于，所述第一导电类型的外延层包括第一导电类型的硅外延层；所述于所述第一导电类型的外延层的上表面形成势垒金属层，并于所述第一导电类型的外延层内形成肖特基结包括：
于所述第一导电类型的外延层的上表面形成金属材料层；
对所述金属材料层进行热处理，使得部分所述金属材料层与所述第一导电类型的外延层反应生成金属硅化物层，保留的所述金属材料层即为所述势垒金属层，所述金属硅化物层与所述第一导电类型的外延层之间形成所述肖特基结。
8.一种沟槽型原胞结构，其特征在于，包括：
外延层，所述第一导电类型的外延层内具有沟槽；
栅极结构，位于所述沟槽内；
第二导电类型的体区，位于所述第一导电类型的外延层内，且位于所述栅极结构相对的两侧；
肖特基结，位于所述第一导电类型的外延层内，且位于相邻所述栅极结构之间的所述第二导电类型的体区之间；
势垒金属层，位于所述第一导电类型的外延层的上表面；且将所述栅极结构、所述第二导电类型的体区及所述肖特基结短接。
9.根据权利要求8所述的沟槽型原胞结构，其特征在于，所述栅极结构包括第一栅氧化层、第二栅氧化层、第三栅氧化层及栅极导电层，所述第一栅氧化层位于所述沟槽底部；所述第二栅氧化层位于所述第一栅氧化层的表面；所述第三栅氧化层位于所述沟槽侧壁；所述栅极导电层位于所述第二栅氧化层的表面及所述第三栅氧化层的表面。
10.根据权利要求9所述的沟槽型原胞结构，其特征在于，所述栅极导电层呈双栅型，且位于所述第二栅氧化层相对的两侧。
11.根据权利要求9所述的沟槽型原胞结构，其特征在于，所述第二栅氧化层的厚度大于所述第三栅氧化层的厚度；所述第二栅氧化层的厚度大于位于所述沟槽底部的所述第一栅氧化层的厚度。
12.根据权利要求8所述的沟槽型原胞结构，其特征在于，所述沟槽型原胞结构还包括：
第一导电类型的掺杂区，位于所述第二导电类型的体区内，且位于所述栅极结构与所述肖特基结之间，并与所述势垒金属层相接触；
第二导电类型的掺杂区，位于所述第二导电类型的体区内，且位于所述第一导电类型的掺杂区与所述肖特基结之间，并与所述势垒金属层相接触。
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