CN116110961A - 一种沟槽栅双极型晶体管及其制作工艺 - Google Patents
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Abstract
本发明公开了一种沟槽栅双极型晶体管及其制作工艺，所述晶体管包括背面结构和正面结构，所述背面结构包括自下而上依次层叠设置的第三电极(103)、第二导电类型半导体第三电极基区(306)、第一导电类型半导体场截止区(305)和第一导电类型半导体漂移区(101)，所述正面结构与背面结构呈对称设置，所述正面结构中设置有椭圆柱状结构的第二导电类型区(108)，所述第二导电类型区(108)与第二导电类型沟槽区(118)直接接触。本发明在传统纵向IGBT器件结构的基础上，在第三电极处设置第三电极区高掺杂接收区域，在第三电极处形成第一类载流子高密度通道，从而实现在关断瞬间载流子单极流通，进而提高关断速度。
Description
技术领域
本发明涉及半导体技术领域，特别是涉及一种沟槽栅双极型晶体管及其制作工艺。
背景技术
沟槽栅双极型晶体管(IGBT)作为一种集成技术，混合了MOSFET结构和双极结型晶体管的工作机理。在常规IGBT结构中，当栅极电压高于器件本身的阈值电压时，P型发射极基区内靠近栅极一侧会形成连接N型高掺杂浓度发射区和N型漂移区的反型层沟道。第三电极施加正电压时，电子电流从N型高掺杂浓度发射区传送到N型漂移区，而该电子电流将作为PNP双极晶体管的基极驱动电流，促进空穴从P型集电区注入N型漂移区，进而形成PNP双极晶体管的发射极电流，整个IGBT导通，当电流流过时，IGBT的N型漂移区工作在大注入状态，这使得器件在大电流状态下具有较低的导通压降。而当栅极关断同时保持第三电极施加正电压时，P型基区和N型漂移区构成的PN结反偏，较低掺杂浓度和较宽厚度的N型漂移区使得该反偏结能够承受较高的耐压。因此，IGBT也有着较好的阻断性能。
IGBT结构具有良好的正向和反向阻断特性，使得它能够被广泛应用于大功率领域中。但是，正如上述的工作原理所说，IGBT作为一种双极性载流子器件，关断瞬间漂移区少数载流子存在的存储效应使得IGBT工作效率不高。因此，在实际应用中，尤其是在大功率领域，如何在保持高耐压能力的同时，降低器件工作损耗一直是人们研究的重点方向。而关断损耗在IGBT工作(尤其是高频电路中)中的整体损耗中占有很大的比重，因此，降低IGBT的关断损耗对于人们实际生活生产有着重要的意义。
发明内容
针对现有技术中的上述不足，本发明提供的一种沟槽栅双极型晶体管及其制作工艺解决了常规IGBT结构存在较大关断损耗的问题。
为了达到上述发明目的，本发明采用的技术方案为：一种沟槽栅双极型晶体管，所述晶体管包括背面结构和正面结构，所述背面结构包括自下而上依次层叠设置的第三电极、第二导电类型半导体第三电极基区、第一导电类型半导体场截止区和第一导电类型半导体漂移区，所述正面结构与背面结构呈对称设置，所述正面结构中设置有椭圆柱状结构的第二导电类型区，所述第二导电类型区与第二导电类型沟槽区直接接触，且二者均位于第一导电类型半导体漂移区内，在所述第二导电类型沟槽区一段距离处从左至右依次设置第二导电类型P型B基区、第一导电类型沟槽栅区、第二导电类型P型A基区、第一导电类型沟槽栅区、第二导电类型P型A基区、第一导电类型沟槽栅区、第二导电类型P型A基区、第一导电类型沟槽栅区和第二导电类型P型B基区，在所述第二导电类型P型A基区内的顶部设置有第一导电类型发射极区，所述第二导电类型P型A基区和第二导电类型P型B基区内设置有第一电极。
上述方案的有益效果是：通过上述技术方案，在传统的IGBT器件结构的基础上，在第三电极处设置第三电极区高掺杂接收区域，在第三电极处形成第一类载流子高密度通道，从而实现在关断瞬间载流子单极流通，进而提高关断速度，解决了常规IGBT结构存在较大关断损耗的问题。
进一步地，第三电极具有多个第一延伸结构，所述第一延伸结构包括第三电极垂直向上贯穿第二导电类型半导体第三电极基区延伸至第一导电类型半导体场截止区中或第三电极垂直向上依次贯穿第二导电类型半导体第三电极基区和第一导电类型半导体场截止区延伸至第一导电类型半导体漂移区中。
上述进一步方案的有益效果是：通过上述技术方案，能够提高器件的关断速度，通过调节第一导电类型半导体第三电极区高掺杂区的面积，改善注入强度。
进一步地，第一延伸结构外侧设置有第二绝缘材料，所述第二导电类型沟槽区两侧设置有第二绝缘材料，所述第一导电类型沟槽栅区外侧设置有第二绝缘材料。
上述进一步方案的有益效果是：延伸结构通过第二绝缘材料与周围半导体导电掺杂区域隔离，第二导电类型沟槽区通过第二绝缘材料与两侧硅衬底区域隔离，第一导电类型沟槽栅区通过第二绝缘材料与周围半导体导电掺杂区域或硅衬底区域隔离。
进一步地，第一电极具有多个第二延伸结构，所述第二延伸结构包括第一电极垂直向下延伸至第二导电类型P型B基区或第一电极垂直向下贯穿第一导电类型发射极区延伸至第二导电类型P型A基区。
上述进一步方案的有益效果是：通过上述技术方案，第一电极分别向下延伸至第二导电类型P型B基区和第二导电类型P型A基区，用于连接第二导电类型P型基区的区域。
进一步地，第二导电类型半导体第三电极基区内设置有与第三电极及其延伸结构接触的第一导电类型半导体第三电极区高掺杂区。
上述进一步方案的有益效果是：通过设置第一导电类型半导体第三电极区高掺杂区，在第三电极处形成电子高密度通道，提高关断速度。
进一步地，正面结构上端设置有第二电极，所述第二电极与第一导电类型沟槽栅区上端直接接触。
上述进一步方案的有益效果是：第二电极140用于与第一导电类型发射极区132、第二导电类型P型A基区128A、第一导电类型沟槽栅区130及第一导电类型半导体漂移区101共同构成漏极、栅极短接到零电位的NMOS，当第三电极103施加高压时，该NMOS管在栅极附近形成电子高密度通道，有利于电子在关断时的抽走。
除此之外，本发明还采用的技术方案为：一种沟槽栅双极型晶体管的制作工艺，所述工艺包括以下步骤：
S1：对沟槽栅双极型晶体管的正面进行刻蚀处理，形成第一导电类型沟槽区和第二导电类型沟槽栅区，并在沟槽处淀积氧化生成一薄层二氧化硅绝缘层；
S2：在生成绝缘层后的第二导电类型沟槽区注入P型杂质，形成柱状结构的空穴注入区，并填充P型多晶硅，在生成绝缘层后的第一导电类型沟槽栅区内填充N型多晶硅；
S3：在第二导电类型P型A基区和第二导电类型P型B基区中掺杂注入P型杂质，进行扩散和退火操作，完成沟槽栅双极型晶体管的正面结构制作；
S4：对沟槽栅双极型晶体管背面结构的第一导电类型半导体场截止区进行外延，并掺杂注入P型杂质形成第二导电类型半导体第三电极基区；
S5：将掺杂N型电子注入第一导电类型半导体第三电极区高掺杂区，通过刻蚀处理形成第三电极，并在第三电极区氧化生成一薄氧化绝缘层；
S6：进行镀电极操作，完成沟槽栅双极型晶体管的制作。
上述方案的有益效果是：通过上述技术方案，分别对晶体管的正面和背面进行加工出来，完成沟槽栅双极型晶体管的制作。
附图说明
图1为一种沟槽栅双极型晶体管结构示意图。
其中：101、第一导电类型半导体漂移区；103、第三电极；108、第二导电类型区；118、第二导电类型沟槽区；128A、第二导电类型P型A基区；128B、第二导电类型P型B基区；130、第一导电类型沟槽栅区；132、第一导电类型发射极区；136、第一电极；140、第二电极；202、第二绝缘材料；305、第一导电类型半导体场截止区；306、第二导电类型半导体第三电极基区；307、第一导电类型半导体第三电极区高掺杂区。
图2为导通状态下电子电流和空穴电流流通路径示意图。
图3为关断状态瞬间的等效电路图。
图4为本方案与常规IGBT关断时间的对比图。
图5为本方案与常规IGBT正/反阻断能力的对比图。
图6为IGBT结构单元B区域的第一种结构示意图。
图7为IGBT结构单元B区域的第二种结构示意图。
图8为IGBT结构单元B区域的第三种结构示意图。
图9为IGBT结构单元B区域的第一种结构的完整结构拓展图。
图10为IGBT结构单元B区域的第二种结构的完整结构拓展图。
图11为IGBT结构单元B区域的第三种结构的完整结构拓展图。
图12为一种沟槽栅双极型晶体管的制作工艺流程图。
具体实施方式
下面结合附图和具体实施例对本发明做进一步说明。
以下实施例中，第一导电类型半导体具体到N型半导体，第二导电类型半导体具体到P型半导体，第一类载流子具体为电子，第二类载流子具体为空穴，第一电极具体为发射极，第二电极具体为栅极，第三电极具体为集电极。
实施例1，如图1所示，一种沟槽栅双极型晶体管，所述晶体管包括背面结构和正面结构，所述背面结构包括自下而上依次层叠设置的第三电极103、第二导电类型半导体第三电极基区306、第一导电类型半导体场截止区305和第一导电类型半导体漂移区101，所述正面结构与背面结构呈对称设置，所述正面结构中设置有椭圆柱状结构的第二导电类型区108，所述第二导电类型区108与第二导电类型沟槽区118直接接触，且二者均位于第一导电类型半导体漂移区101内，在所述第二导电类型沟槽区118一段距离处从左至右依次设置第二导电类型P型B基区128B、第一导电类型沟槽栅区130、第二导电类型P型A基区128A、第一导电类型沟槽栅区130、第二导电类型P型A基区128A、第一导电类型沟槽栅区130、第二导电类型P型A基区128A、第一导电类型沟槽栅区130和第二导电类型P型B基区128B，在所述第二导电类型P型A基区128A内的顶部设置有第一导电类型发射极区132，所述第二导电类型P型A基区128A和第二导电类型P型B基区128B内设置有第一电极136。
第三电极103具有多个第一延伸结构，所述第一延伸结构包括第三电极103垂直向上贯穿第二导电类型半导体第三电极基区306延伸至第一导电类型半导体场截止区305中，如图6所示，或第三电极103垂直向上依次贯穿第二导电类型半导体第三电极基区306和第一导电类型半导体场截止区305延伸至第一导电类型半导体漂移区101中，如图1所示。
第一延伸结构外侧设置有第二绝缘材料202，所述第二导电类型沟槽区118两侧设置有第二绝缘材料202，所述第一导电类型沟槽栅区130外侧设置有第二绝缘材料202。
第一电极136具有多个第二延伸结构，所述第二延伸结构包括第一电极136垂直向下延伸至第二导电类型P型B基区128B或第一电极136垂直向下贯穿第一导电类型发射极区132延伸至第二导电类型P型A基区128A。
第二导电类型半导体第三电极基区306内设置有与第三电极103及其延伸结构接触的第一导电类型半导体第三电极区高掺杂区307。
正面结构上端设置有第二电极140，所述第二电极140与第一导电类型沟槽栅区130上端直接接触。
在本发明的一个实施例中，当电器开启，即第三电极103施加正向高电压，第一电极136接零电位，第二电极140接正向电压，此时IGBT正面结构第二电极140附近的第二导电类型P型A基区128A内形成反型层，进而形成高浓度电子电流并注入第一导电类型半导体漂移区101内，该电子电流进而驱动IGBT结构的N型掺杂第一导电类型半导体漂移区101、第一导电类型半导体场截止区305以及P型掺杂的第二导电类型半导体第三电极基区306形成的PNP双极结型晶体管开启，进而第三电极103处产生的空穴注入第一导电类型半导体漂移区101，同时，高浓度电子电流一部分注入进第一导电类型半导体场截止区305内，该部分电子电流驱动IGBT内第二导电类型半导体第三电极基区306、第一导电类型半导体场截止区305、第二导电类型区108以及第二导电类型P型A基区128A和第二导电类型P型B基区128B寄生的两个PNP管分别开启，进而形成很大的注入电流，稳定电流情况如图2所示。
当器件关断瞬间，第一导电类型半导体漂移区101和第二导电类型区108由于自身材料的电势能差，使得空穴流向第二导电类型区108，电子流向第一导电类型半导体漂移区101，同时，在IGBT背面结构区，如图3(a)所示，第一导电类型半导体场截止区305、第二导电类型半导体第三电极基区306、第一导电类型半导体第三电极区高掺杂区307、第一导电类型半导体漂移区101及第三电极103结构形成栅极、漏极短接致高电平的NMOS，该NMOS管在第三电极103附近处形成高速通道，有利于电子在关断时抽走；如图3(b)所示，第一导电类型发射极区132、第二导电类型P型A基区128A、第一导电类型沟槽栅区130、第一导电类型半导体漂移区101及第二电极140构成漏极、栅极短接到零电位的NMOS，第三电极103施加高压时，该NMOS管在栅极附近形成电子高密度通道，有利于电子在关断时的抽走。总之，该结构实现了器件在关断时载流子的单极性流动，进而优化传统IGBT关断时少子存储效应，从而提高器件的关断速度，如图4所示，明显看出，相对于常规IGBT结构，本发明具有较短的关断时间。
当器件完全关断时，第三电极103施加高耐压的时候，第一导电类型半导体漂移区101和第二导电类型区108互相消耗，留下相反极性的固定电荷而在纵向调制漂移区内电场，同时由于第三电极103以及第二导电类型区108深入到漂移区，从而器件在正/反方向都可以保持较高的耐压能力，如图5所示，给出了常规器件与本实施例的正向以及方向阻断特性对比示意图，明显看出，相比于常规的IGBT结构，本实施例具有较高的反向阻断能力。
在本发明的另一个实施例中，IGBT结构单元B区域的第三电极103延伸结构顶端延伸到第一导电类型半导体场截止区305内，如图6所示，具体工作时，与上述实施例相似，不同之处在于IGBT正面结构区B中的第一导电类型半导体场截止区305是连通的，有助于第一导电类型半导体漂移区101、第一导电类型半导体场截止区305、第二导电类型半导体第三电极基区306、第一导电类型半导体第三电极区高掺杂区307形成的NPN管开启，从而进一步提高器件的注入饱和性能。另外，为进一步提高器件的关断性能，基于本实施例的实施方式，在IGBT背面结构区B中的第二导电类型半导体第三电极基区306以及第三电极103可以被第一导电类型半导体第三电极区高掺杂区307分开，如图7所示，采用多个第三电极103的实施方式也会由于载流子抽走通道的增加而具有较高的关断速度，而采用实施方式如图8所示的结构时，注入强度会受到很大影响，为改善此种状况，可以调节第一导电类型半导体第三电极区高掺杂区307的面积，具体如图8所示。
本实施例基于上述2个实施方式所述的IGBT结构单元在共用第三电极103上做IGBT结构横向扩展，这些扩展结构单元之间由第三电极103连接，典型实施方式可如图9、图10、图11所示，而对应的工作原理也均是以各自所对应IGBT结构单元的工作原理近似。其中，图10是图7所示结构的完整结构扩展；图11是图8所示结构的完整结构扩展；图12是图9所示结构的完整结构扩展。
实施例2，如图12所示，一种沟槽栅双极型晶体管的制作工艺，所述工艺包括以下步骤：
S1：对沟槽栅双极型晶体管的正面进行刻蚀处理，形成第一导电类型沟槽区和第二导电类型沟槽栅区，并在沟槽处淀积氧化生成一薄层二氧化硅绝缘层；
S2：在生成绝缘层后的第二导电类型沟槽区注入P型杂质，形成柱状结构的空穴注入区，并填充P型多晶硅，在生成绝缘层后的第一导电类型沟槽栅区内填充N型多晶硅；
S3：在第二导电类型P型A基区和第二导电类型P型B基区中掺杂注入P型杂质，进行扩散和退火操作，完成沟槽栅双极型晶体管的正面结构制作；
S4：对沟槽栅双极型晶体管背面结构的第一导电类型半导体场截止区进行外延，并掺杂注入P型杂质形成第二导电类型半导体第三电极基区；
S5：将掺杂N型电子注入第一导电类型半导体第三电极区高掺杂区，通过刻蚀处理形成第三电极，并在第三电极区氧化生成一薄氧化绝缘层；
S6：进行镀电极操作，完成沟槽栅双极型晶体管的制作。
本发明提出了一种沟槽栅双极型晶体管，可以实现在第一电极136和第三电极103处分别形成第二类载流子、第一类载流子高密度通道，从而实现在关断瞬间载流子单极流通，优化传统IGBT关断时少子存储效应，进而提高关断速度。
本领域的普通技术人员将会意识到，这里所述的实施例是为了帮助读者理解本发明的原理，应被理解为本发明的保护范围并不局限于这样的特别陈述和实施例。本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在发明的保护范围内。
Claims (7)
1.一种沟槽栅双极型晶体管，其特征在于，所述晶体管包括背面结构和正面结构，所述背面结构包括自下而上依次层叠设置的第三电极(103)、第二导电类型半导体第三电极基区(306)、第一导电类型半导体场截止区(305)和第一导电类型半导体漂移区(101)，所述正面结构与背面结构呈对称设置，所述正面结构中设置有椭圆柱状结构的第二导电类型区(108)，所述第二导电类型区(108)与第二导电类型沟槽区(118)直接接触，且二者均位于第一导电类型半导体漂移区(101)内，在所述第二导电类型沟槽区(118)一段距离处从左至右依次设置第二导电类型P型B基区(128B)、第一导电类型沟槽栅区(130)、第二导电类型P型A基区(128A)、第一导电类型沟槽栅区(130)、第二导电类型P型A基区(128A)、第一导电类型沟槽栅区(130)、第二导电类型P型A基区(128A)、第一导电类型沟槽栅区(130)和第二导电类型P型B基区(128B)，在所述第二导电类型P型A基区(128A)内的顶部设置有第一导电类型发射极区(132)，所述第二导电类型P型A基区(128A)和第二导电类型P型B基区(128B)内设置有第一电极(136)。
2.根据权利要求1所述的沟槽栅双极型晶体管，其特征在于，所述第三电极(103)具有多个第一延伸结构，所述第一延伸结构包括第三电极(103)垂直向上贯穿第二导电类型半导体第三电极基区(306)延伸至第一导电类型半导体场截止区(305)中或第三电极(103)垂直向上依次贯穿第二导电类型半导体第三电极基区(306)和第一导电类型半导体场截止区(305)延伸至第一导电类型半导体漂移区(101)中。
3.根据权利要求2所述的沟槽栅双极型晶体管，其特征在于，所述第一延伸结构外侧设置有第二绝缘材料(202)，所述第二导电类型沟槽区(118)两侧设置有第二绝缘材料(202)，所述第一导电类型沟槽栅区(130)外侧设置有第二绝缘材料(202)。
4.根据权利要求1所述的沟槽栅双极型晶体管，其特征在于，所述第一电极(136)具有多个第二延伸结构，所述第二延伸结构包括第一电极(136)垂直向下延伸至第二导电类型P型B基区(128B)或第一电极(136)垂直向下贯穿第一导电类型发射极区(132)延伸至第二导电类型P型A基区(128A)。
5.根据权利要求2所述的沟槽栅双极型晶体管，其特征在于，所述第二导电类型半导体第三电极基区(306)内设置有与第三电极(103)及其延伸结构接触的第一导电类型半导体第三电极区高掺杂区(307)。
6.根据权利要求1所述的沟槽栅双极型晶体管，其特征在于，所述正面结构上端设置有第二电极(140)，所述第二电极(140)与第一导电类型沟槽栅区(130)上端直接接触。
7.一种沟槽栅双极型晶体管的制作工艺，其特征在于，所述工艺包括以下步骤：
S1：对沟槽栅双极型晶体管的正面进行刻蚀处理，形成第一导电类型沟槽区和第二导电类型沟槽栅区，并在沟槽处淀积氧化生成一薄层二氧化硅绝缘层；
S2：在生成绝缘层后的第二导电类型沟槽区注入P型杂质，形成柱状结构的空穴注入区，并填充P型多晶硅，在生成绝缘层后的第一导电类型沟槽栅区内填充N型多晶硅；
S3：在第二导电类型P型A基区和第二导电类型P型B基区中掺杂注入P型杂质，进行扩散和退火操作，完成沟槽栅双极型晶体管的正面结构制作；
S4：对沟槽栅双极型晶体管背面结构的第一导电类型半导体场截止区进行外延，并掺杂注入P型杂质形成第二导电类型半导体第三电极基区；
S5：将掺杂N型电子注入第一导电类型半导体第三电极区高掺杂区，通过刻蚀处理形成第三电极，并在第三电极区氧化生成一薄氧化绝缘层；
S6：进行镀电极操作，完成沟槽栅双极型晶体管的制作。
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| CN202310153603.4A CN116110961A (zh) | 2023-02-22 | 2023-02-22 | 一种沟槽栅双极型晶体管及其制作工艺 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117613076A (zh) * | 2023-12-08 | 2024-02-27 | 无锡用芯微电子科技有限公司 | 一种分区双模式导电的绝缘栅双极型晶体管 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108122962A (zh) * | 2017-12-04 | 2018-06-05 | 西南交通大学 | 一种绝缘栅双极型晶体管 |
| CN109904221A (zh) * | 2019-02-18 | 2019-06-18 | 西南交通大学 | 一种超结双向开关 |
| CN110419111A (zh) * | 2018-01-16 | 2019-11-05 | 艾鲍尔半导体 | 自对准且稳健的绝缘栅双极晶体管器件 |
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2023
- 2023-02-22 CN CN202310153603.4A patent/CN116110961A/zh active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108122962A (zh) * | 2017-12-04 | 2018-06-05 | 西南交通大学 | 一种绝缘栅双极型晶体管 |
| CN110419111A (zh) * | 2018-01-16 | 2019-11-05 | 艾鲍尔半导体 | 自对准且稳健的绝缘栅双极晶体管器件 |
| CN109904221A (zh) * | 2019-02-18 | 2019-06-18 | 西南交通大学 | 一种超结双向开关 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117613076A (zh) * | 2023-12-08 | 2024-02-27 | 无锡用芯微电子科技有限公司 | 一种分区双模式导电的绝缘栅双极型晶体管 |
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