KR20160143854A - 반도체 장치의 제조 방법 및 반도체 장치 - Google Patents

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Abstract

에칭 후에 반도체 기판에 이온 주입하여 확산층을 형성함으로써 반도체 장치가 제조되는 경우에, 제조되는 반도체 장치 사이에서 특성의 변동이 발생하는 것을 억제할 수 있는 기술을 개시한다. 반도체 장치(2)는 반도체 기판(10)을 갖는다. 반도체 기판(10)에는, 이미터 영역(12), 톱 바디 영역(14), 배리어 영역(16), 보텀 바디 영역(18), 드리프트 영역(20), 콜렉터 영역(22), 트렌치(30), 게이트 절연막(32) 및 게이트 전극(34)이 형성되어 있다. 게이트 전극(34)의 표면은 반도체 기판(10)의 표면보다 깊은 위치에 형성되어 있다. 게이트 전극(34) 중 트렌치(30)의 폭 방향 중앙의 제1 부분(34a)의 표면은, 게이트 절연막(32)에 접하는 제2 부분(34b)의 표면보다도 얕은 위치에 형성되어 있다.

Description

반도체 장치의 제조 방법 및 반도체 장치{SEMICONDUCTOR DEVICE MANUFACTURING METHOD AND SEMICONDUCTOR DEVICE}
본 출원은 2014년 4월 25일에 출원된 일본 특허 출원 제2014-091422의 관련 출원이며, 이 일본 특허 출원에 기초하는 우선권을 주장하는 것이며, 이 일본 특허 출원에 기재된 모든 내용을, 본 명세서를 구성하는 것으로서 원용한다.
본 명세서에서 개시하는 기술은, 반도체 장치의 제조 방법과 반도체 장치에 관한 것이다.
일본 특허 공개 제2001-1244328호 공보에는 트렌치 내를 포함하는 반도체 기판 위에 제1 매립 재료를 배치하고, 제1 매립 재료 위에 제1 매립 재료보다도 에칭 내성이 높은 제2 매립 재료를 배치하고, 그 후, 제2 매립 재료와 제1 매립 재료를 에치 백하는 기술이 개시되어 있다.
매립 재료로 매립된 트렌치를 형성한 후에, 반도체 기판에 이온 주입을 행하는 기술이 알려져 있다. 트렌치를 갖는 반도체 기판에 이온 주입을 행할 때에는, 이온 주입 깊이를 정확하게 제어하는 것이 어렵다. 이로 인해, 제조되는 반도체 장치 사이에서 트렌치 근방의 불순물 농도에 변동이 생겨, 반도체 장치 사이에서 특성(즉, 역치)의 변동이 커진다는 문제가 발생한다.
본 명세서에서 개시하는 반도체 장치의 제조 방법은, 반도체 기판의 표면에 트렌치를 형성하는 공정과, 트렌치의 내면을 덮는 게이트 절연막을 형성하는 공정과, 트렌치 내의 게이트 절연막의 측면에, 제1 매립 재료를 퇴적하는 공정과, 트렌치 내의 제1 매립 재료의 측면에, 제1 매립 재료보다도 에칭 내성이 높은 제2 매립 재료를 퇴적하는 공정과, 반도체 기판의 표면측으로부터, 트렌치 내의 제1 매립 재료 및 제2 매립 재료의 일부를 에칭에 의해 제거하고, 트렌치 내의 제2 매립 재료의 표면을 트렌치 내의 제1 매립 재료의 표면보다도 얕은 위치에 배치시키는 공정과, 에칭 후에, 반도체 기판의 표면측으로부터, 반도체 기판에 이온 주입하여 확산층을 형성하는 공정을 갖는다.
상기한 방법에서는, 트렌치 내의 제2 매립 재료는, 제1 매립 재료보다도 에칭 내성이 높다. 그로 인해, 에칭 시에, 트렌치의 폭 방향 중앙의 매립 재료(즉, 제2 매립 재료)에서는, 트렌치의 측면에 접하는 매립 재료(즉, 제1 매립 재료)보다도 에칭 속도가 느려진다. 그 결과, 트렌치 내의 제2 매립 재료의 표면이, 트렌치 내의 제1 매립 재료의 표면보다도 얕은 위치에 배치된다. 이와 같이, 트렌치의 폭 방향 중앙에 있어서 매립 재료의 에칭 속도가 느리면, 에칭의 정밀도가 향상되고, 에칭 후의 제1 매립 재료 및 제2 매립 재료의 형상이 안정된다. 그로 인해, 그 후의 이온 주입의 깊이도 정확하게 제어할 수 있다. 그 결과, 제조되는 반도체 장치 사이에서 트렌치 근방의 불순물 농도의 변동을 억제할 수 있어, 반도체 장치 사이에서 특성(즉, 역치)의 변동이 발생하는 것을 억제할 수 있다.
본 명세서에서 개시하는 반도체 장치는, 반도체 기판과, 반도체 기판의 표면에 형성되어 있는 트렌치와, 트렌치의 내면을 덮는 게이트 절연막과, 게이트 절연막의 내측에 설치되어 있는 게이트 전극을 갖고 있다. 게이트 전극의 표면은 반도체 기판의 표면보다 깊은 위치에 형성되고, 게이트 전극 중 트렌치의 폭 방향 중앙의 제1 부분의 표면은, 게이트 전극 중 게이트 절연막에 접하는 제2 부분의 표면보다도 얕은 위치에 형성되어 있다.
도 1은 실시예의 반도체 장치를 모식적으로 도시하는 단면도.
도 2는 실시예의 반도체 장치의 제조 방법을 모식적으로 도시하는 단면도(1).
도 3은 실시예의 반도체 장치의 제조 방법을 모식적으로 도시하는 단면도(2).
도 4는 실시예의 반도체 장치의 제조 방법을 모식적으로 도시하는 단면도(3).
도 5는 실시예의 반도체 장치의 제조 방법을 모식적으로 도시하는 단면도(4).
도 6은 실시예의 반도체 장치의 제조 방법을 모식적으로 도시하는 단면도(5).
도 7은 실시예의 반도체 장치의 제조 방법을 모식적으로 도시하는 단면도(6).
도 8은 실시예의 반도체 장치의 제조 방법을 모식적으로 도시하는 단면도(7).
도 9는 실시예의 반도체 장치의 제조 방법을 모식적으로 도시하는 단면도(8).
도 10은 종래의 반도체 장치의 제조 방법을 모식적으로 도시하는 단면도(1).
도 11은 종래의 반도체 장치의 제조 방법을 모식적으로 도시하는 단면도(2).
이하에 설명하는 실시예의 특징에 대하여, 이하에 열기한다. 또한, 이하의 각 특징은, 모두 독립적으로 유용한 것이다.
(특징 1) 제1 매립 재료가 폴리실리콘이어도 된다. 제2 매립 재료가 폴리실리콘이어도 된다. 제1 매립 재료가, 제2 매립 재료보다 고농도로 인을 함유하고 있어도 된다.
(특징 2) 트렌치의 폭 방향에 있어서, 제2 매립 재료의 양측에 위치하는 제1 매립 재료의 폭 방향의 두께의 합계가, 제2 매립 재료의 폭 방향의 두께보다 커도 된다. 이 방법에 의하면, 그 후의 열 처리를 행함으로써, 제1 매립 재료 내의 인을 충분히 제2 매립 재료 내에 확산시킬 수 있다. 그로 인해, 제1 매립 재료 및 제2 매립 재료로부터, 도전성을 적절하게 구비하는 게이트 전극을 형성할 수 있다.
(특징 3) 게이트 절연막에 접하는 부분의 제1 매립 재료의 표면이, 반도체 기판의 표면으로부터 400㎚ 이내의 깊이에 위치하도록, 에칭을 실시해도 된다. 이 방법에 의하면, 이온 주입 깊이가 트렌치 근방에서 국소적으로 깊어지는 것을 방지할 수 있다.
(특징 4) 반도체 기판은 제1 도전형의 반도체 기판이어도 된다. 확산층을 형성하는 공정은, 반도체 기판의 표면측으로부터 반도체 기판에 제1 도전형 불순물을 이온 주입하여, 반도체 기판의 표면에 노출되는 제1 도전형의 표면 반도체 영역을 형성하는 공정과, 반도체 기판의 표면측으로부터 반도체 기판에 제2 도전형 불순물을 이온 주입하여, 표면 반도체 영역보다 깊은 위치에 제2 도전형의 톱 바디 영역을 형성하는 공정과, 반도체 기판의 표면측으로부터 반도체 기판에 제1 도전형 불순물을 이온 주입하여, 톱 바디 영역보다 깊은 위치에 이온 주입 전에 비하여 제1 도전형 불순물 농도를 증가시킨 제1 도전형의 배리어 영역을 형성하는 공정을 포함하고 있어도 된다. 표면 반도체 영역과, 톱 바디 영역과, 배리어 영역은, 게이트 절연막 중 트렌치의 측면에 형성된 부분에 인접하여 형성되어도 된다.
(특징 5) 확산층을 형성하는 공정은, 반도체 기판의 표면측으로부터 반도체 기판에 제2 도전형 불순물을 이온 주입하여, 배리어 영역보다 깊은 위치에 제2 도전형의 보텀 바디 영역을 형성하는 공정을 더 포함해도 된다. 보텀 바디 영역은, 게이트 절연막 중 트렌치의 측면에 형성된 부분에 인접하여 형성되어도 된다. 상기한 바와 같이, 본 명세서가 개시하는 제조 방법에 의하면, 상기한 바와 같이, 에칭에 의해, 트렌치 내의 제2 매립 재료의 표면이, 트렌치 내의 제1 매립 재료의 표면보다도 얕은 위치에 배치된다. 그로 인해, 그 후의 이온 주입의 깊이도 정확하게 제어할 수 있고, 트렌치 근방에 있어서, 톱 바디 영역과 보텀 바디 영역이 반도체 기판의 이면 방향으로 왜곡되어, 톱 바디 영역과 보텀 바디 영역 사이에 형성되는 배리어 영역이 소실되어 버리는 사태의 발생을 억제할 수 있다.
(특징 6) 본 명세서가 개시하는 반도체 장치의 제2 부분 표면은, 반도체 기판의 표면으로부터 400㎚ 이내의 깊이에 형성되어 있어도 된다.
(특징 7) 본 명세서가 개시하는 반도체 장치는, 반도체 기판의 표면에 노출되어 있는 제1 도전형의 표면 반도체 영역과, 표면 반도체 영역보다 깊은 위치에 형성되어 있는 제2 도전형의 톱 바디 영역과, 톱 바디 영역보다 깊은 위치에 형성되어 있는 제1 도전형의 배리어 영역과, 배리어 영역보다 깊은 위치에 형성되어 있고, 배리어 영역보다도 제1 도전형 불순물 농도가 낮은 제1 도전형의 드리프트 영역을 더 갖고 있어도 된다. 트렌치는, 표면 반도체 영역과 톱 바디 영역과 배리어 영역을 관통하여, 하단부가 드리프트 영역 내로 돌출되어 있어도 된다.
(특징 8) 본 명세서가 개시하는 반도체 장치는, 배리어 영역보다 깊은 위치이며, 드리프트 영역보다도 얕은 위치에 형성되어 있는 보텀 바디 영역을 더 갖고 있어도 된다. 트렌치는 보텀 바디 영역을 더 관통하고 있어도 된다.
(실시예)
(반도체 장치(2)의 구성)
도 1에 도시한 바와 같이, 본 실시예의 반도체 장치(2)는 IGBT(Insulated Gate Bipolar Transistor의 약칭)이다. 반도체 장치(2)는 주로 Si를 포함하는 반도체 기판(10)을 갖고 있다. 반도체 기판(10)의 표면(10a)에는 층간 절연막(60) 및 표면 전극(40)이 형성되어 있고, 반도체 기판(10)의 이면에는 이면 전극(50)이 형성되어 있다.
반도체 기판(10)에는 이미터 영역(12), 톱 바디 영역(14), 배리어 영역(16), 보텀 바디 영역(18), 드리프트 영역(20), 콜렉터 영역(22), 트렌치(30), 게이트 절연막(32) 및 게이트 전극(34)이 형성되어 있다.
이미터 영역(12)은 n형의 반도체 영역이다. 이미터 영역(12)은 반도체 기판(10)의 표면(10a)에 노출되는 범위에 형성되어 있다. 이미터 영역(12)은 트렌치(30) 내의 게이트 절연막(32)에 접하는 범위에 형성되어 있다. 이미터 영역(12)의 n형 불순물의 농도는, 드리프트 영역(20)의 n형 불순물 농도보다도 높다. 본 실시예에서는, 6×1019atom/㎤ 이상 7×1019atom/㎤ 이하이다. 여기서, 「불순물 농도」의 말은, 당해 영역에서의 불순물의 피크 농도를 의미한다. 이미터 영역(12)은 표면 전극(40)에 대하여 오믹 접속되어 있다.
톱 바디 영역(14)은 p형의 반도체 영역이다. 톱 바디 영역(14)은 이미터 영역(12)보다도 깊은 위치에 형성되어 있다. 이미터 영역(12)과 톱 바디 영역(14)의 접합면은, 반도체 기판(10)의 표면(10a)으로부터 0.6㎛의 깊이에 위치하고 있다. 톱 바디 영역(14)은 트렌치(30) 내의 게이트 절연막(32)과 접하고 있다. 본 실시예에서는, 톱 바디 영역(14)의 p형 불순물의 농도는, 1×1017atom/㎤ 이상 2×1017atom/㎤ 이하이다. 톱 바디 영역(14)의 일부는, 도시하지 않은 범위에서 반도체 기판(10)의 표면(10a)에 노출되어 있고, 표면 전극(40)에 대하여 오믹 접속되어 있다.
배리어 영역(16)은 n형의 반도체 영역이다. 배리어 영역(16)은 톱 바디 영역(14)보다도 깊은 위치에 형성되어 있다. 배리어 영역(16)은 톱 바디 영역(14)에 의해, 이미터 영역(12)으로부터 분리되어 있다. 톱 바디 영역(14)과 배리어 영역(16)의 접합면은, 반도체 기판(10)의 표면(10a)으로부터 1.7㎛의 깊이에 위치하고 있다. 배리어 영역(16)은 트렌치(30) 내의 게이트 절연막(32)과 접하고 있다. 본 실시예에서는, 배리어 영역(16)의 p형 불순물의 농도는, 1×1016atom/㎤ 이상 2×1016atom/㎤ 이하이다.
보텀 바디 영역(18)은 p형의 반도체 영역이다. 보텀 바디 영역(18)은 배리어 영역(16)보다 깊은 위치에 형성되어 있다. 보텀 바디 영역(18)은 배리어 영역(16)에 의해, 톱 바디 영역(14)으로부터 분리되어 있다. 배리어 영역(16)과 보텀 바디 영역(18)의 접합면은, 반도체 기판(10)의 표면(10a)으로부터 2.0㎛의 깊이에 위치하고 있다. 보텀 바디 영역(18)은 트렌치(30) 내의 게이트 절연막(32)과 접하고 있다. 본 실시예에서는, 보텀 바디 영역(18)의 p형 불순물 농도는 3×1016atom/㎤ 이상 4×1016atom/㎤ 이하이다.
드리프트 영역(20)은 n형의 반도체 영역이다. 드리프트 영역(20)은 보텀 바디 영역(18)보다도 깊은 위치에 형성되어 있다. 드리프트 영역(20)은 보텀 바디 영역(18)에 의해, 배리어 영역(16)으로부터 분리되어 있다. 보텀 바디 영역(18)과 드리프트 영역(20)의 접합면은, 반도체 기판(10)의 표면(10a)으로부터 3.5㎛의 깊이에 위치하고 있다. 드리프트 영역(20)의 n형 불순물 농도는 배리어 영역(18)의 n형 불순물 농도보다도 낮다. 본 실시예에서는, 드리프트 영역(20)의 n형 불순물 농도는 1×1013atoms/㎤ 이상 1×1014atoms/㎤ 이하이다.
콜렉터 영역(22)은 p형의 반도체 영역이다. 콜렉터 영역(22)은 드리프트 영역(20)보다도 깊은 위치에 형성되어 있다. 콜렉터 영역(22)은 반도체 기판(10)의 이면에 노출되는 범위에 형성되어 있다. 콜렉터 영역(22)은 이면 전극(50)에 대하여 오믹 접속되어 있다.
트렌치(30)는 반도체 기판(10)의 표면(10a)에 형성되어 있다. 트렌치(30)는 반도체 기판(10)의 표면(10a)으로부터 이미터 영역(12), 톱 바디 영역(14), 배리어 영역(16) 및 보텀 바디 영역(18)을 관통하여 형성되어 있다. 트렌치(30)의 하단부는, 드리프트 영역(20) 내로 돌출되어 있다. 트렌치(30)의 내측에는, 게이트 절연막(32)으로 덮인 게이트 전극(34)이 구비되어 있다. 게이트 절연막(32)의 일부는, 반도체 기판(10)의 표면(10a)에도 형성되어 있다.
게이트 전극(34)은 인을 함유하는 폴리실리콘제의 전극이다. 게이트 전극(34)의 표면은, 반도체 기판(10)의 표면(10a)보다 깊은 위치에 형성되어 있다. 또한, 게이트 전극(34) 중 트렌치(30)의 폭 방향 중앙의 제1 부분(34a)의 표면은, 상기 게이트 전극(34) 중 상기 게이트 절연막(32)에 접하는 제2 부분(34b)의 표면보다도 얕은 위치(즉, 반도체 기판(10)의 표면(10a) 근처)에 형성되어 있다. 즉, 제1 부분(34a)의 표면은, 제2 부분(34b)의 표면보다도 상측으로 돌출되어 있다. 또한, 제2 부분(34b)의 표면은, 반도체 기판(10)의 표면(10a)으로부터 400㎚ 이내의 깊이(즉, 반도체 기판(10)의 표면(10a)으로부터 400㎚과 동일하거나 그보다도 얕은 위치)에 형성되어 있다. 게이트 전극(34)의 표면은 층간 절연막(60)으로 덮여 있다. 게이트 전극(34)은 층간 절연막(60)에 의해 표면 전극(40)으로부터 전기적으로 절연되어 있다. 단, 도시하지 않은 위치에서, 게이트 전극(34)은 외부와 전기적으로 접속 가능하게 되어 있다.
(반도체 장치(2)의 제조 방법)
계속해서, 본 실시예의 반도체 장치(2)의 제조 방법을 설명한다. 먼저, 도 2에 도시한 바와 같이 n형의 Si에 의해 구성된 반도체 기판(10)의 표면(10a)에 트렌치(30)를 형성한다. 트렌치(30)는 이방성 에칭 등에 의해 형성된다.
계속해서, 도 3에 도시한 바와 같이, 트렌치(30)의 내면 및 반도체 기판(10)의 표면(10a)에 게이트 절연막(32)을 형성한다. 게이트 절연막(32)은 열 산화법에 의해 형성한다.
계속해서, 도 4에 도시한 바와 같이, 트렌치(30) 내의 게이트 절연막(32)의 표면 및 반도체 기판(10)의 표면(10a)측의 게이트 절연막(32)의 표면에, 인을 함유하는 폴리실리콘을 포함하는 제1 층(70)을 퇴적한다. 트렌치(30) 내에서는, 게이트 절연막(32)의 측면(32a, 32b)과 게이트 절연막(32)의 저면으로부터 제1 층(70)이 성장한다. 여기에서는, 트렌치(30) 내가 제1 층(70)으로 완전히는 충전되지 않도록 제1 층(70)을 형성한다. 즉, 제1 층(70)의 측면(70a)과 측면(70b) 사이에 간극(70c)이 형성되도록, 제1 층(70)을 형성한다. 제1 층(70)은 CVD(Chemical Vapor Deposition)에 의해 형성된다.
계속해서, 도 5에 도시한 바와 같이, 트렌치(30) 내의 제1 층(70)의 표면 및 반도체 기판(10)의 표면(10a)측의 제1 층(70)의 표면에, 인을 함유하지 않는 폴리실리콘을 포함하는 제2 층(80)을 형성한다. 트렌치(30) 내에서는, 제1 층(70)의 측면(70a, 70b)과 제1 층(70)의 저면으로부터 제2 층(80)이 성장한다. 여기에서는, 간극(70c)이 제2 층(80)으로 완전히 충전되도록, 제2 층(80)을 형성한다. 제2 층(80)은 CVD에 의해 형성된다. 도 5에 도시한 바와 같이, 트렌치(30)의 폭 방향에 있어서 제2 층(80)의 양측에 위치하는 제1 층(70)의 폭 방향의 두께 T1, T2의 합계는, 제2 층의 폭 방향의 두께 T3보다 크다.
계속해서, 도 6에 도시한 바와 같이, 트렌치(30) 내의 제1 층(70) 및 제2 층(80)을 에칭한다. 여기에서는, 제1 층(70) 및 제2 층(80)을, 표면(상측)으로부터 에칭한다. 이에 의해, 반도체 기판(10)의 표면(10a) 위에 형성되어 있는 제1 층(70) 및 제2 층(80)을 제거한다. 또한, 트렌치(30) 내의 제1 층(70) 및 제2 층(80)의 일부(상부)를 제거한다. 에칭은 CDE(Chemical Dry Etching)에 의해 행한다.
상기한 바와 같이, 제1 층(70)은 인을 함유하는 폴리실리콘에 의해 형성되어 있고, 제2 층(80)은 인을 함유하지 않는 폴리실리콘에 의해 형성되어 있다. 인을 함유하지 않는 폴리실리콘은, 인을 함유하는 폴리실리콘에 비하여 에칭 내성이 높다. 그로 인해, 에칭을 실시하면, 제2 층(80)이 제1 층(70)보다도 에칭 레이트가 느리기 때문에, 제2 층(80)의 표면(81)은 제1 층(70)의 표면(71)보다도 얕은 위치(즉, 반도체 기판(10)의 표면(10a) 근처)에 배치되게 된다. 즉, 표면(81)이 표면(71)보다도 상측으로 돌출되게 된다. 또한, 에칭에 의해 제1 층(70)의 표면(71)과 제2 층(80)의 표면(81)의 전체가, 반도체 기판(10)의 표면(10a)보다도 하측(깊은 위치)에 위치하게 된다. 에칭은, 게이트 절연막(32)에 접하는 부분의 제1 층(70)의 표면(71)이, 반도체 기판(10)의 표면(10a)으로부터 400㎚ 이내의 깊이에 위치하도록 실시된다.
계속해서, 도 7에 도시한 바와 같이, 반도체 기판(10)의 표면(10a)측으로부터, 반도체 기판(10)에 이온 주입하여, 이미터 영역(12), 톱 바디 영역(14), 배리어 영역(16) 및 보텀 바디 영역(18)을 형성한다. 또한, 이온이 주입되지 않은 부분의 반도체 기판(10)이, 드리프트 영역(20)을 구성한다. 이 공정에서는, 먼저, p형 불순물(인)을 이온 주입하여 보텀 바디 영역(18)을 형성한다. 이어서, n형 불순물(붕소)을 이온 주입하여 배리어 영역(16)을 형성한다. 이어서, p형 불순물을 이온 주입하여 톱 바디 영역(14)을 형성한다. 이어서, n형 불순물을 이온 주입하여 이미터 영역(12)을 형성한다.
이 공정에서는, 도 7의 화살표(90, 100)로 나타낸 바와 같이, 틸트각(예를 들어, 7°)을 형성하여 이온 주입을 행한다. 또한, 화살표(90, 100)로 나타낸 바와 같이, 상이한 방향으로부터 2회로 나누어 이온 주입을 행한다. 이에 의해, 트렌치(30)의 양측에 각 영역(12 내지 18)을 균등하게 형성할 수 있다.
계속해서, 도 8에 도시한 바와 같이, 반도체 기판(10)의 표면(10a)에 층간 절연막(60)을 형성한다. 본 실시예에서는, 층간 절연막(60)은 BPSG(Boron Phosphorus Silicon Glass)를 CVD로 체적시킴으로써 형성된다.
계속해서, 반도체 기판(10)을 열 처리한다. 이에 의해, 제1 층(70) 내의 인이 제2 층(80) 내로 확산된다. 이에 의해, 제1 층(70)과 제2 층(80)에서 인의 농도가 균일화되어, 이들 층의 인의 농도가 대략 동등해진다. 도 9에 도시한 바와 같이, 트렌치(30) 내의 제1 층(70) 및 제2 층(80)은 게이트 전극(34)을 구성한다. 제1 층(70)에 기초하여, 제2 부분(34b)이 형성되고, 제2 층(80)에 기초하여, 제1 부분(34a)이 형성된다. 또한, 열 처리에 의해, 층간 절연막(60)의 표면이 리플로우됨과 함께, 이온 주입에 의해 형성된 각 영역(12 내지 18)이 활성화된다.
그 후, 표면 전극(40)(도 1 참조)이 접속되는 부분의 층간 절연막(60) 및 게이트 절연막(32)을 에칭에 의해 제거한다. 계속해서, 반도체 기판(10)의 표면(10a) 전체면에 표면 전극(40)을 형성한다(도 1 참조). 표면 전극(40)은 예를 들어 스퍼터링에 의해 형성할 수 있다. 또한 그 후, 반도체 기판(10)의 이면에 콜렉터 영역(22)을 형성한다. 콜렉터 영역(22)은 반도체 기판(10)의 이면에 p형 불순물(인)을 이온 주입한 후에, 레이저 어닐을 행함으로써 형성된다. 계속해서, 반도체 기판(10)의 이면 전체면에 이면 전극(50)을 형성한다. 이면 전극(50)은 예를 들어 스퍼터링에 의해 형성할 수 있다.
이상의 각 공정을 행함으로써, 도 1의 반도체 장치(2)가 완성된다.
이어서, 본 실시예의 제조 방법의 비교를 위하여, 종래의 IGBT의 제조 방법에 대하여 설명한다. 종래의 제조 방법에서는, 도 3에 도시한 바와 같이 게이트 절연막(32)을 형성한 후에, 도 10에 도시한 바와 같이, 트렌치(30) 내에 전극층(102)을 형성한다. 여기에서는, 전극층(102)으로 트렌치(30)를 완전히 매립한다. 이때, 도 10에 파선으로 나타낸 바와 같이, 트렌치(30)의 중심을 따라 결합력이 약한 부분(104)이 형성된다. 이어서, 도 11에 도시한 바와 같이, 전극층(102)을 상측으로부터 에칭한다. 그러면, 결합력이 약한 부분(104)에서 에칭이 빠르게 진행되기 때문에, 도 11에 도시한 바와 같이 전극층(102)의 표면에 오목부(106)가 형성된다. 전극층(102)의 표면에 오목부(106)가 형성되면, 전극층(102)의 표면에서는, 도 11에 있어서 화살표(103a)로 나타내는 깊이 방향과, 화살표(103b)로 나타내는 가로 방향으로 에칭이 진행된다. 이와 같이 전극층(102)이 에칭되면, 게이트 절연막(32)과 접하고 있는 부분의 전극층(102)의 표면(102a)의 에칭 속도가, 화살표(103a)로 나타내는 깊이 방향의 에칭 속도뿐만 아니라, 화살표(103b)로 나타내는 가로 방향의 에칭 속도의 영향도 받게 된다. 이로 인해, 표면(102a)의 에칭 속도가 안정되지 않아, 에칭 후의 표면(102a)의 위치의 오차가 커진다. 이어서, 반도체 기판(10)의 표면(10a)측으로부터, 반도체 기판(10)에 이온 주입하여, 이미터 영역(12), 톱 바디 영역(14), 배리어 영역(16) 및 보텀 바디 영역(18)을 형성한다. 트렌치(30) 근방에 있어서의 이온 주입 깊이는, 표면(102a)의 위치에 따라 변화한다. 상기한 바와 같이, 표면(102a)의 위치의 오차가 크므로, 트렌치(30) 근방에 있어서의 이온 주입 깊이의 오차도 크다. 이로 인해, 종래의 방법에서는, 트렌치 근방의 불순물 농도에 변동이 생겨, 제조되는 IGBT 사이에서 특성(즉, 역치)의 변동이 커진다는 문제가 있었다.
이에 반하여, 본 실시예의 제조 방법에서는, 인을 함유하지 않는 폴리실리콘에 의해 형성되는 제2 층(80)은 인을 함유하는 폴리실리콘에 의해 형성되는 제1 층(70)보다도 에칭 내성이 높다. 그로 인해, 에칭 시에 제2 층(80)의 표면이 제1 층(70)의 표면보다도 상측으로 돌출된 형상으로 된다. 이러한 형상이면, 게이트 절연막(32)에 접하는 부분의 제1 층(70)의 표면(71)의 에칭 속도는, 도 11의 화살표(103b)로 나타낸 바와 같은 가로 방향의 에칭 속도의 영향을 받지 않는다. 따라서, 표면(71)의 에칭 속도를 보다 정확하게 제어하는 것이 가능하여, 에칭 후의 표면(71)의 위치를 정확하게 제어할 수 있다. 따라서, 이온 주입 시의 이온 주입 깊이를 정확하게 제어할 수 있다. 즉, 에칭 후에 형성되는 각 영역(12 내지 18)의 형상에 변동이 발생하는 것도 방지할 수 있다. 따라서, 에칭 후에 반도체 기판(10)의 표면(10a)측으로부터 이온 주입을 행하여 확산층을 형성하는 경우에, 트렌치 근방의 불순물 농도의 변동을 억제하여, 제조되는 반도체 장치 사이에서 특성(즉, 역치)의 변동이 발생하는 것을 억제할 수 있다.
또한, 본 실시예의 제조 방법에서는, 도 5 내지 도 8에 도시한 바와 같이, 트렌치(30)의 폭 방향에 있어서, 제2 층(80)의 양측에 위치하는 제1 층(70)의 폭 방향의 두께 T1, T2의 합계는, 제2 층의 폭 방향의 두께 T3보다 크다. 그로 인해, 그 후의 열 처리 공정(도 9 참조)에 있어서, 제1 층(70) 내의 인이 충분히 제2 층(80) 내로 확산된다. 그로 인해, 제1 층(70) 및 제2 층(80)에 기초하여 도전성을 적절하게 구비하는 게이트 전극(34)이 형성된다.
또한, 본 실시예의 제조 방법에서는, 게이트 절연막(32)에 접하는 제1 층(70)의 표면이, 반도체 기판(10)의 표면(10a)으로부터 400㎚ 이내의 깊이에 위치하도록 에칭이 실시된다(도 6 참조). 가령, 게이트 절연막(32)에 접하는 제1 층(70)의 표면이, 반도체 기판(10)의 표면(10a)으로부터 400㎚보다 깊은 위치에 있으면, 이온 주입 시에 트렌치(30)의 근방에서 국소적으로 이온 주입 깊이가 깊어진다. 이로 인해, 트렌치(30) 근방의 각 영역(12 내지 18)이, 반도체 기판(10)의 이면 방향으로 크게 왜곡되어, 반도체 장치(2)의 특성이 악화된다. 이 점, 본 실시예의 제조 방법에 의하면, 게이트 절연막(32)에 접하는 제1 층(70)의 표면이, 반도체 기판(10)의 표면(10a)으로부터 400㎚보다 깊은 위치에 있는 경우에 비하여, 에칭 후에 각 영역(12 내지 18)을 형성하는 경우에, 트렌치(30) 근방에 있어서의 각 영역(12 내지 18)의 변형을 작게 할 수 있다. 양호한 특성을 갖는 반도체 장치(2)를 제조할 수 있다.
또한, 본 실시예의 제조 방법에 의해 제조되는 반도체 장치(2)는 톱 바디 영역(14)과 보텀 바디 영역(18) 사이에 배리어 영역(16)을 갖는다. 상기한 바와 같이, 본 실시예의 제조 방법에 의하면, 에칭 시에 제2 층(80)의 표면이 제1 층(70)의 표면보다도 상측으로 돌출된 형상으로 된다. 그로 인해, 그 후의 이온 주입의 깊이도 정확하게 제어할 수 있다. 그로 인해, 트렌치(30) 근방에 있어서, 톱 바디 영역(14)과 보텀 바디 영역(18)이 반도체 기판(10)의 이면 방향으로 왜곡되어, 톱 바디 영역(14)과 보텀 바디 영역 사이에 형성되는 배리어 영역(16)이 소실되어 버리는 사태의 발생도 억제할 수 있다.
이상, 본 명세서에 개시된 기술의 구체예를 상세하게 설명했지만, 이들은 예시에 지나지 않으며, 특허 청구 범위를 한정하는 것은 아니다. 특허 청구의 범위에 기재된 기술에는, 이상에 예시한 구체예를 다양하게 변형, 변경한 것이 포함된다. 예를 들어, 이하의 변형예를 채용해도 된다.
(변형예 1) 상기한 실시예에서는, 제1 층(70)을, 인을 함유하는 폴리실리콘으로 형성하고, 제2 층(80)을, 인을 함유하지 않는 폴리실리콘으로 형성하고 있다. 이것에 한정되지 않고, 제1 층(70) 및 제2 층(80)을 모두, 인을 함유하는 폴리실리콘으로 형성해도 된다. 그 경우, 제1 층(70)의 인의 농도가, 제2 층(80)의 인의 농도보다도 높으면 된다.
(변형예 2) 상기한 실시예에서는, 반도체 장치(2)가 IGBT이지만, 반도체 장치(2)는 트렌치 게이트형의 반도체 장치이면, 임의의 반도체 장치로 할 수 있다. 예를 들어, 반도체 장치(2)는 파워 MOS이어도 된다.
(변형예 3) 상기한 실시예에서는, 반도체 기판(10)은 Si에 의해 형성되어 있다. 이것에 한정되지 않고, 반도체 기판(10)은 SiC에 의해 형성되어 있어도 된다.
또한, 본 명세서 또는 도면에 설명한 기술 요소는, 단독으로 혹은 각종 조합에 의해 기술적 유용성을 발휘하는 것이며, 출원시 청구항에 기재된 조합에 한정되는 것은 아니다. 또한, 본 명세서 또는 도면에 예시한 기술은 복수 목적을 동시에 달성하는 것이며, 그 중 하나의 목적을 달성하는 것 자체로 기술적 유용성을 갖는 것이다.

Claims (10)

  1. 반도체 기판의 표면에 트렌치를 형성하는 공정과,
    상기 트렌치의 내면을 덮는 게이트 절연막을 형성하는 공정과,
    상기 트렌치 내의 상기 게이트 절연막의 측면에, 제1 매립 재료를 퇴적하는 공정과,
    상기 트렌치 내의 상기 제1 매립 재료의 측면에, 상기 제1 매립 재료보다도 에칭 내성이 높은 제2 매립 재료를 퇴적하는 공정과,
    상기 반도체 기판의 표면측으로부터, 상기 트렌치 내의 상기 제1 매립 재료 및 상기 제2 매립 재료의 일부를 에칭에 의해 제거하고, 상기 트렌치 내의 상기 제2 매립 재료의 표면을 상기 트렌치 내의 상기 제1 매립 재료의 표면보다도 얕은 위치에 배치시키는 공정과,
    에칭 후에, 상기 반도체 기판의 표면측으로부터, 상기 반도체 기판에 이온 주입하여 확산층을 형성하는 공정을 갖는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 제1 매립 재료가 폴리실리콘이며,
    상기 제2 매립 재료가 폴리실리콘이며,
    상기 제1 매립 재료가, 상기 제2 매립 재료보다 고농도로 인을 함유하는, 제조 방법.
  3. 제1항 또는 제2항에 있어서, 상기 트렌치의 폭 방향에 있어서, 상기 제2 매립 재료의 양측에 위치하는 상기 제1 매립 재료의 상기 폭 방향의 두께의 합계가, 상기 제2 매립 재료의 상기 폭 방향의 두께보다 큰, 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 게이트 절연막에 접하는 부분의 상기 제1 매립 재료의 표면이, 상기 반도체 기판의 표면으로부터 400㎚ 이내의 깊이에 위치하도록, 상기 에칭을 실시하는, 제조 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 반도체 기판은 제1 도전형의 반도체 기판이며,
    상기 확산층을 형성하기 상기 공정은,
    상기 반도체 기판의 표면측으로부터 상기 반도체 기판에 제1 도전형 불순물을 이온 주입하여, 상기 반도체 기판의 표면에 노출되는 제1 도전형의 표면 반도체 영역을 형성하는 공정과,
    상기 반도체 기판의 표면측으로부터 상기 반도체 기판에 제2 도전형 불순물을 이온 주입하여, 상기 표면 반도체 영역보다 깊은 위치에 제2 도전형의 톱 바디 영역을 형성하는 공정과,
    상기 반도체 기판의 표면측으로부터 상기 반도체 기판에 제1 도전형 불순물을 이온 주입하여, 상기 톱 바디 영역보다 깊은 위치에 이온 주입 전에 비하여 제1 도전형 불순물 농도를 증가시킨 제1 도전형의 배리어 영역을 형성하는 공정을 포함하고,
    상기 표면 반도체 영역과, 상기 톱 바디 영역과, 상기 배리어 영역은, 상기 게이트 절연막 중 상기 트렌치의 측면에 형성된 부분에 인접하여 형성되는 제조 방법.
  6. 제5항에 있어서, 상기 확산층을 형성하는 상기 공정은,
    상기 반도체 기판의 표면측으로부터 상기 반도체 기판에 제2 도전형 불순물을 이온 주입하여, 상기 배리어 영역보다 깊은 위치에 제2 도전형의 보텀 바디 영역을 형성하는 공정을 더 포함하고,
    상기 보텀 바디 영역은, 상기 게이트 절연막 중 상기 트렌치의 측면에 형성된 부분에 인접하여 형성되는 제조 방법.
  7. 반도체 기판과,
    상기 반도체 기판의 표면에 형성되어 있는 트렌치와,
    상기 트렌치의 내면을 덮는 게이트 절연막과,
    상기 게이트 절연막의 내측에 설치되어 있는 게이트 전극을 갖고 있으며,
    상기 게이트 전극의 표면은 상기 반도체 기판의 표면보다 깊은 위치에 형성되고, 상기 게이트 전극 중 상기 트렌치의 폭 방향 중앙의 제1 부분의 표면은, 상기 게이트 전극 중 상기 게이트 절연막에 접하는 제2 부분의 표면보다도 얕은 위치에 형성되어 있는, 반도체 장치.
  8. 제7항에 있어서, 상기 제2 부분의 표면은, 상기 반도체 기판의 표면으로부터 400㎚ 이내의 깊이에 형성되어 있는 반도체 장치.
  9. 제7항 또는 제8항에 있어서, 상기 반도체 장치는,
    상기 반도체 기판의 표면에 노출되어 있는 제1 도전형의 표면 반도체 영역과,
    상기 표면 반도체 영역보다 깊은 위치에 형성되어 있는 제2 도전형의 톱 바디 영역과,
    상기 톱 바디 영역보다 깊은 위치에 형성되어 있는 제1 도전형의 배리어 영역과,
    상기 배리어 영역보다 깊은 위치에 형성되어 있고, 상기 배리어 영역보다도 제1 도전형 불순물 농도가 낮은 제1 도전형의 드리프트 영역을 더 갖고 있으며,
    상기 트렌치는, 상기 표면 반도체 영역과 상기 톱 바디 영역과 상기 배리어 영역을 관통하여, 하단부가 상기 드리프트 영역 내로 돌출되어 있는, 반도체 장치.
  10. 제9항에 있어서, 상기 반도체 장치는,
    상기 배리어 영역보다 깊은 위치이며, 상기 드리프트 영역보다도 얕은 위치에 형성되어 있는 보텀 바디 영역을 더 갖고 있으며,
    상기 트렌치는, 상기 보텀 바디 영역을 더 관통하고 있는, 반도체 장치.
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