JPH1168096A

JPH1168096A - 半導体装置及びその製造方法

Info

Publication number: JPH1168096A
Application number: JP21757197A
Authority: JP
Inventors: Kanmiyou Masuoka; 完明益岡
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-08-12
Filing date: 1997-08-12
Publication date: 1999-03-09
Anticipated expiration: 2017-08-12
Also published as: JP3063692B2

Abstract

(57)【要約】【課題】ゲート酸化膜の信頼性の低下、フォトリソグ
ラフィーの回数の増加、及びＣｊのばらつきの増加を招
くことなく、ソースドレイン領域−半導体基板間の接合
容量Ｃｊを低減する。【解決手段】本発明に係る半導体装置は、ｐ型シリコ
ン基板１表面上に形成されたゲート酸化膜４と、ゲート
酸化膜４の両側のｐ型シリコン基板１内に形成されたｎ
⁺ソースドレイン領域１３と、ゲート酸化膜４の直下の
ｐ型シリコン基板１内にゲート酸化膜４から一定距離を
隔てて形成されたパンチスルーストッパー３とを備え、
ｎ⁺ソースドレイン領域１３の底面に接するノンドープ
シリコン層１１がｐ型シリコン基板１内に設けられてい
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に短チャネル効果を抑制し、かつ
ソースドレイン領域と半導体基板との間の接合容量をば
らつきを抑えながら低減することを目的とした半導体装
置及びその製造方法に関する。

【０００２】

【従来の技術】ＭＯＳ半導体装置では、素子の微細化が
進むにつれ、チャージシェアやパンチスルーの発生によ
りしきい電圧が低下するいわゆる短チャネル効果が顕著
になり、これを抑制することが必要になってくる。この
短チャネル効果の抑制方法のひとつとして、ゲート直下
に、基板より濃度の高い層（いわゆるパンチスルースト
ッパー）を形成する方法が主流となっている。このパン
チスルーストッパーを有するＭＯＳ半導体装置の製造万
法の概略について、ｎチャンネルＭＯＳＦＥＴを例に図
７に基づき説明する。

【０００３】図７（ａ）に示すように、周知の技術によ
り、ｐ型半導体基板４１上に酸化膜からなる素子分離領
域４２を形成した後、ｐ型不純物４３をイオン注入して
ｐ型半導体基板４１より高濃度のパンチスルーストッパ
ー４４を形成する。その後、図７（ｂ）に示すように、
ゲート酸化膜４５、ゲート電極４６、サイドウォール４
７を形成した後、ｎ型不純物４８をイオン注入し、活性
化熱処理を行いｎ⁺型のソースドレイン領域４９を形成
する。

【０００４】さて、図７に示した第一従来例では、ゲー
ト直下の領域において、高濃度のｐ型不純物領域である
パンチスルーストッパー４４が存在するため、ｎ⁺ソー
スドレイン領域４９からパンチスルーストッパー４４領
域への空乏層の伸びを十分抑制することができ、チャー
ジシェアやパンチスルーの発生といった短チャネル効果
を抑制することが可能となる。

【０００５】しかしながら、第一従来例では、パンチス
ルーストッパー４４であるｐ型不純物領域を形成する
際、図７（ａ）に示したように、ｐ型不純物４３を半導
体基板４１全面にイオン注入するため、図７（ｂ）に示
したように、ｎ⁺型ソースドレイン領域４９の底面部分
までパンチスルーストッパー４４が形成されてしまい、
ｎ⁺型ソースドレイン領域４９とｐ型半導体基板４１と
の間の接合容量Ｃｊが増大してしまう。この接合容量Ｃ
ｊがＭＯＳ半導体装置の特性にどのように影響を及ぼす
かについて、以下に説明する。

【０００６】ＣＭＯＳ回路のスピードを示す指標のひと
つとして、ゲート１段当たりの伝播遅延時間Ｔｐｄがあ
る。このＴｐｄは、ｎＭＯＳの駆動電流をＩ_n、ｐＭＯ
Ｓの駆動電流をＩ_p、論埋振幅を△Ｖ、ゲート容量をＣ
ｇ、ソースドレイン領域−半導体基板間の接合容量をＣ
ｊとすると、次式で表される。

【０００７】Ｔｐｄ〜（１／Ｉ_n＋１／Ｉ_p）△Ｖ（Ｃｇ＋Ｃｊ）

【０００８】すなわち、論理振幅、駆動電流を固定した
場合、ＣＭＯＳ回路のスピードは、ＣｇとＣｊの和で制
限されることになる。さて、回路スピードを改善する場
合、Ｃｇを小さくすると駆動電流が低下してしまうた
め、Ｃｇは低減できない。そのため、回路スピードを改
善するためには、Ｃｊを低減する必要に迫られる。

【０００９】従って、短チャネル効果を抑制するために
はパンチスルーストッパーを形成することが有効である
が、回路スピードを劣化させないためにはＣｊを低減さ
せる施策が必要となる。Ｃｊを低減させるには、ソース
ドレイン領域と接する部分の基板濃度を低くすることが
有効である。

【００１０】この条件を満たした第二従来例について図
８に示す。

【００１１】図８（ａ）に示すように、ｐ型シリコン基
板６１に周知の技術によりフィールド酸化膜６２を形成
する。その後、後にゲート電極となる部分以外をレジス
ト６３でマスクした後、ｐ型不純物６４をイオン注入し
てパンチスルーストッパー６５を形成する。レジスト６
３を除去した後、図８（ｂ）に示すように、ゲート酸化
膜６６を形成した後、ゲート電極６７を形成し、サイド
ウォール６８を形成した後、ｎ型不純物６９をイオン注
入してｎ⁺型ソースドレイン領域７０を形成する。図８
に示した従来例では、高濃度のパンチスルーストッパー
６５がｎ⁺型ソースドレイン領域７０の底面部分には形
成されていないため、Ｃｊを低減することができる。

【００１２】しかしながら、第二従来例では、パンチス
ルーストッパー６５を形成するためのｐ型不純物６４を
局所的に注入する際、フォトリソグラフィーの回数が増
加するので、製造コストが上昇するという問題点が発生
してしまう。従って、フォトリソグラフィーの回数を増
やすことなく、またＣｊを低減することが必要となる。

【００１３】この条件を満たした第三従来例として、特
開平６−４５４３４号公報に開示されている例を図９及
び図１０に示す。

【００１４】図９（ａ）に示すように、ｐ型半導体基板
８１上に、周知の技術によりフィールド酸化膜８２、ゲ
ート酸化膜８３を形成する。図９（ｂ）に示すように、
ゲート電極８４を形成した後、ｎ型不純物をイオン注入
して、第１のｎ型拡散層８５を形成した後、全面に酸化
膜８６を形成する。その後、図１０（ｃ）に示すよう
に、酸化膜８６をエッチバックしてサイドウォール８７
を形成した後、ｎ型不純物をイオン注入して第２のｎ型
拡散層８８を形成する。その後、図１０（ｄ）に示すよ
うに、窒素雰囲気中で活性化熱処理を行う。それによ
り、第１のｎ型拡散層８５及び第２のｎ型拡散層８８は
拡散して、それぞれ第１のｎ型拡散層８９及び第２のｎ
型拡散層９０となる。その後、ボロンを全面にイオン注
入し、活性化熱処理を行い、パンチスルーストッパー９
１を形成する。

【００１５】第三従来例では、ゲート直下の部分は、ボ
ロンがゲート電極８４及びゲート酸化膜８３を突き抜け
てイオン注入されパンチスルーストッパー９１として働
く。一方、ｎ型拡散層の直下の部分はボロンが深くイオ
ン注入されるため、パンチスルーストッパー９１は第１
のｎ型拡散層８９の底面部分には重ならず、Ｃｊを低減
することができる。

【００１６】しかしながら、第三従来例では、パンチス
ルーストッパー形成のためのイオン注入をゲート酸化膜
８３を通して行うため、ゲート酸化膜８３がダメージを
受け、ゲート酸化膜８３の信頼性が劣化してしまうとい
う問題点が生じてしまう。従って、フォトリソグラフィ
ーの回数を増やさず、またゲート酸化膜の信頼性を低下
させることなく、またＣｊを低減する手法が望まれる。

【００１７】この条件を満たしたＭＯＳ半導体装置の製
造方法については、これまで報告されており（例えばＳ
ｙｍｐ．ｏｎＶＬＳＩＴｅｃｈ．，ｐ６７，１９９
５）、その概要を第四従来例として図１１及び図１２に
示す。

【００１８】図１１（ａ）に示すように、ｐ型シリコン
基板１０１上に周知の方法によりフィールド酸化膜１０
２を形成する。その後、ｐ型不純物をイオン注入してパ
ンチスルーストッパー１０３を形成する。その後、ゲー
ト酸化膜１０４、ポリシリコンからなるゲート電極１０
５、サイドウォール１０６を形成する。その後、図１１
（ｂ）に示すように、Ｐ⁺１０７をエネルギー５０ｋｅ
Ｖ、ドーズ量３×１０¹³ｃｍ^-2、角度０°でイオン注入
する。この際、ｐ型シリコン基板１０１すなわちソース
ドレイン形成予定領域では、Ｐ⁺１０７がチャネリング
することにより深くイオン注入され、パンチスルースト
ッパー１０３がカウンタードープされることにより低濃
度領域１０８が形成される。一方、ゲート電極１０５中
はポリシリコンであるためチャネリングを起こさず、ゲ
ート電極１０５を突き抜けてチャネル領域までリンが注
入されることはない。その後、図１２（ｃ）に示すよう
に、Ａｓ⁺１０９をイオン注入してｎ⁺型ソースドレイ
ン領域１１０を形成する。

【００１９】第四従来例では、リンのチャネリング注入
を行うことにより、ｎ⁺型ソースドレイン領域１１０の
底面部分のパンチスルーストッパーを低濃度化するた
め、ソースドレイン領域１１０とｐ型シリコン基板１０
１間の接合容量を低減することができる。また、ゲート
電極１０５直下には高濃度のパンチスルーストッパー１
０３が存在するため短チャネル効果を十分抑制すること
ができる。また、パンチスルーストッパー１０３をゲー
ト電極１０５を通して形成しないため、ゲート酸化膜１
０４の信頼性を低下させることもない。また、上記の効
果をフォトリソグラフィーの回数を増やすことなく得る
ことが可能である。

【００２０】しかしながら、第四従来例では、ソースド
レイン形成予定領域の底面部分に存在する高濃度のｐ型
不純物層であるパンチスルーストッパーを、比較的高濃
度のリンのチャネリング注入でカウンタードープする。
そのため、ｎ⁺型ソースドレイン領域１１０直下の基板
濃度は両者の差分で決まることから、基板濃度がばらつ
きやすく、その結果、Ｃｊのばらつきが増大してしまう
という欠点が生じる。従って、ゲート酸化膜の信頼性を
劣化させず、またフォトリソグラフィーの回数を増加さ
せることなく、またＣｊのばらつきを増加させることな
くＣｊを低減する手法が必要となる。

【００２１】この条件を満たした第五従来例について、
特開平５−２９１５６９号公報に開示されている例を図
１３及び図１４に示す。

【００２２】図１３（ａ）に示すように、ｐ型シリコン
基板１２１上にゲート酸化膜１２２及びポリシリコン膜
１２３を形成する。その後、図１３（ｂ）に示すよう
に、エッチングによりゲート電極１２４を形成した後、
ｐ型不純物１２５を斜めにイオン注入しパンチスルース
トッパー１２６を形成する。その後、図１４（ｃ）に示
すように、Ｐ⁺１２７をイオン注入してＬＤＤ領域１２
８を形成する。その後、図１４（ｄ）に示すように、サ
イドウォール１２９を形成した後、Ａｓ⁺１３０をイオ
ン注入してｎ⁺型ソースドレイン領域１３１を形成す
る。

【００２３】第五従来例では、パンチスルーストッパー
１２６がｎ⁺型ソースドレイン領域１３１に接していな
いため、Ｃｊを低減することができる。また、チャネル
の中央部分にパンチスルーストッパー１２６が存在する
ため、パンチスルーを抑制することは可能である。

【００２４】しかしながら、第五従来例では、パンチス
ル一によるしきい電圧の低下は抑制できるものの、ｎ⁺
型ソースドレイン領域１３１の側面部分、特にＬＤＤ領
域１２８の側面部分の基板濃度が低いため、チャージシ
ェアによるしきい電圧の低下を抑制することができない
という問題が生じる。

【００２５】

【発明が解決しようとする課題】以上述べたように、短
チャネル効果を抑制するためには、ゲート直下におい
て、ソースドレイン領域、特にＬＤＤ領域の側面部介に
接するように、基板よりも濃度の高いパンチスルースト
ッパーを形成する必要があるが、ゲート酸化膜の信頼性
を低下させることなく、またフォトリソグラフィーの回
数を増やすことなく、またＣｊのばらつきを増加させる
ことなく、Ｃｊを低減することが必要となる。

【００２６】

【発明の目的】本発明は、ゲート酸化膜の信頼性の低
下、フォトリソグラフィーの回数の増加、及びＣｊのば
らつきの増加を招くことなく、Ｃｊを低減することので
きる半導体装置及びその製造方法を提供することを目的
とする。

【００２７】

【課題を解決するための手段】前記課題を解決するた
め、本発明に係る半導体装置は、半導体基板表面上に形
成されたゲート絶縁膜と、このゲート絶縁膜の両側の前
記半導体基板内に形成されたソースドレイン領域と、前
記ゲート絶縁膜の直下の前記半導体基板内に当該ゲート
絶縁膜から一定距離を隔てて形成されたパンチスルース
トッパーとを備えている。そして、前記ソースドレイン
領域の底面に接するノンドープシリコン層が前記半導体
基板内に設けられたことを特徴とする。また、本発明に
係る半導体装置の製造方法は、本発明に係る半導体装置
を製造する方法であって、前記半導体基板の表面から内
部へ窪みを形成し、この窪みに前記ノンドープシリコン
層を形成するものである。

【００２８】更に具体的には、本発明に係る半導体装置
の製造方法は、第１導電型の半導体基板に素子分離領域
を形成する工程と、第１導電型の半導体基板に第１導電
型のパンチスルーストッパーを形成する工程と、半導体
基板上にゲート電極を形成する工程と、第２導電型のＬ
ＤＤ領域を形成する工程と、ゲート電極側面にサイドウ
ォールを形成する工程と、素子分離領域、ゲート電極、
サイドウォールをマスクとして半導体基板を垂直にエッ
チングする工程と、選択成長法により、エッチングした
部分に少なくともパンチスルーストッパーより低濃度の
半導体膜を成長しエッチングした部分を埋め戻す工程
と、第２導電型のソースドレイン領域を形成する工程と
を具備するものである。

【００２９】

【発明の実施の形態】図１乃至図３は本発明に係る半導
体装置及びその製造方法の第一実施形態を示し、ｎ型Ｍ
ＯＳＦＥＴに適用する例を示すものである。

【００３０】まず、図１（ａ）に示すように、周知の技
術により、ｐ型シリコン基板１にフィールド酸化膜２を
形成し、素子分離を行う。その後、例えばＢ⁺をエネル
ギー３０ｋｅＶ、ドーズ量７×１０¹²ｃｍ^-2でイオン注
入し、短チャネル効果抑制のためのパンチスルーストッ
パ一３を形成する。その後、６ｎｍ程度のゲート酸化膜
４、及び１５０ｎｍ程度のポリシリコン５、及び３０ｎ
ｍ程度の酸化膜６からなるゲート電極７を形成する。

【００３１】その後、図１（ｂ）に示すように、例えば
Ａｓ⁺をエネルギー１０ｋｅＶ、ドーズ量１×１０¹⁴ｃ
ｍ^-2、でイオン注入し、ｎ型ＬＤＤ領域８を形成する。
その後、酸化膜からなる幅１００ｎｍ程度のサイドウォ
ール９を形成する。

【００３２】その後、図２（ｃ）に示すように、フィー
ルド酸化膜２、サイドウォール９、及びゲート電極７上
部の酸化膜６をマスクとして、ソースドレイン形成予定
領域のシリコン基板１を、パンチスルーストッパー３よ
り深く２００ｎｍ程度垂直にエッチングすることによ
り、窪み１０を形成する。

【００３３】その後、図２（ｄ）に示すように、窪み１
０の部分にノンドープのシリコン選択成長を行い、エッ
チングした領域をノンドープシリコン層１１で埋め戻
す。

【００３４】その後、図３（ｅ）に示すように、例えば
Ａｓ⁺１２をエネルギー４０ｋｅＶ、ドーズ量３×１０
¹⁵ｃｍ^-2でイオン注入し、活性化熱処理を行うことによ
りｎ⁺型ソースドレイン領域１３を形成する。

【００３５】ｎ⁺型ソースドレイン領域１３の底面部分
はノンドープシリコン層１１と接しているため、Ｃｊを
ばらつかせることなく低減することができる。

【００３６】図４乃至図６は本発明に係る半導体装置及
びその製造方法の第二実施形態を示し、ｎ型ＭＯＳＦＥ
Ｔに適用する例を示すものである。

【００３７】まず、図４（ａ）に示すように、周知の技
術により、ｐ型シリコン基板２１にフィールド酸化膜２
２を形成し、素子分離を行う。その後、例えばＢ⁺をエ
ネルギー３０ｋｅＶ、ドーズ量７×１０¹²ｃｍ^-2でイオ
ン注入し、短チャネル効果抑制のためのパンチスルース
トッパー２３を形成する。その後、６ｎｍ程度のゲート
酸化膜２４、及び１５０ｎｍ程度のポリシリコン２５、
及び３０ｎｍ程度の窒化膜２６からなるゲート電極２７
を形成する。

【００３８】その後、図４（ｂ）に示すように、例えば
Ａｓ⁺をエネルギー１０ｋｅＶ、ドーズ量１×１０¹⁴ｃ
ｍ^-2でイオン注入し、ｎ型ＬＤＤ領域２８を形成する。
その後、窒化膜からなる幅１００ｎｍ程度のサイドウォ
ール２９を形成する。

【００３９】その後、図５（ｃ）に示すように、フィー
ルド酸化膜２２、窒化膜からなるサイドウォール２９、
ゲート電極２７上部の窒化膜２６をマスクとして、ソー
スドレイン形成予定領域のシリコン基板２１をパンチス
ルーストッパー２３より深く２００ｎｍ程度垂直にエッ
チングし、窪み３０を形成する。

【００４０】その後、図５（ｄ）に示すように、窪み３
０の部分のシリコン基板を酸化し、２０ｎｍ程度の酸化
膜３１を形成する。この際、窪み３０の側面部分のパン
チスルーストッパー２３のボロンが酸化膜３１中に吸い
出されて、低ボロン濃度領域３２が形成される。このと
き、短チャネル特性の劣化を防ぐため、少なくともｎ型
ＬＤＤ領域２８の側面よりチャネル側のボロン濃度は低
下しない条件で、酸化を行うことが必要である。

【００４１】その後、図６（ｅ）に示すように、窪み３
０の部分に形成した酸化膜３１を除去した後、ノンドー
プのシリコン選択成長を行い、窪み３０をノンドープシ
リコン層３３で埋め戻す。その後、図６（ｆ）に示すよ
うに、例えばＡｓ⁺３４をエネルギー３０ｋｅＶで、ド
ーズ量３×１０¹⁵ｃｍ^-2程度でイオン注入し、活性化熱
処理を行うことによりｎ⁺型ソースドレイン領域３５を
形成する。

【００４２】ｎ⁺型ソースドレイン領域３５の底面部分
はノンドープシリコン層３３と接しているため、Ｃｊを
ばらつかせることなく低減することができる。更に、ｎ
⁺型ソースドレイン領域３５の側面部分は低濃度のボロ
ン領域と接しているため、ソースドレイン領域の側面部
分と半導体基板間の接合容量も同時に低減することが可
能となる。

【００４３】

【発明の効果】以上のように本発明によれば、パンチス
ルーストッパーを形成して短チャネル効果を十分抑制
し、かつ、ソースドレイン領域の底面部分にノンドープ
のシリコン層を形成するため、Ｃｊをばらつかせず低減
することができる。また、パンチスルーストッパ一を形
成する際、ゲート酸化膜を通して注入することはないた
め、ゲート酸化膜の信頼性を低下させることなく、また
フォトリソグラフィーの回数を増やすことなく、上述の
効果を得ることが可能となる。

【図面の簡単な説明】

【図１】本発明の第一実施形態を示す断面図であり、図
１（ａ）、図１（ｂ）の順に工程が進行する。

【図２】本発明の第一実施形態を示す断面図であり、図
２（ｃ）、図２（ｄ）の順に工程が進行する。

【図３】本発明の第一実施形態を示す断面図である。

【図４】本発明の第二実施形態を示す断面図であり、図
４（ａ）、図４（ｂ）の順に工程が進行する。

【図５】本発明の第二実施形態を示す断面図であり、図
５（ｃ）、図５（ｄ）の順に工程が進行する。

【図６】本発明の第二実施形態を示す断面図であり、図
６（ｅ）、図６（ｆ）の順に工程が進行する。

【図７】第一従来例を示す断面図であり、図７（ａ）、
図７（ｂ）の順に工程が進行する。

【図８】第二従来例を示す断面図であり、図８（ａ）、
図８（ｂ）の順に工程が進行する。

【図９】第三従来例を示す断面図であり、図９（ａ）、
図９（ｂ）の順に工程が進行する。

【図１０】第三従来例を示す断面図であり、図１０
（ｃ）、図１０（ｄ）の順に工程が進行する。

【図１１】第四従来例を示す断面図であり、図１１
（ａ）、図１１（ｂ）の順に工程が進行する。

【図１２】第四従来例を示す断面図である。

【図１３】第五従来例を示す断面図であり、図１３
（ａ）、図１３（ｂ）の順に工程が進行する。

【図１４】第五従来例を示す断面図であり、図１４
（ｃ）、図１４（ｄ）の順に工程が進行する。

【符号の説明】

１ｐ型シリコン基板２フィールド酸化膜３パンチスルーストッパー４ゲート酸化膜５ポリシリコン６酸化膜７ゲート電極８ｎ型ＬＤＤ領域９サイドウォール１０窪み１１ノンドープシリコン層１２Ａｓ⁺ １３ｎ⁺型ソースドレイン領域２１ｐ型シリコン基板２２フィールド酸化膜２３パンチスルーストッパー２４ゲート酸化膜２５ポリシリコン２６窒化膜２７ゲート電極２８ｎ型ＬＤＤ領域２９サイドウォール３０窪み３１酸化膜３２低ボロン濃度領域３３ノンドープシリコン層３４Ａｓ⁺ ３５ｎ⁺型ソースドレイン領域

Claims

【特許請求の範囲】

【請求項１】半導体基板表面上に形成されたゲート絶
縁膜と、このゲート絶縁膜の両側の前記半導体基板内に
形成されたソースドレイン領域と、前記ゲート絶縁膜の
直下の前記半導体基板内に当該ゲート絶縁膜から一定距
離を隔てて形成されたパンチスルーストッパーとを備え
た半導体装置において、前記ソースドレイン領域の底面に接するノンドープシリ
コン層が前記半導体基板内に設けられたことを特徴とす
る半導体装置。
【請求項２】請求項１記載の半導体装置を製造する方
法であって、前記半導体基板の表面から内部へ窪みを形
成し、この窪みに前記ノンドープシリコン層を形成す
る、半導体装置の製造方法。
【請求項３】第１導電型の半導体基板に素子分離領域
を形成する工程と、前記半導体基板に当該半導体基板よ
り高濃度の第１導電型の不純物領域を形成する工程と、
前記半導体基板上にゲート絶縁膜を形成する工程と、前
記ゲート絶縁膜上にゲート電極材料を形成する工程と、
前記ゲート電極材料を異方性エッチングすることにより
ゲート電極を形成する工程と、第２導電型の不純物をイ
オン注入して第２導電型の低濃度不純物領域を形成する
工程と、前記ゲート電極側面にサイドウォールを形成す
る工程と、前記素子分離領域、前記サイドウォール及び
前記ゲート電極をマスクとして前記半導体基板を第１の
深さまでエッチングし第１の窪みを形成する工程と、前
記第１の窪みに第１の半導体材料を埋め込む工程と、第
２導電型の不純物をイオン注入して第２導電型の高濃度
不純物領域を形成する工程とを備えたことを特徴とする
半導体装置の製造方法。
【請求項４】第１導電型の半導体基板に素子分離領域
を形成する工程と、前記半導体基板に当該半導体基板よ
り高濃度の第１導電型の不純物領域を形成する工程と、
前記半導体基板上にゲート絶縁膜を形成する工程と、前
記ゲート絶縁膜上にゲート電極材料を形成する工程と、
前記ゲート電極材料を異方性エッチングすることにより
ゲート電極を形成する工程と、第２導電型の不純物をイ
オン注入して第２導電型の低濃度不純物領域を形成する
工程と、前記ゲート電極側面に第１の幅を有するサイド
ウォールを形成する工程と、前記素子分離領域、前記サ
イドウォール及び前記ゲート電極をマスクとして前記半
導体基板を第１の深さまでエッチングし第１の窪みを形
成する工程と、前記第１の窪みを酸化することにより当
該第１の窪みの側面の第１導電型の不純物領域に第２の
幅を有する第１導電型の低濃度領域を形成する工程と、
前記第１の窪み中の酸化膜を除去する工程と、前記第１
の窪みに第１の半導体材料を理め込む工程と、第２導電
型の不純物をイオン注入して第２導電型の高濃度不純物
領域を形成する工程とを備えたことを特徴とする半導体
装置の製造方法。
【請求項５】前記ゲート電極は、上部がシリコン酸化
膜、下部がポリシリコンの２層構造であることを特徴と
する請求項３又は４記載の半導体装置の製造方法。
【請求項６】前記ゲート電極は、上部がシリコン窒化
膜、下部がポリシリコンの２層構造であることを特徴と
する請求項３又は４記載の半導体装置の製造方法。
【請求項７】前記素子分離領域はシリコン酸化膜から
なることを特徴とする請求項３又は４記載の半導体装置
の製造方法。
【請求項８】前記サイドウォールはシリコン酸化膜か
らなることを特徴とする請求項３又は４記載の半導体装
置の製造方法。
【請求項９】前記サイドウォールはシリコン窒化膜か
らなることを特徴とする請求項３又は４記載の半導体装
置の製造方法。
【請求項１０】前記第１の深さは前記第２導電型の高
濃度不純物領域の接合深さより深いことを特徴とする請
求項３又は４記載の半導体装置の製造方法。
【請求項１１】前記第１の深さは前記第１導電型の不
純物領域の濃度のピーク位置より深いことを特徴とする
請求項３，４又は１０記載の半導体装置の製造方法。
【請求項１２】前記第１の半導体材料の不純物濃度は
前記第１導電型の不純物領域の濃度より小さいことを特
徴とする請求項３又は４記載の半導体装置の製造方法。
【請求項１３】前記第２の幅は前記第１の幅より小さ
いことを特徴とする請求項４記載の半導体装置の製造方
法。