JP2005536876A - 減少した転位パイルアップを有する半導体ヘテロ構造および関連した方法 - Google Patents

減少した転位パイルアップを有する半導体ヘテロ構造および関連した方法 Download PDF

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Abstract

組成的に勾配した半導体層における転位パイルアップは、減少もしくは実質的に除かれ、これによって、増加した半導体デバイス歩合および製造性に導く。このことは、組成的に勾配したバッファ層の後に続く成長および緩和の前のスタート層としておよび／または組成的に勾配した層の成長および緩和中の少なくとも１つの中間層としてその表面にわたり実質的に均一に分布する複数のスレッディング転位を有する半導体層を導入することによって達成される。この半導体層は、半導体層の表面に近接して位置するシード層、およびそこに均一的に分布するレッディング転位を有することを含み得る。

Description

本出願は、概して半導体基板に関し、より詳細には、緩和した格子不整合の半導体層を含む基板に関する。
（関連出願のクロスリファレンス）
本出願は、２００２年８月２３日に出願された米国仮出願第６０／４０５，４８４の利益および優先権を主張する。
（背景）
マイクロ電子デバイスの増加する動作速度および演算能力は、最近これらのマイクロ電子デバイスにおいてスタート基板として用いられる半導体構造の複雑性および機能性における増加に対する必要性を招いた。シリコンおよびゲルマニウムに基づくこれらの「仮想基板」は、バルクＳｉ基板の上に製造されるデバイスと比較されたとき、高められた性能を示す超大規模集積回路「ＶＬＳＩ」デバイスの新たな生成に対するプラットフォームを提供する。詳細には、新たな技術的進歩は、シリコン−ゲルマニウム合金（以下、「ＳｉＧｅ」または「Ｓｉ１−ＸＧＥＸ」と称す）を用いるヘテロ構造の形成が、電子および正孔移動度を増加するＳｉの原子構造を変更することによって半導体デバイスの性能をさらに高めることを可能にする。
ＳｉＧｅ仮想基板の重要なコンポーネントは、その平衡格子定数（例えば、Ｓｉの平衡格子定数より大きいもの）まで緩和したＳｉＧｅヘテロ構造の層である。この緩和したＳｉＧｅ層は、（例えば、ウエハーボンディングまたは直接エピタキシによって）Ｓｉ基板に直接的に供給されるか、ＳｉＧｅ材料の格子定数が、層の厚さにわたり徐々に増加された緩和し勾配したＳｉＧｅバッファ層の上に供給される。ＳｉＧｅ仮想基板はまた、ｓｉｌｉｃｏｎ―ｏｎ―ｉｎｓｕｌａｔｏｒ（ＳＯＩ）ウエハーの様態で、埋め込み絶縁層を含む。これらのプラットフォームの上に高性能デバイスを製造するために、Ｓｉ、ＧｅまたはＳｉＧｅといった半導体の薄い歪んだ層が緩和したＳｉＧｅ仮想基板の上に成長する。結果生じる二軸引張りおよび圧縮した歪みは、層におけるキャリア移動度を変えて、高速度および／または低消費電力デバイスの製造を可能にする。ＳｉＧｅにおけるＧｅの割合および堆積の方法は、歪んだＳｉ層の特性に劇的な作用を有し得る。ここに参考として援用される特許文献１「Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅ Ｄｅｖｉｃｅｓ ｗｉｔｈ Ｓｔｒａｉｎｅｄ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｌａｙｅｒｓ」は、歪んだＳｉデバイス構造を製造する１つのこうような方法を記載する。
バルクＳｉの上に緩和したＳｉＧｅ層をエピタキシャル的に成長させるアプローチは、「Ｍｅｔｈｏｄ ｏｆ Ｐｒｏｄｕｃｉｎｇ Ｒｅｌａｘｅｄ Ｓｉｌｉｃｏｎ Ｇｅｒｍａｎｉｕｍ Ｌａｙｅｒｓ」と題目された非特許文献１に議論され、ここに参考として援用される。方法は、単結晶Ｓｉ基板を提供することと、それから、８５０℃を超える温度でＳｉ基板の上のＧｅ成分に対するＧｅｘＨｙＣｌｚのソースガスを用いて０．１＜Ｘ＜１の範囲で最終的なＧｅ組成に対して２５％Ｇｅ／μｍより小さい勾配でＧｅ濃度を増加させるように勾配Ｓｉ１−ＸＧＥＸ層をエピタキシャル的に成長させることと、勾配した層の上に半導体材料をエピタキシャル的に成長させることを包含する。
バルクＳｉの上に緩和したＳｉＧｅ層をエピタキシャル的に成長させる他の方法は、低エネルギープラズマ強化化学的気相成長（ＬＥＰＥＣＶＤ）の方法が開示されるＭ．Ｋｕｍｍｅｒ氏らによる「Ｌｏｗ Ｅｎｅｒｇｙ ｐｌａｚｍａ ｅｎｈａｎｃｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ」（Ｍａｔ．Ｓｃｉ．＆Ｅｎｇ．Ｂ８９，２０２，ｐｐ．２８８―９５）と題目された論文に記載され、ここに参考として援用される。この方法は、高成長率（０．６μｍ／分）および低温度（５００〜７００℃）でバルクＳｉの上にＳｉＧｅ層の形成を可能にする。
勾配したＳｉＧｅ層の上に高品質な薄いエピタキシャル歪んだＳｉ層を成長させるために、ＳｉＧｅ層は、好ましくは、平坦化もしくは平滑化されて、最終的な歪んだＳｉ基板における表面粗さを減少させる。化学的機械的研磨（「ＣＭＰ」）の従来の方法は、一般的に、半導体製造工程において粗さを減少させ、表面の平坦性を向上させるために用いられる。ここに参考として援用される特許文献２「Ｃｏｎｔｒｏｌｌｉｎｇ Ｔｈｒｅａｄｉｎｇ Ｄｉｓｌｏｃａｔｉｏｎｓ ｉｎ Ｇｅ ｏｎ Ｓｉ Ｕｓｉｎｇ Ｇｒａｄｅｄ ＧｅＳｉ Ｌａｙｅｒｓ ａｎｄ Ｐｌａｎａｒｉｚａｔｉｏｎ」は、どのように平坦化がＳｉＧｅの勾配した層の品質を向上させるために用いられ得るかを記載する。
歪んだＳｉウエハーを製造するために適した１つの技術は、以下のステップを包含し得る。
１．エッジが研磨されたシリコン基板を提供すること。
２．シリコン基板の上に最終的なＧｅ組成の緩和し勾配したＳｉＧｅバッファ層をエピタキシャル的に堆積する。
３．勾配したＳｉＧｅバッファ層の上に定組成を有する緩和したＳｉ１−ＸＧＥＸキャップ層をエピタキシャル的に堆積する。
４．例えば、ＣＭＰによってＳｉ１−ＸＧＥＸキャップ層および／または緩和し勾配したＳｉＧｅバッファ層を平坦化もしくは平滑化する。
５．Ｓｉ１−ＸＧＥＸキャップ層の平坦化された表面の上に定組成を有する緩和したＳｉ１−ＸＧＥＸ再成長層をエピタキシャル的に堆積する。
６．Ｓｉ１−ＸＧＥＸ再成長層の上に歪んだシリコン層をエピタキシャル的に堆積する。
一連の低格子不整合の界面上にわたり歪みを徐々に導入することによって、上記ステップ２に記載されるように、組成的に勾配した層が、一般的な基板の上のひどく格子不整合の単結晶半導体層の統合に向けて実行可能なルートを提供し、かつ、モノリシック統合を介して増加した機能性に向けてルートを提供する。
ＳｉＧｅ層の格子定数は、Ｓｉの格子定数より大きく、ＳｉＧｅ合金におけるＧｅの量の直接関数である。ＳｉＧｅの勾配したバッファ層がエピタキシャル的に堆積されるとき、それは、始めに、アンダーレイするシリコン基板の内面の格子定数に整合させるために歪まされる。しかし、ある臨界的な厚さを超えると、ＳｉＧｅの勾配したバッファ層は、その固有的に、より大きい格子定数まで緩和する。緩和工程は、２つの格子不整合層（例えば、Ｓｉ基板およびＳｉＧｅエピタキシャル層（エピ層））の間の界面でのミスフィット転位の形成を介して起こる。転位が結晶内で終了し得ないので、ミスフィット転位は、結晶を介して、ウエハーの上面に到達するように起こり得る各端部で垂直転位セグメントを有する（「スレッディング転位」と称される）。ミスフィットおよびスレッディング転位はともに、それらに関連した応力領域を有する。ここに参考として援用されるＥｕｇｅｎｅ Ｆｉｔｚｇｅｒａｌｄ氏らによって、「Ｊｏｕｒｎａｌ ｏｆ Ｖａｃｕｕｍ Ｓｃｉｅｎｃｅ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ」Ｂ，Ｖｏｌ．１０，Ｎｏ．４，１９９２（以下、「Ｆｉｔｚｇｅｒａｌｄ氏ら」と称す）で説明されるように、ミスフィット転位のネットワークに関連した応力領域は、結晶の表面での局部的エピタキシャル成長率に影響する。成長率における変動は、Ｓｉの上に成長する格子不整合の緩和し勾配したＳｉＧｅバッファ層の上に表面クロスハッチを招き得く結果になる。
緩和し勾配したＳｉＧｅバッファ層の堆積は、ＳｉＧｅキャップ層の内面格子定数（従って、歪んだシリコン層の歪みの量）のエンジニアリングを可能にし、一方で、転位の導入を減少させる。例えば、Ｓｉ（００１）の上に成長した組成的に勾配したＳｉＧｅ層は、このようなバッファ層を有しない緩和したＳｉＧｅ層の直接的な堆積と比較されたとき、スレッディング転位密度（ＴＤＤ）において少なくとも大きさの３つのオーダーの減少を提供し、結果生じた緩和したＳｉＧｅ層は、高移動度歪んだチャネル（例えば、歪んだＳｉ）に対して「仮想基板」として働く。ある条件下のミスフィット転位に関連した応力領域は、しかしながら、「転位パイルアップ」と称されるスレッディング転位の線形凝集形成を引き起こし得る。
転位パイルアップは、通常、５×１０６／ｃｍ２より大きいスレッディング転位密度およびパイルアップ内およびスリップ方向に沿っての転位の線形密度が２０００／ｃｍより大きくなるようにスリップ方向に沿って実質的に整列されたスレッディング転位を有する少なくとも３つのスレッディング転位を含む領域として定義される。例えば、ＳｉＧｅ材料におけるスリップ方向は、内面＜１１０＞方向である。
多くの理論が、ミスフィット転位が、結晶のどこで形成されるのかおよびどのプロセスによって形成されるのかに関してミスフィット転位の核生成を説明しようと試みる。これらの理論は、既存の基板転位での形成と、欠陥での異質形成と、同質形成（例えば、欠陥フリーの完璧な結晶領域における形成）とを含む。「Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ Ｒｅｐｒｏｔｓ」，Ｖｏｌ．７，Ｎｏ．３，１９９１で発表された論文の中でＥｕｇｅｎｅ Ｆｉｔｚｇｅｒａｌｄ氏によって説明され、ここに参考として援用されるように、しかしながら、同質転位形成に対する活性化エネルギが高い過ぎるので、同質転位形成は、起こりそうもない。結晶におけるミスフィット転位が最も起こりそうなソースは、欠陥での異質核生成である。
このようにして、転位パイルアップは、パーティクルからの異質核生成と、ウエハーエッジからの核生成と、表面粗さ（詳細には、特徴的クロスハッチパターンにおける深いトラフ）と、埋め込み転位歪み領域、または厚い組成的に勾配したバッファ層の成長中の追跡できない核生成事象との相互作用を介する転位ブロックとを含むさまざまなメカニズムを介して形成し得る。
（「Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ」，Ｖｏｌ．８１，Ｎｏ．７，１９９７で発表され、ここに参考として援用される）Ｓｒｉｋａｎｔｈ Ｓａｍａｖｅｄａｍ氏らによる論文に記載されるように、結晶の特定の領域におけるミスフィット転位の高密度は、高い局部応力領域を有する領域を招く結果になる。この応力領域は、２つの作用を有する。第１に、それは、ミスフィットを滑り過ぎようとする他のスレッディング転位の動きに対して障壁を呈する。他のミスフィット転位の高い応力領域によるスレッディング転位のこのピニングもしくはトラッピングは、ワーク硬化として知られる。第２に、高い応力領域は、その領域における局部的エピタキシャル成長率を大きく減少し得、残りの表面クロスハッチと比較して、表面形態により深い溝を招く結果になる。この表面形態に、より深いトラフはまた、高いミスフィット転位密度（ＭＤＤ）のその領域を滑り過ぎようとするスレッディング転位を固定し得る。このサイクルは永続し、高密度のトラップされたスレッディング転位（例えば、転位パイルアップ）を有する線形領域を招く結果になる。
このようにして、勾配したバッファアプローチが、大域的なスレッディング転位密度の著しい減少を実証する一方で、ある条件下でのミスフィット転位に関連した応力領域は、半導体へテロ構造における転位パイルアップ欠陥を引き起こし得る。パイルアップ形成の裏側の特定のメカニズムに関わらず、転位パイルアップに存在する高い局部ＴＤＤは、これらの領域に形成されるデバイスの歩合に潜在的にひどい影響を有し、これらのデバイスを使用に適さないものにし得る。転位パイルアップの形成を抑制することが、従って所望される。
米国特許第５，４４２，２０５号明細書 米国特許第６，１０７，６５３号明細書 国際公開第０１／２２４８２号パンフレット
既知の半導体構造の限界を克服した緩和した格子不整合の半導体へテロ構造を提供することが本発明の目的である。
本発明のさまざまな局面において、組成的に勾配した半導体層における転位パイルアップは、減少もしくは実質的に除かれ、これによって、増加した半導体デバイス歩合および製造性に導く。このことは、組成的に勾配したバッファ層の続く成長および緩和の前に、スタート層としてまた、オプション的に、勾配した層の成長中の少なくとも１つの中間層としてその表面にわたり実質的に均一に分布する複数のスレッディング転位を有する半導体層を導入することによって達成される。この半導体層は、実質的に均一に分布するスレッディング転位を有する半導体層の表面に近接して位置するいわゆる「シード層」を含み得る。
また、勾配した層における受容され得るＴＤＤおよび転位パイルアップ密度（ＤＰＤｓ）は、シード層の使用を介して、比較的高い濃度勾配（例えば、１μｍの厚さにつき２５％より大きいＧｅ）で達成され得ることが見出された。ともに、またはさらなる向上として、堆積率（例えば、エピタキシャル成長率）は、高いＴＤＤおよびＤＰＤを防ぐために十分に低く保たれる。結果は、（例えば、米国特許第５，２２１，４１３号（以下、「４１３特許」と称す））に記載されるように）適用材料において、より低い勾配で形成された勾配した層を有する構造より反りの小さい、かつ、より経済的である、より薄い全体的な構造になる。
一般的に、１つの局面において、本発明は、半導体層の表面にわたり実質的に均一に分布する複数のスレッディング転位を有する第１の半導体層と、第１の表面の上に位置する実質的に緩和した組成的に均一なキャップ層を含む半導体構造に関する。１つの実施形態において、組成的に均一なキャップ層の格子定数は、第１の層の格子定数とは異なる。
組成的に均一なキャップ層は、ＩＩ族要素、ＩＩＩ族要素、ＩＶ族要素、Ｖ族要素およびＶＩ族要素の少なくとも１つ（例えば、シリコンおよびゲルマニウムの少なくとも１つ）を含み得る。１つの実施形態において、組成的に均一なキャップ層の厚さは、およそ１０％より大きいゲルマニウムを含む。組成的に均一なキャップ層の厚さは、およそ０．５μｍ〜およそ３．０μｍの範囲にわたり得る。
さまざま実施形態において、半導体構造はまた、組成的に均一なキャップ層の上に位置する歪んだ半導体層を含む。歪んだ半導体層は、引張られ歪まされ得、例えば、引張られ歪んだシリコンまたは引張られ歪んだシリコン―ゲルマニウム合金、もしくは圧縮され歪んだシリコン―ゲルマニウム合金を含み、ならびに圧縮され歪んだゲルマニウムをまたは圧縮され歪んだシリコン―ゲルマニウム合金を含み得る。
また、半導体構造は、組成的に均一なキャップ層と第１の層との間に位置する組成的に勾配した層を含み得る。勾配した層は、ＩＩ族要素、ＩＩＩ族要素、ＩＶ族要素、Ｖ族要素およびＶＩ族要素の少なくとも１つ（例えば、シリコンおよびゲルマニウムの少なくとも１つ）を含み得る。本発明の１つの実施形態において、勾配した層は、シリコンと、ゲルマニウムとを含み、およそ５％Ｇｅ／μｍより大きい勾配率を有する。この実施形態の１つの変形において、勾配した層は、およそ５０％Ｇｅ／μｍより小さい勾配率を有する。いくつかの実施形態において、勾配した層は、およそ１０％のゲルマニウムより大きい濃度に勾配される。厚さは、およそ０．５μｍ〜およそ１０．０μｍの範囲にわたり得る。
本発明の特定の実施形態において、半導体構造の第１の層は、勾配した層の少なくともその後に続く１つの部分より低い局部勾配率を有する勾配した層の初期部分を含む。スレッディング転位は、初期部分において均一に分布する。この実施形態のさまざまな変形において、勾配した層は、シリコンおよびゲルマニウムの少なくとも１つを含む。局部勾配率における差異は、５％Ｇｅ／μｍであり得、例えば、２０％Ｇｅ／μｍであり得る。この実施形態の１つの変形において、緩和し勾配したバッファ層の初期部分の勾配率は、およそ１０％Ｇｅ／μｍを超えない。他の変形において、初期部分と緩和し勾配した層の少なくとも続く１つの部分の間の界面でのＧｅ含量における不連続性は、およそ１０％Ｇｅを超えなく、例えば、およそ５％Ｇｅを超えない。
さまざまな実施形態において、第１の半導体層は、第１の層の表面に近接して位置するシード層を含む。スレッディング転位は、シード層に均一に分布し得る。シード層は、少なくとも部分的に緩和され得、組成的に均一であり得るか組成的に勾配しているかのいずれかであり得る。さらに、シード層の厚さは、その平衡臨界厚さの２倍を超え得る。いくつかの変形において、シード層の厚さは、その平衡臨界厚さのおよそ５倍より小さい。シード層の少なくとも一部分は、およそ８５０℃（例えば、１０００℃より高い温度）の成長温度成長によって形成され得る。シード層の厚さは、およそ１０ｎｍ〜およそ１０００ｎｍ、例えば、およそ３０ｎｍ〜およそ３００ｎｍの範囲にわたり得る。
本発明のさまざまな実施形態に従ったキャップ層は、およそ１／ｃｍより小さい、例えば、０．０１／ｃｍより小さいＤＰＤと、およそ５×１０５／ｃｍ２より小さいＴＤＤとを有し得る。
本発明のこの実施形態のいくつかの変形において、半導体構造はまた、組成的に均一なキャップ層とシード層との間に堆積する組成的に勾配した層を含む。勾配した層の少なくとも１つおよびシード層は、シリコンおよびゲルマニウムの少なくとも１つを含み得る。１つの特徴に従って、勾配した層におけるゲルマニウムの濃度は、シード層と勾配した層との間の界面でのシード層におけるゲルマニウムの濃度とは異なる。詳細には、シード層と勾配した層との間の界面でのゲルマニウム濃度における不連続性は、およそ２％〜５０％Ｇｅ、例えば、およそ５％〜１５％Ｇｅの範囲にわたり得る。１つの実施形態において、半導体構造はまた、勾配層内に位置する少なくとも１つの中間シード層を含む。
いくつかの実施形態において、半導体構造はまた、組成的に均一なキャップ層とシード層との間に位置する組成的に均一なバッファ層を含む。バッファ層は、シリコンを含み得る。この実施形態のいくつかの変形において、バッファ層およびシード層の少なくとも１つは、シリコンとゲルマニウムとを含む。バッファ層におけるゲルマニウムの濃度は、シード層とバッファ層との間の界面でのシード層におけるゲルマニウムの濃度とは異なり得る。シード層とバッファ層との間の界面でのゲルマニウム濃度のおける不連続性は、およそ２％〜５０％Ｇｅ、例えば、およそ５％〜１５％Ｇｅの範囲にわたり得る。
一般的に、他の局面において、本発明は、減少したスレッディング転位パイルアップを有する半導体構造を製造する方法を特徴とする。方法は、半導体層の表面にわたり実質的に均一に分布する複数のスレッディング転位を有する第１の半導体層を提供し、第１の半導体層の表面の上に実質的に緩和した、および組成的に均一なキャップ層を形成するステップを包含する。第１の半導体層は、少なくとも１つのキャップ層における転位パイルアップの形成を抑制する。
いくつかの実施形態において、組成的に均一なキャップ層の格子定数は、第１の層の格子定数とは異なる。他の実施形態において、方法は、キャップ層を形成する前に、第１の層の上に組成的に均一なバッファ層を形成するステップをさらに包含する。また、本発明の実施形態に従って第１の半導体層を提供するステップは、例えば、シード層の平衡臨界厚さの２倍〜５倍の範囲の厚さまでシード層を成長させることによって半導体構造の上に少なくとも部分的に緩和したシード層を包含し得る。方法はまた、シード層の堆積温度より高い温度でシード層をアニールするステップを包含し得る。
いくつかの実施形態において、第１の半導体層を提供するステップは、種を第１の半導体層に埋め込むことを包含する。第１の半導体層と同様に種は、シリコンを含み得る。
また他の実施形態において、第１の半導体層を提供するステップは、ｓｅｍｉｃｏｎｄｕｃｔｏｒ―ｏｎ―ｉｎｓｕｌａｔｏｒ基板を提供することを含む。あるいは、第１の層を提供するステップは、スレッディング転位の実質的に均一な分布を有するシリコン基板を提供することを含み得る。シリコン基板におけるスレッディング転位の密度は、およそ１０２／ｃｍ２を超え得る。シリコン基板の平均表面粗さは、１Åより大きく、例えば、５Åより大きくなり得る。
いくつかの実施形態において、本発明の方法はまた、キャップ層を形成する前に組成的に勾配した層を形成するステップ、またオプション的に組成的に勾配したバッファ層内に少なくとも１つのシード層を形成するステップを含む。
また他の局面において、本発明は、基板の上に緩和し勾配した半導体層を形成する方法を特徴とする。本発明のこの局面に従った方法は、第１の半導体層を提供し、０％より大きく１００％までの範囲にわたるゲルマニウム含量を有する最終的な組成に対して、およそ２５％Ｇｅ／μｍを超える勾配でゲルマニウム含量を増加するように、シリコンおよびゲルマニウムの少なくとも１つを含み、かつ、およそ１０７／ｃｍ２を超えないスレッディング転位密度を含む緩和勾配層を第１の半導体層の上にエピタキシャル的に成長させるステップを包含する。
本発明のこの局面は、以下の特徴を含み得る。勾配層は、およそ２０／ｃｍを超えない例えば、１／ｃｍを超えない、またはさらなる例として、０．０１／ｃｍを超えない転位パイルアップ密度を有し得る。勾配率は、少なくとも３０％Ｇｅ／μｍ例えば、少なくとも４０％Ｇｅ／μｍであり得る。エピタキシャル成長は、９００℃〜１２００℃の範囲にわたる温度および１ｎｍ／ｓより速い速度で起こり得る。緩和し勾配した層は、０．１μｍ〜０．４μｍの範囲におよぶ厚さを含み得る。
１つの実施形態において、第１の半導体層は、半導体層の表面にわたり実質的に均一に分布する複数複数のスレッディング転位を有し、方法は、第１の層の表面の上に組成的に均一なキャップ層を提供するステップをさらに包含する。キャップ層は、実質的に緩和しており、緩和し勾配した層は、キャップ層の上に成長する。
さらなる他の局面において、本発明は、第１の半導体層と、第１の半導体層の上に、シリコンおよびゲルマニウムを含む緩和し勾配したエピタキシャル層を含む半導体構造であって、０％より大きく１００％までの範囲にわたるゲルマニウム含量を有する最終的な組成に対して、およそ２５％Ｇｅ／μｍを超える勾配でゲルマニウム含量を増加するように勾配される半導体構造を特徴とする。構造は、１０７／ｃｍ２を超えないスレッディング転位密度を有する。この構造における転位パイルアップ密度は、１／ｃｍ（例えば、０．０１／ｃｍ）を超えない。
本発明のさらなる他の局面において、半導体構造は、基板の上に位置する組成的に勾配した層と、組成的に勾配した層の上に位置する実質的に緩和された組成的に均一なキャップ層とを含む１つの半導体構造を含む。キャップ層は、１／ｃｍ、例えば、０．０１／ｃｍより小さい転位パイルアップの密度を有する。
本発明のさらなる局面において、半導体構造は、第１の半導体層の表面にわたり実質的に均一に分布する複数のスレッディング転位を有する第１の半導体層と、第１層の表面の上に位置する組成的に均一なキャップ層であって、実質的に緩和したキャップ層と、緩和したキャップ層の上に位置するｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタまたはｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタのいずれか（またはその両方）とを含む。
ＰＭＯＳトランジスタは、緩和したキャップ層の一部分の上に位置するゲート誘電体部分とゲート誘電体部分の上に位置するゲートとを含み得る。ゲートは伝導層を含み、ｐ型ドーパントを含むソースおよびドレインがゲート誘電体部分に近接して位置する。
ＮＭＯＳトランジスタは、緩和したキャップ層の一部分の上に位置するゲート誘電体部分とゲート誘電体部分の上に位置するゲートとを含み得る。ゲートは伝導層を含み、ｎ型ドーパントを含むソースおよびドレインがゲート誘電体部分に近接して位置する。
図面において、同様の参照特性は、通常、異なる図面でも同じ部分を示す。また、図面は、必ずしも一定の比例で拡大するのではなく、強調は、代わりに本発明の原則に置かれる。以下の記載において、本発明のさまざまな実施形態は、以下の図面を参照して記載される。
本発明のさまざまな実施形態に従って、半導体層の表面にわたり均一に分布された複数のスレッディング転位を有する半導体層が、組成的に勾配したバッファ層の後に続く成長および緩和の前のスタート層として用いられ、またオプション的に、勾配層の成長中の少なくとも１つの中間層として用いられる。
図１を参照して、本発明の実施形態に従った半導体構造５０は、基板１００を含む。本発明とともに用いられるために適した基板１００は、例えば、ＳｉＯ２またはシリコン―ゲルマニウム合金といった基板の上に堆積するシリコンといった半導体を含む。１つの実施形態において、集団的に層１１０と称されるいくつかの半導体層は、基板１００の上にエピタキシャル的に成長する。この実施形態において、層１１０および基板１００は、ともに「仮想基板」と称される。
エピタキシャル的に成長した層１１０は、（これらに限定されないが）常圧化ＣＶＤ（ＡＰＣＶＤ）と、減圧ＣＶＤ（ＬＰＣＶＤ）と、超高真空ＣＶＤ（ＵＨＣＶＤ）とを含む任意に適したエピタキシャル堆積システムにおいて、またはモレキュラービームエピタキシーによって成長し得る。エピタキシャル成長システムは、単一のウエハーまたは複数のウエハーバッチ反応器であり得る。成長システムはまた、低エネルギープラズマ利用して、層成長速度を高め得る。
製造用途においてボリュームエピタキシーに対して一般的に用いられる適したＣＶＤシステムは、例えば、Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌ（Ｓａｎｔａ Ｃｌａｒａ，ＣＡ）から利用可能なＥＰＩ ＣＥＮＴＵＲＡ単一ウエハー複数チャンバシステム、またはＡＳＭ Ｉｎｔｅｒｎａｔｉｏｎａｌ（Ｔｈｅ Ｎｅｔｈｅｒｌａｎｄｓ，Ｂｉｌｔｈｏｖｅｎ）から利用可能なＥＰＳＩＬＯＮ単一ウエハーエピタキシャル反応器を含む。
ＣＶＤプロセスにおいて、エピタキシャル成長を得ることは、一般的にソースガスをチャンバに導入することを伴う。ソースガスは、少なくとも１つの前駆体と、例えば、水素といったキャリアガスとを含み得る。層がＳｉから形成される本発明のこれらの実施形態において、例えば、シラン、ジシラン、トリシランまたはジクロシラン（ＤＣＳ）、トリクロシラン（ＴＣＳ）、もしくはシリコンテトラクロライトがといったシリコン前駆ガスが用いられ得る。逆に言えば、層がＧｅから形成される本発明のこれらの実施形態において、例えば、ゲルマン（ＧｅＨ４）、ジゲルマン（ｄｉｇｅｒｍａｎｅ）、ゲルマニウムテトラクロライド、またはジクロロゲルマン（ｄｉｃｈｌｏｒｏｇｅｒｍａｎｅ）、もしくは他のＧｅを含む前駆体といったゲルマニウム前駆ガスが用いられ得る。最後に、ＳｉＧｅ合金から層が形成される本発明のこれらの実施形態において、さまざまな比率でシリコンとゲルマニウム前駆ガスの組み合わせが用いられる。
本発明のさまざまな実施形態において、以下に詳細に記載される組成的に勾配したまたは組成的に均一なシード層１２０は、基板１００の上にエピタキシャル的に堆積する。また、以下に詳細に記載されるように、組成的に均一なバッファ層１３０は、シード層１２０の上に堆積し得る。
依然図１を参照して、緩和されて組成的に勾配した層１４０は、ここに記載されるパラメータに従って基板１００（および、存在するならば、層１２０および／または層１３０）の上にエピタキシャル的に堆積する。緩和し勾配した層１４０は、例えば、勾配比が１μｍの厚さにつきおよそ５％より大きいＧｅ、通常、５％Ｇｅ／μｍより大きく１００％Ｇｅ／μｍまでであり、好ましくは、５％Ｇｅ／μｍと５０％Ｇｅ／μｍとの間であり、最終的なＧｅ含量は、およそ１０％Ｇｅ／μｍと１００％Ｇｅ／μｍとの間であるＳｉとＧｅとを含み得る。緩和し勾配した層の全体的な勾配比は、通常、層の全体の厚さに対するＧｅ含量の全体の変化の比率として定義される一方で、勾配した層の一部分内の「局部勾配比」は、全体的な勾配比とは異なり得る。例えば、０％Ｇｅから１０％Ｇｅに勾配された１μｍ領域を含む勾配した層（１０％Ｇｅ／μｍの局部勾配比）および１０％Ｇｅから３０％Ｇｅに勾配された１μｍ領域を含む勾配した層（２０％Ｇｅ／μｍの局部勾配比）は、１５％Ｇｅ／μｍの全体的な勾配比を有する。このようにして、緩和し勾配した層は、必ずしも線形的プロファイルを有し得ないが、異なる局部勾配比を有するより小さい領域を含み得る。
層１４０における組成的な勾配は、例えば、線形的な勾配またはステップ的な勾配のいずれかによって達成され得、この場合、Ｇｅ組成において別々のステップが取られる（例えば、１０％Ｇｅ／μｍの最終的な勾配比に対する２％Ｇｅの２００ｎｍの急上昇）。受容され得るＴＤＤおよびＤＰＤを有して達成され得る最大勾配比は、通常、層の厚さおよびソースガスの使用を最小化するために好まれる。受容され得るＴＤＤレベルは、一般的に１０７／ｃｍ２より小さく、好ましくは、５×１０５／ｃｍ２未満である一方で、受容され得るＤＰＤレベルは、一般的に、２０／ｃｍより小さく、好ましくは、０／ｃｍ〜５／ｃｍの間である。例えば、ＳｉとＧｅの場合には、３０％〜５０％Ｇｅ／μｍの範囲である勾配比が好都合であると見出された。欠陥密度は、「Ｊｏｕｒｎａｌ ｏｆ ｔｈｅ Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ Ｓｏｃｉｅｔｙ」１２６：４７９（１９７９）に概要されるような標準クロム酸ベースのＳｃｈｉｍｍｅｌエッチングおよび微分干渉コントラスト（Ｎｏｍａｒｓｋｉ）モードで動作する光学顕微鏡を用いて測定される。スレッディング転位密度は、転位パイルアップから離れて位置する１領域につきエッチピットの数を数えることによって計算され、（ｃｍ−２）の単位の結果になる。転位パイルアップ密度は、１領域につき転位パイルアップの全体的な長さを測定することによって計算され、（ｃｍ−1）の単位の結果になる。欠陥密度はまた、好ましくは平面送信電子顕微鏡といった補完特性技術を用いて確認され得る。
本発明に従った緩和し勾配した層１４０の厚さは、例えば、およそ０．１μｍ〜およそ１０μｍにわたり得、好ましくは、およそ０．５μとおよそ４μｍの間である。追加的に、勾配した層１４０は、例えば、６００℃〜１２００℃の範囲の温度で成長し得る。例えば、９００℃を超える、より高い成長温度は、より速い成長率を可能にする一方で、スレッディング転位の核生成を最小化するために好まれる。
組成的に均一な（例えば、定組成）緩和したキャップ層１５０は、一般的に勾配した層１４０の上に位置する。キャップ層１５０は、例えば、１〜１００％Ｇｅ、好ましくは１０％〜９０％Ｇｅ、および、例えば、０．２μｍ〜３μｍ、好ましくは０．５μｍより大きい厚さを含む均一な組成を有するＳｉ１−ＸＧＥＸを含む。定組成の緩和したキャップ層１５０および／または勾配した層１４０は、表面粗さの減少のために平坦化または平滑化にされ得、またはされ得ない。平坦化または平滑化は、他の技術も同様に受容され得るが、例えば、ＣＭＰまたはインサイツ（ｉｎ ｓｉｔｕ）エピタキシーベースの方法によって達成され得る。平坦化または平滑化処理の使用は、１ｎｍ未満の表面粗さを有する緩和したキャップ層１５０の結果になり得る。代替の実施形態において、緩和したキャップ層１５０は、勾配した層１４０を持たないで、基板１００の上に直接的に形成され得る。
半導体材料を含む圧縮され歪んだ層１６０は、緩和したキャップ層１５０の上に位置し得る。１つの実施形態において、圧縮され歪んだ層１６０は、緩和した（Ｓｉ１−ｙＧＥｙ）キャップ層のＧｅ含量（ｘ）より高いＧｅ含量（ｙ）を有するＳｉ１−ＸＧＥＸといったＩＶ族要素を含む。圧縮され歪んだ層１６０は、例えば、１％〜１００％Ｇｅ、好ましくは４０％より大きいＧｅを含み得、例えば、１０Å〜５００Åの厚さ、好ましくは２００Å未満の厚さを有し得る。いくつかの実施形態において、圧縮され歪んだ層１６０は、少なくとも１つＩＩＩ族要素とＶ族要素、例えば、インジウムガリウムヒ素、インジウムガリウムリンまたはガリウムヒ素とを含む。代替の実施形態において、圧縮され歪んだ層１６０は、少なくとも１つＩＩ族要素とＶＩ族要素、例えば、ジンクセレン、ジンクサルファ、カドミウムテルルまたは水銀テルルとを含む。
引張られ歪んだ層１７０は、圧縮され歪んだ層１６０の上に位置し得、圧縮され歪んだ層１６０と界面を共有する。他の実施形態において、引張られ歪んだ層１７０は、圧縮され歪んだ層１６０の下に位置する。あるいは、他の別の実施形態おいて、圧縮され歪んだ層１６０がなく、代わりに、引張られ歪んだ層１７０が、緩和したキャップ層１５０の上に位置し、緩和したキャップ層１５０と界面を共有する。また別の実施形態において、緩和した定組成の再成長層（図示されず）は、緩和したキャップ層の上に位置し、緩和したキャップと界面を共有する。また、引張られ歪んだ層が定組成の再成長層の上に位置し、定組成の再成長層と界面を共有する。再成長層は、例えば、１％〜１００％Ｇｅ、および例えば、０．０１μｍ〜２μｍの厚さ有しする均一な組成を有するＳｉ１−ＸＧＥＸを含み得る。
１つの実施形態において、引張られ歪んだ層１７０は、シリコンから形成される。この実施形態において、引張られ歪んだ層１７０は、Ｇｅソースガスに露出していない堆積ツールの専用のチャンバ内に形成され得、これによって２次汚染を回避し、引張られ歪んだ層１７０と緩和したキャップ層１５０または圧縮され歪んだ層１６０との間の界面の品質を向上させる。さらに、引張られ歪んだ層１７０は、同位体的純粋シリコン前駆体から形成され得る。同位体的純粋シリコンＳｉは、従来のＳｉより良い熱伝導率を有する。より高い熱伝導率は、引張られ歪んだ層１７０の上に続いて形成されるデバイスから熱を分散することを補助し得、これによって、引張られ歪んだ層１７０によって提供される高められたキャリア移動度を維持する。
他の実施形態において、引張られ歪んだ層１７０は、ＳｉＧｅまたは、ＩＩ族要素、ＩＩＩ族要素、Ｖ族要素およびＶＩ族要素の少なくとも１つから形成される。１つの実施形態において、引張られ歪んだ層は、例えば、５０Å〜５００Åの厚さ、好ましくは、３００Å未満の厚さを有するシリコンである。
上述されるように、本発明に従って、組成的に勾配した半導体層１４０および緩和したキャップ層１５０における転位パイルアップは、組成的に勾配した層の続く成長および緩和の前にスタート層として、またオプション的に、勾配した層の成長中に、少なくとも１つの中間層として半導体層の表面にわたり実質的に均一に分布する複数のスレッディング転位を有する半導体層を導入することによって減少または実質的に除かれる。依然図１を参照して、１つの実施形態において、いわゆる「シード層」１２０は、半導体基板１００の表面に近接して位置する。
図２は、図１と参照して記載される半導体構造の１つの実施形態を示す。この実施形態において、この構造は、ＳｉＧｅ材料を含み、シード層１２０を含む。図２を参照して、Ｇｅ濃度は、半導体デバイスの断面概略図に対してプロットされる。明確にするために、層（１００〜１５０）の厚さは、歪ませられた。
本質的に、シード層１２０は、部分的または全面的に緩和した層にわたり実質的に均一に分布するスレッディング転位と、それ自身とその後に続いて堆積される層の少なくとも１つ層との間の組成における不連続性とを有する部分的または全面的に緩和した層を含む。組成における不連続性は、正か負のいずれかであり得る。
シード層１２０は、スレッディング転位の実質的に均一に分布に導く。その結果、領域におけるスレッディング転位の密度は、ウエハーにわたる密度からの大きさの１つオーダーより大きく異ならない。さらに、シード層から生じるスレッディング転位の密度は、１００／ｃｍ２大きくなり得る。
本発明のいくつかの実施形態において、ＳｉＧｅ材料システムに対して、シード層１２０は、ＳｉＧｅ勾配した層が堆積されるＳｉ基板の上のその臨界厚さを超えて成長するＳｉ１−ｙＧＥｙであり得る。図２に示される実施形態において、シード層１２０は、均一な組成を有する。代替の実施形態において、シード層１２０の少なくとも一部分は、組成的に勾配している。
シード層は、例えば、１０ｎｍ〜１００ｎｍの厚さであり得る。特定の実施形態において、シード層１２０の厚さは、およそ３０ｎｍ〜およそ３００ｎｍの範囲にわたる。シード層１２０は、２％〜５０％Ｇｅ、好ましくはおよそ５％〜１５％Ｇｅの範囲にわたるＧｅ不連続性を含む。
シード層１２０は、任意のいくつかのメカニズムを介するその後に続く転位パイルアップ形成を防ぐ。例えば、シード層１２０は、部分的または全面的に緩和しているので、この層におけるスレッディング転位密度は、実質的に均質（すなわち均一）に分布する。緩和処理は、その後に続いて堆積する勾配したバッファ層全体にわたり再利用され得るスレッディング転位の任意に分布するアレイを供給し、不均質な転位分布が、成長中に形成し、転位パイルアップに導くことを防ぐ。同様に、シード層は、勾配したバッファが堆積する、より大きい格子定数材料を形成するので、シード層の上に成長する勾配したバッファは、最終的には、格子不整合をより小さく緩和する必要がある。このことは、スレッディング転位の不均質な分布の核生成、最終的には、転位パイルアップに導き得る勾配したバッファ成長中に、歪みの成長を防ぐことを助ける。次に、シード層における残余の圧縮歪みはまた、転位の動きを促進する有効的な応力を増加し得、より高い滑り速度に導き、従って、より効率的な歪んだ緩和に導く。
追加的に、Ｅｕｇｅｎｅ Ｆｉｔｚｇｅｒａｌｄ氏らによって記載されるように、層緩和中に、転位を核生成するために活性化される場所の数は、成長温度と層歪みとの積の関数である。シード層は、緩和前に高い固有の歪みを有するので、これは、（ウエハーにわたり実質的に均一に分布する）多くの場所が、層緩和中に転位を形成するために活性化されることを意味する。このようにして、転位パイルアップ（つまり、緩和中に転位形成に対する２、３個だけの局部場所活性化）を促進するコンディションが回避されて、転位パイルアップの密度を減少させる。
最後に、シード層１２０はまた、滑りスレッディング転位を閉じ込めるように知られる形態的な特徴を相殺する表面形態を提供し、これによって、転位パイルアップに導く。例えば、部分的または全面的に緩和したシード層の形態は、クロスハッチパターンにおける深いトラフの形成に逆らい得、成長中に、より平面的な表面、およびより少ない転位ブロック事象に導く。これらのシード層とともに成長する勾配したバッファのいくつかの異なる実施形態は、以下に説明される。
図１、２を参照して、定組成なバッファ層１３０は、シード層１２０の上に位置する。バッファ層１３０は、組成的に勾配したバッファ層の後に続く成長の前にスレッディング転位の実質的に均一な分布を促進する。バッファ層１３０は、シード層１２０より低いＧｅ濃度を有し得、いくつかの実施形態において、０％Ｇｅであり得る。いくつかの実施形態において、層１２０と層１３０との間の界面は、より低いＧｅ組成またはより高いＧｅ濃度のいずれかに、Ｇｅ濃度における突然の増加をさらに示し得る。代替の実施形態において、定組成のバッファ層１３０がない場合があり得、代わりに勾配層１４０は、シード層１２０の上に位置し得、シード層１２０と界面を共有する。
上述されるように、シード層１２０は、部分的または全面的に歪んだ緩和を受けるべきであり、シード層１２０におけるスレッディング転位の分布に導く。均一な組成のシード層に対して、２つのレジームが利用され得る。以下のより詳細に記載されるように高い格子ミスフィットの薄い層または低い格子ミスフィットの厚い層である。また、いくつかの実施形態において、シード層１２０は、堆積温度より高い温度でアニールされ得、他の層の後に続く成長の前にさらなる緩和を促進する。
図３は、シード層不整合および厚さ変動を有する転位パイルアップ密度の定性的評価示す。シード層の厚さは、各層の臨界厚さ（Ｔｃｒｉｔ）によって表される。臨界厚さは、完全的に歪んだ層が平衡である最大厚さを定義する。臨界厚さを超えると、平衡での膜が部分的または全面的に歪んだ緩和を受ける。臨界厚さは、基板に対する膜の格子不整合（ｆ）に依存し、従って、膜とアンダーレイする層ｘとの間のＧｅ含量における不連続性に依存し、また（ここに参考して援用されるＤ．Ｈｏｕｇｈｔｏｎの「Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ」，１５ Ａｕｇｕｓｔ １９９１，２１３６−２１５１によって提供された）以下の等式よって記載される。
Ｔｃｒｉｔ＝（０．５５／ｘ）ｌｎ（１０Ｔｃｒｉｔ）
ここで、Ｔｃｒｉｔの単位は、ナノメートル（ｎｍ）である。
このようにして、一般的に、臨界厚さは、Ｇｅ含量ｘにおける差異が減少するとき、増加する。低いＧｅ含量の不連続性または同等に、低い格子不整合（例えば、ｘ＜０．１に対して、０．４％未満の格子不整合が対応する）に対して、臨界厚さは、比較的大きく（例えば、３０ｎｍより大きく）、緩和は、臨界厚さが超えられるとき、厚さの関数として比較的ゆっくりと進む。高いＧｅ含量の不連続性または同等に、高い格子不整合（例えば、ｘ＞０．１に対して、０．４％より大きい格子不整合が対応する）に対して、臨界厚さは、比較的小さく（例えば、３０ｎｍより大きく）、緩和は、臨界厚さが超えられるとき、厚さの関数として比較的早くと進む。本発明のいくつかの実施形態において、Ｇｅの不連続性は正であり、例えば、シード層１２０は、隣接した層より大きいＧｅ含量を含む。他の実施形態において、Ｇｅの不連続性は負であり、例えば、シード層１２０は、隣接した層より小さいＧｅ含量を含む。
このようにして、部分的または全面的に歪み緩和のコンディションは、不整合膜を平衡に導くために必要とされる緩和の量によって制御され、かつ、部分的または全面的歪み緩和のコンディションは、格子不整合の関数である。速度限界は、低温度での平衡歪み緩和を抑制し得る。しかし、図３に記載されるシード層は、一般的に、成長中に平衡歪み緩和を確実にするために十分高い温度である１０００℃より高い温度で一般的成長し得るので、Ｔｃｒｉｔより大きい層は、上記に概要される基準に従って歪み緩和を受ける。一般的に、８５０℃より高い温度に成長する任意のＳｉＧｅ層は、平衡歪み緩和を受けるべきである。
図３において参照される実施形態は、０．５μｍの均一な組成のＳｉ０．９８Ｇｅ０．０２バッファ層と、定組成のバッファ層１３０と組成的に勾配した層１５０との界面での４％Ｇｅに対するＧｅ組成においてステップを有するＳｉ０．８Ｇｅ０．２へのステップ勾配を介して成長する組成的に勾配した層１４０と、２μｍの均一な組成Ｓｉ０．８Ｇｅ０．２キャップ層とを特徴とする。
依然図３を参照して、さまざまな実施形態において、シード層１２０は、隣接した層に対して比較的低い格子不整合を有し、平衡歪み緩和を確実にするために十分高い温度で、その臨界厚さの数倍大きく成長する。１つの実施形態において、シード層１２０は、好ましくは、その臨界厚さの２倍より大きくおよそ５倍まで成長する。１つの例において、Ｓｉ０．９4Ｇｅ０．０6を含むシード層１２０が、１０７５℃で、Ｓｉ基板の上のその臨界厚さの５倍まで成長する。もちろん、この特定の実施形態は、例示的にすぎず、これに限定されると解釈されるべきではない。なぜなら、成長において他の要因が全体的なパイルアップ密度に影響するからである。例のために、図２を参照して、組成的に勾配した層１４０の勾配率または定組成のバッファ層１３０の厚さおよび組成もまた、全体的なパイルアップ密度に影響する。シード層１２０の包含は、（シード層を有しない同一のサンプルと比較して）ウエハーの中央において、ＤＰＤを１〜５０／ｃｍから１／ｃｍ未満に減少し、ウエハーのエッジで、ＤＰＤを５〜７０／ｃｍから１／ｃｍ未満に減少し得る。下記に記載されるそれらを含むいくつかの実施形態において、シード層１２０の包含は、ウエハーの中央およびウエハーのエッジの両方において、ＤＰＤを＜０．０１に減少し得る。
図４を参照して、他の実施形態において、上述されるように、シード層それ自身は、組成的な勾配を含み得る。これらの実施形態において、シード層に対する通常の設計要求は、上述されるように同一である。つまり、全体のシード層構造は、部分的または全体的な歪み緩和を受ける。図４に示されるように、半導体構造は、勾配シード層４２０と、定組成のバッファ層４３０と、組成的に勾配した層４４０と、均一な組成のキャップ層４５０とを含む。構造はまた、定組成のバッファ層４３０と組成的に勾配したバッファ層４４０との間のＧｅ組成において不連続性４３５を含む。Ｇｅ含量は、およそ０％まで低下し、それから、突然およそ４％のＧｅまで上昇する。
他の実施形態において、１つ以上のシード層は、組成的に勾配した層の内に含まれ得る。図５を参照して、１の実施形態において、基板５００、複数のシード層５２０、勾配した層５４０、緩和したキャップ層５５０におけるＧｅ含量が、半導体デバイスの断面概略図に対してプロットされる。明確にするために、層（５００〜５５０）の厚さは、歪ませられた。図５に示されるように、勾配したバッファ５４０は、複数のシード層５２０を含む。シード層（５２０ａ、５２０ｂ、５２０ｃ、５２０ｄ、５２０ｅ）は、ステップ勾配を介して成長する組成的に勾配したバッファ層５４０における別々の段階の間に挿入される。全体の構造は、それから、均一に組成したキャップ層５５０を有して終了する。この実施形態において、複数のシード層の使用は、全体の構造に全体にわたりミスフィット転位の均一な分布を有利に促進し、これによって、単一のシード層を有する実施形態と比較してＤＰＤをよりさらに減少し得る。追加的に、図５は、Ｇｅ濃度において正の不連続性を有する複数のシード層５２０を示すが、任意の複数のシード層５２０は、隣接した層と比較してＧｅ濃度において負の不連続性を含み得る。
先述の例にも関わらず、本発明は、これに限定されないが、（例えば、シラン、ジクロロシラン、トリクロロシラン、シリコンテトラクロライド、ゲルマニウムテトラクロライドおよび他のゲルマニウムハライドといった）前駆ソースガスまたは液体の任意の組み合わせと、任意の成長圧力と、任意の成長温度と、任意の層成長率と、任意の勾配バッファ層の勾配率とを含むエピタキシャル成長コンディションの広範囲に適用されることが強調される。
ＤＰＤを減少する他の方法が、本発明の範囲から逸脱することなくシード層の導入の代わりに用いられ得る。詳細には、本発明のいくつかの実施形態において、実質的に均一に分布するスレッディング転位が、異なるシード層の成長を介する方法とは異なる方法によって半導体基板の上に形成され得る。例えば、１つの実施形態において、勾配した層の成長は、所定の態様で制御され、その結果、緩和し勾配した配層の初期部分は、少なくとも１つのその後に続く部分より低い局部勾配した層を有する。この初期部分のより均一な緩和は、それから、勾配した層の後に続く副層の成長および緩和の前にスレッディング転位の実質的に均一な分布を提供し得る。この実施形態の１つの変形において、局部勾配率における差異は、５％Ｇｅ／μｍより大きくなり得る。他の変形において、局部勾配率における差異は、２０％Ｇｅ／μｍより大きくなり得る。この実施形態の特定の変形において、緩和し勾配したバッファ層の初期部分の勾配率は、１０％Ｇｅ／μｍ未満になり得る。また、緩和し勾配したバッファ層の初期部分と続く部分との間の界面でのＧｅ含量における不連続性は、１０％Ｇｅ未満、例えば、５％Ｇｅ未満であり得る。
また別の実施形態において、上述されるように、勾配した層の初期部分におけるスレッディング転位の実質的に均一な分布を有する勾配した層の使用は、図５に示されるように、緩和し勾配したバッファ層の成長中に、１つ以上のシード層の使用を補完する。
またさらに別の実施形態において、半導体基板は、既存のスレッディング転位を有するバルク半導体結晶からカットされ得る（例えば、Ｓｉの大きい円柱状のブールからカットされるＳｉウエハー）。これらのスレッディング転位は、好ましくは、格子不整合材料の続くエピタキシ中に滑走し得る転位（例えば、当業者によって認識されるＳｉ、ＳｉＧｅおよび他のダイヤモンドキューブの半導体における格子不整合歪みを緩和する６０°転位）である。他の技術もまた、半導体基板の上にスレッディング転位の実質的に均一な分布を導入するために用いられ得る。１つの実施形態において、基盤は、イオン埋め込みによってダメージを受ける。この埋め込みは、基板表面にわたり実質的に均一に分布する転位を形成し得る。例えば、Ｓｉ、Ｇｅ、ＢＦ２、Ａｓ、希ガスまたはその他のものといった種の埋め込みは、十分な格子ダメージを招く結果になり得、その結果転位が形成する。別の実施形態において、粗い表面を有する基盤が用いられ得る。これは、鏡面平滑化（この分野で代表的であるＳｉ基板対して一般的である１〜２Å未満の粗さより大きい残りの表面粗さレベル）の最終的な研磨ステップをまだ受けていない基板、例えば、Ｓｉであり得る。あるいは、平滑Ｓｉ基板は、物理的または化学的処理（例えば、物理的な荒削り、エッチング、酸化、および表面酸化物の除去等）によって粗くされ得る。このような粗い基板の上の格子不整合層、例えば、組成的に勾配したバッファ層の成長は、ウエハーの表面にわたりスレッディング転位の実質的に均一な核生成の招くこの実施形態の１つの変形において、局部勾配率における差異は、２０％Ｇｅ／μｍより大きくなり得る。結果に得る。これは、基板の上の比較的少ない不均質な場所（例えば、表面パーティクル）または基板エッジに沿ったいくつかの場所で転位の非均一な核生成に対して好まれ得る。
半導体基板の上に堆積するシード層を有する半導体基板といった、ミスフィット転位の均一な分布（つまりあるレベルの転位パイルアップを許容する能力）を有する基板の使用は、オーバレイする勾配した層において高い勾配率を促進する。一般的に、高いＤＰＤを回避する所望は、より低い勾配率、（先に言及された ’４１３特許に記載されるように）、例えば、２５％／μｍの使用を促進する。このアプローチは、多くの用途に対して適しているが、このような低い組成の勾配は、所定のＧｅ含量を達成する比較的厚いＳｉＧｅ層の結果になり、比較的厚いＳｉＧｅ層は、いくつかの不都合を示し得る。例えば、ウエハーの反りは、厚さと成長温度の関数であるので、より厚い層は、より大きいウエハーの反りを引き起こし得る。当業者には既知であるように、このウエハーの反りは、ＣＭＰまたはリソグラフィといった続くウエハーの処理ステップに対して問題を呈し得る。より厚い層はまた、もちろん、ソース材料のより多い量の使用を意味する。自明の経済的な不都合に加えて、より厚い層に対するソース材料のより多い量の使用はまた、エピタキシャル処理に対する他の２つの欠点（追加的なエピタキシャル反応器の壁の被覆およびウエハーの上の追加的なパーティクル堆積）を招く結果になる。これらはともにウエハーの品質および経済的側面に悪影響を与える。より薄い層はまた、より良い熱拡散のために好まれ得る（特に、ＳｉＧｅ層の熱伝導率は、比較されるＳｉ層の熱伝導率より低いために好まれ得る）。従って、より薄いエピタキシャル層が、より薄い層の対して好まれ得る。
受容され得るＴＤＤおよびＤＰＤは、シード層（または、上述されるように、半導体基板の上にスレッディング転位の実質的に均一に分布を達成する代替のアプローチ）を用いることによって、あるいは、堆積率（例えば、エピタキシャル成長率）が十分に低く保たれ、いくつかのパイルアップが許容されるとき、１マイクロメートルの厚さにつき２５％Ｇｅより大きい濃度勾配を有して達成され得ることが見出された。処理時間の点において、より高い濃度勾配は、より低い堆積率を平衡化する。従って、全体的なエピタキシャル処理は、より低い勾配率に関連した処理時間に対して同様、または同一にすらなり得る。結果として、材料コストにおける節約は、時間効率の点における犠牲によって相殺されない。
半導体基板の上に堆積するエピタキシャル層を有する半導体ウエハーは、図１〜５を参照して上述されるように、例えば、ＣＭＯＳデバイスおよび回路を含むさまざまなデバイスの製造のために用いられ得る。図６を参照して、ｐ型金属酸化半導体（ＰＭＯＳ）トランジスタ６８０は、半導体ウエハー５０の第１の領域６８２に形成される。ｎ型ウエル６８４は、第１の領域６８２における層１１０に形成される。ｎ型金属酸化半導体（ＮＭＯＳ）トランジスタ６８６は、半導体ウエハー５０の第２の領域６８７に形成される。ＰＭＯＳトランジスタ６８０およびＮＭＯＳトランジスタ６８６は、緩和したキャップ層６５０の第１の部分上に堆積される第１のゲート誘電体部分６８８と、緩和したキャップ層６５０の第２の部分上に堆積される第２のゲート誘電体部分６８９とをそれぞれ含む。第１のゲート誘電体部分６８８および第２のゲート誘電体部分６８９は、シリコン酸化物といったゲート酸化物を含み得る。第１のゲート６９０は、第１のゲート誘電体部分６８８の上に堆積し、第２のゲート６９２は、第２のゲート誘電体部分６８９の上に堆積する。第１のゲート６９０および第２のゲート６９２は、ドープされた多結晶シリコン、金属または金属シリサイドといった伝導材料から形成し得る。（内側の境界によって例示のために定義される）第１のソース６９６および第１のドレイン６９７は、第１のゲート６９０に近接した第１の領域６８２に形成される。第１のソース６９６および第１のドレイン６９７は、ホウ素といったｐ型イオンの埋め込みによって形成され得る。ＰＭＯＳトランジスタ６８０は、第１のソース６９６と、第１のドレイン６９７と、第１のゲート６９０と、第１の誘電体部分６８８とを含む。（内側の境界によって例示のために定義される）第２のソース６９８および第２のドレイン６９９は、第２のゲート６９２に近接した第２の領域６８７に形成される。第２のソース６９８および第２のドレイン６９９は、ホウ素といったｐ型イオンの埋め込みによって形成され得る。ＮＭＯＳトランジスタ６８６は、第２のソース６９８と、第２のドレイン６９９と、第２のゲート６９２と、第２の誘電体部分６８９とを含む。歪んだ層（１６０、１７０）のいずれかは、製造の後、いずれのトランジスタ構造からなくなる。
半導体基板の上に位置するエピタキシャル層を有する半導体ウエハーは、図１〜５を参照して上述されるように、例えば、絶縁体（ＳＳＯＩ）基板の上の歪んだ半導体を含む他のさまざまな他の構造を製造のために用いられ得る。このような製造は、絶縁体を含むハンドルウエハーの半導体構造のウエハーボンディングによって達成され得る。図１を簡単に参照して、基板１００および層１１０は、それから除去され、歪んだ層（１６０、１７０）のいずれかまたは両方において、ハンドルウエハーの上に堆積される結果になる。あるいは、歪んだ層（１６０、１７０）は、ボンディングの前に半導体構造５０からなくなり、緩和したキャップ層１５０の一部分が、基板１００および残りの層１１０のボンディングおよび除去の後にハンドルウエハーの上に位置し得る。歪んだ層を含む半導体層は、それから、いずれかの最終的なＳＳＯＩ構造の上に位置し得る。この分野において良く知られているが、ＳＳＯＩ構造を作成するための技術はが、例えば、ここに参考として援用される米国特許第６，６０２，６１３号にさらに記載される。
本発明は、本発明の本質的な特性の精神から逸脱することなく他の特定の形で具現化され得る。先述の実施形態は、従って、すべての点において、ここに記載される本発明に限定するよりむしろ例示的である考えられる。
本発明の１つの実施形態に従った半導体層の上に形成された半導体層を有する半導体基板の概略的な断面図を示す。 図１の実施形態の１つの変形に従った断面概略図に対してプロットされる図１の半導体構造の異なる層におけるゲルマニウム濃度のグラフである。 本発明のさまざまな実施形態に従った異なる厚さおよびゲルマニウム含量のシード層の対するＤＰＤの定性的評価を含む表である。 図１の実施形態の１つの変形に従った断面概略図に対してプロットされる図１の半導体構造の異なる層におけるゲルマニウム濃度のグラフである。 本発明の代替の実施形態従った半導体構造の異なる層におけるゲルマニウム濃度のグラフである。

Claims (101)

  1. 第１の半導体層の表面にわたり実質的に均一に分布する複数のスレッディング転位を有する第１の半導体層と、
    該第１の該表面の上に位置する組成的に均一なキャップ層であって、実質的に緩和した組成的に均一なキャップ層と
    を含む、半導体構造。
  2. 前記組成的に均一なキャップ層の格子定数は、前記第１の層の格子定数とは異なる、請求項１に記載の半導体構造。
  3. 前記組成的に均一なキャップ層の上に位置する歪んだ半導体層をさらに含む、請求項１に記載の半導体構造。
  4. 前記歪んだ半導体層は、引張られ歪んでいる、請求項３に記載の半導体構造。
  5. 前記歪んだ半導体層は、引張られ歪んだシリコンまたは引張られ歪んだシリコン―ゲルマニウム合金を含む、請求項４に記載の半導体構造。
  6. 前記歪んだ半導体層は、圧縮され歪んでいる、請求項３に記載の半導体構造。
  7. 前記歪んだ半導体層は、圧縮され歪んだゲルマニウムまたは圧縮され歪んだシリコン―ゲルマニウム合金を含む、請求項６に記載の半導体構造。
  8. 前記組成的に均一なキャップ層は、ＩＩ族要素、ＩＩＩ族要素、ＩＶ族要素、Ｖ族要素およびＶＩ族要素の少なくとも１つを含む、請求項１に記載の半導体構造。
  9. 前記組成的に均一なキャップ層は、シリコンおよびゲルマニウムの少なくとも１つを含む、請求項８に記載の半導体構造。
  10. 前記組成的に均一なキャップ層は、およそ１０％より大きいゲルマニウムを含む、請求項９に記載の半導体構造。
  11. 前記組成的に均一なキャップ層の厚さは、およそ０．５μｍ〜およそ３．０μｍの範囲にわたる、請求項１に記載の半導体構造。
  12. 前記組成的に均一なキャップ層は、平坦化される、請求項１に記載の半導体構造。
  13. 前記組成的に均一なキャップ層と前記第１の層との間に位置する組成的に勾配した層をさらに含む、請求項１に記載の半導体構造。
  14. 前記勾配した層は、ＩＩ族要素、ＩＩＩ族要素、ＩＶ族要素、Ｖ族要素およびＶＩ族要素の少なくとも１つを含む、請求項１３に記載の半導体構造。
  15. 前記勾配した層は、シリコンおよびゲルマニウムの少なくとも１つを含む、請求項１４に記載の半導体構造。
  16. 前記勾配した層は、およそ５％Ｇｅ／μｍより大きい勾配率を有する、請求項１５に記載の半導体構造。
  17. 前記勾配した層は、およそ５０％Ｇｅ／μｍより小さい勾配率を有する、請求項１６に記載の半導体構造。
  18. 前記勾配した層は、およそ１０％より大きい濃度に勾配される、請求項１３に記載の半導体構造。
  19. 前記勾配した層の厚さは、およそ０．５μｍ〜およそ１０．０μｍの範囲にわたる、請求項１３に記載の半導体構造。
  20. 前記第１の層は、前記勾配した層の初期部分を含み、該初期部分は、該勾配した層の少なくとも１つのその後に続く部分より低い局部勾配率を有し、前記スレッディング転位は、該初期部分において均一に分布する、請求項１３に記載の半導体構造。
  21. 前記勾配した層は、シリコンおよびゲルマニウムの少なくとも１つを含む、請求項２０に記載の半導体構造。
  22. 局部勾配率における差異は、およそ５％Ｇｅ／μｍより大きい、請求項２１に記載の半導体構造。
  23. 局部勾配率における差異は、およそ２０％Ｇｅ／μｍより大きい、請求項２２に記載の半導体構造。
  24. 前記緩和し勾配したバッファ層の前記初期部分の前記勾配率は、およそ１０％Ｇｅ／μｍを超えない、請求項２１に記載の半導体構造。
  25. 前記初期部分と前記緩和し勾配した層の少なくとも１つのその後に続く部分との間の界面でのＧｅ含量における不連続性は、およそ１０％Ｇｅを超えない、請求項２１に記載の半導体構造。
  26. 前記初期部分と前記緩和し勾配したバッファ配層の少なくとも１つのその後に続く部分との間の界面でのＧｅ含量における不連続性は、およそ５％Ｇｅを超えない、請求項２５に記載の半導体構造。
  27. 前記第１の層は、該第１の層の前記表面に近接して位置するシード層を含み、前記スレッディング転位は、該シード層において均一に分布する、請求項１に記載の半導体構造。
  28. 前記シード層は、少なくとも部分的に緩和している、請求項２７に記載の半導体構造。
  29. 前記シード層は、組成的に均一である、請求項２７に記載の半導体構造。
  30. 前記シード層は、組成的に勾配している、請求項２７に記載の半導体構造。
  31. 前記シード層の厚さは、その平衡臨界厚さの２倍より大きい、請求項２７に記載の半導体構造。
  32. 前記シード層の厚さは、その平衡臨界厚さの５倍より小さい、請求項３１に記載の半導体構造。
  33. 前記シード層の少なくとも一部分は、およそ８５０℃の成長温度での成長によって形成される、請求項２７に記載の半導体構造。
  34. 前記シード層の少なくとも一部分は、１０００℃より大きい成長温度での成長によって形成される、請求項２７に記載の半導体構造。
  35. 前記シード層は、およそ１０ｎｍ〜およそ１０００ｎｍの範囲にわたる厚さを有する、請求項２７に記載の半導体構造。
  36. 前記シード層は、およそ３０ｎｍ〜およそ３００ｎｍの範囲にわたる厚さを有する、請求項３５に記載の半導体構造。
  37. 前記キャップ層は、およそ１／ｃｍより小さい転位パイルアップの密度を有する、請求項２７に記載の半導体構造。
  38. 前記キャップ層は、０．０１／ｃｍより小さい転位パイルアップの密度を有する、請求項２７に記載の半導体構造。
  39. 前記キャップ層は、およそ５×１０５／ｃｍ２より小さいスレッディング転位密度を有する、請求項２７に記載の半導体構造。
  40. 前記組成的に均一なキャップ層と前記シード層との間に位置する組成的に均一なバッファ層をさらに含む、請求項２７に記載の半導体構造。
  41. 前記バッファ層は、シリコンを含む、請求項４０に記載の半導体構造。
  42. 前記バッファ層と前記シード層の少なくとも１つは、シリコンおよびゲルマニウムの少なくとも１つを含む、請求項４０に記載の半導体構造。
  43. 前記バッファ層におけるゲルマニウムの濃度は、前記シード層と該バッファ層との間の界面での該シード層におけるゲルマニウムの濃度とは異なる、請求項４２に記載の半導体構造。
  44. 前記シード層と前記バッファ層との界面でのＧｅ濃度における不連続性は、およそ２％〜５０％Ｇｅの範囲にわたる、請求項４３に記載の半導体構造。
  45. 前記シード層と前記バッファ層との界面でのＧｅ濃度における不連続性は、およそ５％〜１５％Ｇｅの範囲にわたる、請求項４４に記載の半導体構造。
  46. 前記シード層と前記バッファ層との界面でのＧｅ濃度における不連続性は、およそ１０％Ｇｅを含む、請求項４５に記載の半導体構造。
  47. 前記組成的に均一なキャップ層と前記シード層との間に位置する組成的に勾配した層をさらに含む、請求項２７に記載の半導体構造。
  48. 前記勾配した層と前記シード層の少なくとも１つは、シリコンおよびゲルマニウムの少なくとも１つを含む、請求項４７に記載の半導体構造。
  49. 前記勾配した層におけるゲルマニウムの濃度は、前記シード層と該勾配した層との間の界面での該シード層におけるゲルマニウムの濃度とは異なる、請求項４７に記載の半導体構造。
  50. 前記シード層と前記勾配した層との界面でのＧｅ濃度における不連続性は、およそ２％〜５０％Ｇｅの範囲にわたる、請求項４９に記載の半導体構造。
  51. 前記シード層と前記勾配した層との界面でのＧｅ濃度における不連続性は、およそ５％〜１５％Ｇｅの範囲にわたる、請求項５０に記載の半導体構造。
  52. 前記シード層と前記勾配した層との界面でのＧｅ濃度における不連続性は、およそ１０％Ｇｅを含む、請求項５１に記載の半導体構造。
  53. 前記勾配した層内に位置する少なくとも１つの中間シード層をさらに含む、請求項４７に記載の半導体構造。
  54. 前記第１の層は、ｓｉｌｉｃｏｎ―ｏｎ―ｉｎｓｕｌａｔｏｒ基板を含む、請求項１に記載の半導体構造。
  55. 減少したスレッディング転位パイルアップを有する半導体構造を製造する方法であって、該方法は、
    第１の半導体層の表面にわたり実質的に均一に分布する複数のスレッディング転位を有する第１の半導体層を提供することと、
    該第１の半導体層の該表面の上に組成的に均一なキャップ層を形成することであって、該キャップ層は、実質的に緩和しており、該第１の半導体層は、少なくとも該キャップ層における転位パイルアップの形成を抑制する、ことと
    を包含する、方法。
  56. 前記組成的に均一なキャップ層の格子定数は、前記第１の層の格子定数とは異なる、請求項５５に記載の方法。
  57. 前記キャップ層の形成の前に、前記第１の層の上に組成的に均一なバッファ層を形成することをさらに包含する、請求項５５に記載の方法。
  58. 第１の半導体層を提供するステップは、半導体基板の上に少なくとも部分的に緩和したシード層を包含する、請求項５５に記載の方法。
  59. 前記少なくとも部分的に緩和したシード層を形成するステップは、該シード層を、該シード層の平衡臨界厚さの２倍〜５倍の範囲にわたる厚さに成長させることを包含する、請求項５８に記載の方法。
  60. 前記少なくとも部分的に緩和したシード層を形成するステップは、該シード層を、該シード層の堆積温度より大きい温度で該シード層をアニールすることを包含する、請求項５８に記載の方法。
  61. 第１の半導体層を提供するステップは、該第１の半導体層に種を埋め込むことを包含する、請求項５５に記載の方法。
  62. 前記第１の半導体層は、シリコンを包含し、前記種は、シリコンを包含する、請求項６１に記載の方法。
  63. 第１の半導体層を提供するステップは、ｓｅｍｉｃｏｎｄｕｃｔｏｒ―ｏｎ―ｉｎｓｕｌａｔｏｒ基板を提供することを包含する、請求項５５に記載の方法。
  64. 前記第１の半導体層を提供するステップは、スレッディング転位の実質的に均一な分布を有するシリコン基板を提供することを包含する、請求項５５に記載の方法。
  65. 前記第１の半導体層を提供するステップは、およそ１０2／ｃｍ２を超えるスレッディング転位の密度を有するシリコン基板を提供することを包含する、請求項５５に記載の方法。
  66. 前記第１の半導体層を提供するステップは、およそ１０3／ｃｍ２を超えるスレッディング転位の密度を有するシリコン基板を提供することを包含する、請求項５５に記載の方法。
  67. 前記第１の半導体層を提供するステップは、およそ１０4／ｃｍ２を超えるスレッディング転位の密度を有するシリコン基板を提供することを包含する、請求項５５に記載の方法。
  68. 前記第１の半導体層を提供するステップは、１Åより大きい平均表面粗さを有するシリコン基板を提供することを包含する、請求項５５に記載の方法。
  69. 前記第１の半導体層を提供するステップは、５Åより大きい平均表面粗さを有するシリコン基板を提供することを包含する、請求項５５に記載の方法。
  70. 前記キャップ層は、１／ｃｍより小さい転位パイルアップの密度を有する、請求項５５に記載の方法。
  71. 前記キャップ層は、０．０１／ｃｍより小さい転位パイルアップの密度を有する、請求項５５に記載の方法。
  72. 前記キャップ層は、およそ５×１０５／ｃｍ２より小さいスレッディング転位密度を有する、請求項５５に記載の方法。
  73. 前記キャップ層を形成する前に、組成的に勾配した層を形成することをさらに包含する、請求項５５に記載の方法。
  74. 前記組成的に勾配したバッファ層内に少なくとも１つのシード層を形成することをさらに包含する、請求項７３の方法。
  75. 基板の上に緩和し勾配した半導体層を形成する方法であって、
    該方法は、
    第１の半導体層を提供することと、
    前記第１の半導体層上にシリコンおよびゲルマニウムの少なくとも１つを含む緩和し勾配した層をエピタキシャル的に成長させることであって、０％より大きく１００％までの範囲にわたるゲルマニウム含量を有する最終的な組成に対して、およそ２５％Ｇｅ／μｍを超える勾配でゲルマニウム含量を増加させる、こと
    を包含し、該緩和し勾配した半導体層は、１０７／ｃｍ２を超えないスレッディング転位密度を有する、方法。
  76. 前記勾配した層は、およそ２０／ｃｍを超えない転位パイルアップ密度を有する、請求項７５の方法。
  77. 前記勾配した層は、およそ１／ｃｍを超えない転位パイルアップ密度を有する、請求項７５の方法。
  78. 前記勾配した層は、およそ０．０１／ｃｍを超えない転位パイルアップ密度を有する、請求項７５の方法。
  79. 前記勾配した層は、少なくとも３０％Ｇｅ／μｍである、請求項７５に記載の方法。
  80. 前記勾配した層は、少なくとも４０％Ｇｅ／μｍである、請求項７５に記載の方法。
  81. 前記エピタキシャル成長は、９００℃〜１２００℃に範囲のわたる温度で起こる、請求項７５に記載の方法。
  82. 前記エピタキシャル成長は、およそ１ｎｍ／ｓより大きい速度で起こる、請求項８１に記載の方法。
  83. 前記緩和し勾配した層は、０．１μｍ〜４．０μｍの範囲にわたる厚さを有する、請求項７５に記載の方法。
  84. 前記第１の半導体は、該第１の半導体の表面にわたり実質的に均一に分布する複数のスレッディング転位を有し、前記第１の層の前記表面の上に組成的に均一なキャップ層を提供するステップをさらに包含し、該キャップ層は、実質的に緩和しており、前記緩和し勾配した層が該キャップ層の上に成長する、請求項７５に記載の方法。
  85. 前記組成的に均一なキャップ層の格子定数は、前記第１の層の格子定数とは異なる、請求項８４に記載の方法。
  86. 第１の半導体層と、さらにシリコンおよびゲルマニウムを含む緩和し勾配したエピタキシャル層であって、０％より大きく１００％までの範囲にわたるゲルマニウム含量を有する最終的な組成に対して、およそ２５％Ｇｅ／μｍを超える勾配でゲルマニウム含量を増加するように勾配される緩和し勾配したエピタキシャル層とを含み、１０７／ｃｍ２を超えないスレッディング転位密度を有する、半導体構造。
  87. 前記転位パイルアップ密度は、１／ｃｍを超えない、請求項８６に記載の構造。
  88. 前記転位パイルアップ密度は、０．０１／ｃｍを超えない、請求項８６に記載の構造。
  89. 前記緩和し勾配した層は、少なくとも３０％Ｇｅ／μｍの速度で勾配される、請求項８６に記載の構造。
  90. 前記緩和し勾配した層は、少なくとも４０％Ｇｅ／μｍの速度で勾配される、請求項８６に記載の構造。
  91. 前記緩和し勾配した層は、０．１μｍ〜０．４μｍの範囲にわたる厚さを有する、請求項８６に記載の構造。
  92. 前記第１の半導体は、該第１の半導体の表面にわたり実質的に均一に分布する複数のスレッディング転位を有し、前記第１の層の表面の上に組成的に均一なキャップ層を提供するステップをさらに包含し、該キャップ層は、実質的に緩和しており、該第１の層の格子定数とは異なる格子定数を有し、前記緩和し勾配した層が該キャップ層の上に位置する、請求項８６に記載の構造。
  93. 半導体基板と、
    該基板の上に位置する組成的に勾配した層と、
    該組成的に勾配した層の上に位置する実質的に緩和した組成的に均一なキャップ層であって、１／ｃｍより小さい転位パイルアップの密度を有する、実質的に緩和した組成的に均一なキャップ層と
    を含む、半導体構造。
  94. 前記キャップ層は、０．０１／ｃｍより小さい転位パイルアップの密度を有する、請求項９３に記載の半導体構造。
  95. 第１の半導体層の表面にわたり実質的に均一に分布する複数のスレッディング転位を有する第１の半導体層と、
    該第１の該表面の上に位置する組成的に均一なキャップ層であって、実質的に緩和した組成的に均一なキャップ層と
    該緩和したキャップ層の上に位置するｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタと
    を含む半導体層であって
    該ＰＭＯＳトランジスタは、
    該緩和したキャップ層の一部分の上に位置するゲート誘電体部分と、
    該ゲート誘電体部分の上に位置するゲートであって、伝導層を含む、ゲートと、
    該ゲート誘電体部分に近接して位置するソースおよびドレインであって、ｐ型ドーパントを含むソースおよび第１のドレインと
    を含む、半導体構造。
  96. 第１の半導体層の表面にわたり実質的に均一に分布する複数のスレッディング転位を有する第１の半導体層と、
    該第１の該表面の上に位置する組成的に均一なキャップ層であって、実質的に緩和した組成的に均一なキャップ層と
    該緩和したキャップ層の上に位置するｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタと
    を含む半導体層であって、
    該ＮＭＯＳトランジスタは、
    該緩和したキャップ層の一部分の上に位置するゲート誘電体部分と、
    該ゲート誘電体部分の上に位置するゲートであって、伝導層を含む、ゲートと、
    該ゲート誘電体部分に近接して位置するソースおよびドレインであって、ｎ型ドーパントを含むソースおよびドレインと
    を含む、半導体構造。
  97. 第１の半導体層の表面にわたり実質的に均一に分布する複数のスレッディング転位を有する第１の半導体層と、
    該第１の該表面の上に位置する組成的に均一なキャップ層であって、実質的に緩和した組成的に均一なキャップ層と
    該緩和したキャップ層の上に位置するｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタと
    を含む半導体層であって、
    該ＰＭＯＳトランジスタは、
    該緩和したキャップ層の第１の一部分の上に位置する第１のゲート誘電体部分と、
    該第１のゲート誘電体部分の上に位置する第１のゲートであって、第１の伝導層を含む、第１のゲートと、
    該第１のゲート誘電体部分に近接して位置する第１のソースおよび第１のドレインであって、ｐ型ドーパントを含む第１のソースおよび第１のドレインと
    を含み、
    該半導体構造は、さらに、
    該緩和したキャップ層の上に位置するｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタと
    を含み、
    該ＮＭＯＳトランジスタは、
    該緩和キャップ層の第２の一部分の上に位置する第２のゲート誘電体部分と、
    該第２のゲート誘電体部分の上に位置する第２のゲートであって、第２の伝導層を含む、第２のゲートと、
    該第２のゲート誘電体部分に近接して位置する第２のソースおよび第２のドレインであって、ｎ型ドーパントを含む第２のソースおよび第２のドレインと
    を含む、半導体構造。
  98. 第１の半導体層と、さらにシリコンおよびゲルマニウムを含む緩和し勾配したエピタキシャル層であって、０％より大きく１００％までの範囲にわたるゲルマニウム含量を有する最終的な組成に対して、およそ２５％Ｇｅ／μｍを超える勾配でゲルマニウム含量を増加するように勾配される緩和し勾配したエピタキシャル層とを含む半導体層であって、該半導体層は、１０７／ｃｍ２を超えないスレッディング転位密度を有し、
    該半導体層は、
    該勾配した層の上に位置する緩和された組成的なキャップ層と、
    該緩和したキャップ層の上に位置するｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタと
    をさらに含み、
    該ＰＭＯＳトランジスタは、
    該緩和したキャップ層の一部分の上に位置するゲート誘電体部分と、
    該ゲート誘電体部分の上に位置するゲートであって、伝導層を含む、ゲートと、
    該ゲート誘電体部分に近接して位置するソースおよびドレインであって、ｐ型ドーパントを含むソースおよび第１のドレインと
    を含む、半導体構造。
  99. 第１の半導体層と、さらにシリコンおよびゲルマニウムを含む緩和し勾配したエピタキシャル層であって、０％より大きく１００％までの範囲にわたるゲルマニウム含量を有する最終的な組成に対して、およそ２５％Ｇｅ／μｍを超える勾配でゲルマニウム含量を増加するように勾配される緩和し勾配したエピタキシャル層とを含む半導体層であって、該半導体層は、１０７／ｃｍ２を超えないスレッディング転位密度を有し、
    該半導体層は、
    該勾配層の上に位置する緩和された組成的なキャップ層と、
    該緩和したキャップ層の上に位置するｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタと
    をさらに含み、
    該ＮＭＯＳトランジスタは、
    該緩和したキャップ層の一部分の上に位置するゲート誘電体部分と、
    該ゲート誘電体部分の上に位置するゲートであって、伝導層を含む、ゲートと、
    該ゲート誘電体部分に近接して位置するソースおよびドレインであって、ｎ型ドーパントを含むソースおよびドレインと
    を含む、半導体構造。
  100. 第１の半導体層と、さらにシリコンおよびゲルマニウムを含む緩和し勾配したエピタキシャル層であって、０％より大きく１００％までの範囲にわたるゲルマニウム含量を有する最終的な組成に対して、およそ２５％Ｇｅ／μｍを超える勾配でゲルマニウム含量を増加するように勾配される緩和し勾配したエピタキシャル層とを含む半導体層であって、該半導体層は、１０７／ｃｍ２を超えないスレッディング転位密度を有し、
    該半導体層は、
    該勾配層の上に位置する緩和した組成的なキャップ層と、
    該緩和したキャップ層の上に位置するｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタと
    をさらに含み、
    該ＰＭＯＳトランジスタは、
    該緩和したキャップ層の第１の一部分の上に位置する第１のゲート誘電体部分と、
    該第１のゲート誘電体部分の上に位置するゲートであって、第１の伝導層を含む、第１のゲートと、
    該第１のゲート誘電体部分に近接して位置する第１のソースおよび第１のドレインであって、ｐ型ドーパントを含む第１のソースおよび第１のドレインと
    を含み、
    該半導体構造は、
    該緩和したキャップ層の上に位置するｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタと
    をさらに含み、
    該ＮＭＯＳトランジスタは、
    該緩和キャップ層の第２の一部分の上に位置するゲート第２の誘電体部分と、
    該第２のゲート誘電体部分の上に位置するゲートであって、第２の伝導層を含む、第２のゲートと、
    該第２のゲート誘電体部分に近接して位置する第２のソースおよび第２のドレインであって、ｎ型ドーパントを含む第２のソースおよび第２のドレインと
    を含む、半導体構造。
  101. 前記組成的に均一なキャップ層は、１ｎｍより小さい平均表面粗さを有する、請求項１に記載の半導体構造。
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