KR20110061329A - 반도체 소자 - Google Patents
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Abstract
반도체 소자의 형성 방법이 제공된다. 반도체 소자의 형성 방법은 서로 인접한 제1 도전 라인들 및 서로 인접한 제2 도전 라인들 사이에 유전막을 형성하고, 서로 인접한 제2 도전 라인들 사이의 유전막을 제거하는 것을 포함한다.
비휘발성 메모리 소자, 저유전막, 커플링
Description
본 발명은 반도체 소자에 관한 것으로, 특히 비휘발성 메모리 소자에 관한 것이다.
다양한 전자 기기에는 물론 자동차, 선박을 비롯한 거의 모든 산업 분야에서 반도체를 사용하게 됨에 따라, 현대 산업 구조에서 반도체 산업이 갖는 위상은 날로 높아지고 있다. 반도체 장치가 이와 같이 다양한 산업분야에서 활용되고, 전자기기, 자동차 및 선박 등의 품질을 결정하는 중요한 요소가 됨에 따라, 우수한 특성을 갖는 반도체 장치에 대한 수요가 증가하게 되었다. 이러한 요구에 맞추어 반도체 장치의 고집적화, 저소비 전력화 및/또는 고속화 등을 구현하기 위한 반도체 기술들이 개발되고 있다.
반도체 장치의 정보 저장 능력, 정보의 기록 및 소거 특성은 비휘발성 메모리 소자가 부착된 여러 기기들의 신뢰성과 직결되므로 그 중요성이 커지고 있는 실정이다. 특히, 반도체 소자의 고집적화의 추세에 따라, 미세한 반도체 소자 사이의 커플링에 의해 반도체 소자의 성능이 저하되는 문제점이 대두되고 있다. 이로 인해, 반도체 소자 사이의 커플링을 감소시키기 위해 많은 연구들이 진행되고 있다.
본 발명이 이루고자하는 일 기술적 과제는 신뢰성이 향상된 반도체 소자를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는 워드 라인들 사이에 기생 정전 용량이 감소된 반도체 소자를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위해 본 발명은 반도체 소자의 형성 방법을 제공한다. 본 발명에 따른 반도체 소자의 형성 방법은 제1 영역 및 제2 영역을 포함하는 기판을 준비하는 것, 상기 제1 영역 및 상기 제2 영역의 상기 기판 상에 제1 간격으로 이격된 제1 도전 라인들, 및 상기 제1 간격보다 넓은 제2 간격으로 이격된 제2 도전 라인들을 각각 형성하는 것, 서로 인접한 상기 제1 도전 라인들 사이 및 서로 인접한 상기 제2 도전 라인들 사이를 채우는 유전막을 형성하는 것, 상기 유전막의 상부면이 상기 제1 도전 라인들 및 상기 제2 도전 라인들의 상부면보다 낮도록, 상기 유전막을 식각하는 것, 상기 식각된 유전막 상에 스페이서를 형성하되, 상기 스페이서는 서로 인접한 상기 제2 도전 라인들 사이의 상기 식각된 유전막을 노출시키고, 서로 인접한 상기 제1 도전 라인들 사이의 상기 식각된 유전막의 상부면의 전면을 덮는 것 및 서로 인접한 상기 제2 도전 라인들 사이의 상기 식각된 유전막을 제거하는 것을 포함한다.
상기 반도체 소자의 형성 방법은 상기 유전막을 형성하기 전, 상기 제1 도전 라인들과 상기 제2 도전 라인들에 의해 노출된 상기 기판의 상부면, 상기 제1 도전 라인들, 및 상기 제2 도전 라인들을 콘포말하게 덮는 베리어 절연막을 형성하는 것을 더 포함하되, 상기 유전막은 베리어 절연막 상에 형성될 수 있다.
상기 반도체 소자의 형성 방법은 상기 베리어 절연막을 식각하여, 기판에 평행한 바닥부 및 상기 바닥부의 양 단에서 연장되는 측벽부를 포함하는 베리어 절연 패턴을 형성하는 것을 더 포함하되, 상기 베리어 절연 패턴의 상기 측벽부의 상부면은 상기 제1 도전 라인들의 상부면보다 낮을 수 있다.
상기 스페이서를 형성하는 것은, 상기 제1 도전 라인들, 상기 제2 도전 라인들 및 상기 식각된 유전막 상에 스페이서막을 형성하는 것, 상기 스페이서막을 이방성으로 식각하는 것을 포함할 수 있다.
상기 유전막은, 상기 유전막의 물성이 변화하는 임계 온도를 가지고, 상기 스페이서는 상기 임계 온도보다 낮은 온도에서 형성될 수 있다.
상기 기판은, 상기 제1 영역 및 상기 제2 영역으로부터 이격된 주변 영역을 포함하고, 상기 제1 도전 라인들 및 상기 제2 도전 라인들을 형성하는 것은, 상기 주변 영역의 상기 기판 상에 주변 게이트 패턴들을 형성하는 것을 포함하고, 상기 유전막을 형성하는 것은, 서로 인접한 상기 주변 게이트 패턴들 사이에 상기 유전막을 형성하는 것을 포함하고, 상기 유전막을 식각하는 것은, 상기 유전막의 상기 상부면이 상기 주변 게이트 패턴들의 상부면보다 낮도록 식각하는 것을 포함하고, 상기 스페이서를 형성하는 것은, 서로 인접한 상기 주변 게이트 패턴들 사이에 형성된 상기 식각된 유전막의 일부를 덮도록 상기 스페이서를 형성하는 것을 포함하 고, 상기 식각된 유전막을 제거하는 것은, 서로 인접한 상기 주변 게이트 패턴들 사이의 상기 식각된 유전막을 제거하는 것을 포함할 수 있다.
상술된 기술적 과제를 해결하기 위해 본 발명은 반도체 소자를 제공한다. 상기 반도체 소자는 제1 영역 및 제2 영역을 포함하는 기판, 상기 제1 영역의 상기 기판 상에 배치되고, 제1 간격으로 옆으로 이격된 제1 도전 라인들, 상기 제2 영역의 상기 기판 상에 배치되고, 상기 제1 간격보다 넓은 제2 간격으로 옆으로 이격된 제2 도전 라인들, 서로 인접한 상기 제1 도전 라인들 사이를 채우는 제1 유전막, 서로 인접한 상기 제2 도전 라인들 사이를 채우는 제2 유전막, 상기 제1 유전막과 상기 제1 도전 라인 사이에 배치된 베리어 절연 패턴을 포함하되, 상기 베리어 절연 패턴은 기판과 평행한 바닥부 및 상기 바닥부의 양 단에서 연장되는 측벽부를 포함하되, 상기 측벽부의 상부면은 상기 워드 라인들의 상부면보다 낮고, 상기 제1 유전막의 유전 상수는 상기 제2 유전막의 유전 상수보다 작다.
상기 제1 유전막의 상부면은 상기 워드 라인의 상부면보다 낮을 수 있다.
상기 제1 도전 라인들은, 상기 기판 상의 터널 절연막, 상기 터널 절연막 상의 전하 저장막, 상기 전하 저장막 상의 블로킹막 및 상기 블로킹막 상의 제어 게이트 전극을 포함하되, 상기 제1 유전막의 상기 상부면은 상기 전하 저장막의 상부면보다 높고, 상기 제어 게이트 전극의 상부면보다 낮을 수 있다.
상기 제1 유전막은 실리콘 산화막보다 낮은 유전 상수를 가질 수 있다.
본 발명의 실시 예에 따르면, 서로 인접한 제1 도전 라인들 사이를 채우는 제1 유전막 및 서로 인접한 제2 도전 라인들 사이를 채우는 제2 유전막이 배치되되, 제1 유전막은 제2 유전막보다 낮은 유전상수를 가질 수 있다. 이로 인해, 제1 도전 라인들 사이의 기생 정전 용량이 감소하여 신뢰성이 향상된 반도체 소자가 제공될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해 질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 또한, 바람직한 실시 예에 따른 것이기 때문에, 설명의 순서에 따라 제시되는 참조 부호는 그 순서에 반드시 한정되지는 않는다. 도면들에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 막이 다른 막 또는 기판상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 도면들에서 동일한 기능을 갖는 구성 요소에 대해서는 동일한 참조 번호를 병기하였다.
본 발명의 일 실시 예에 따른 반도체 소자가 설명된다. 도 1 은 본 발명의 일 실시 예에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2a 는 본 발명의 일 실시 예에 따른 반도체 소자를 설명하기 위한 것으로, 도 2a 의 스트링 영역(A) 은 도 1 의 I-I' 를 따라 취한 단면도이고, 도 2a 의 주변 영역(B)은 스트링 영역(A)과 이격된 영역일 수 있다.
도 1 및 도 2a 를 참조하면, 본 발명의 일 실시 예에 따른 반도체 소자는 스트링 영역(A) 및 주변 영역(B)을 포함할 수 있다. 스트링 영역(A)에는 메모리 셀이 배치될 수 있고, 주변 영역(B)에는 주변 회로가 배치될 수 있다.
본 발명의 일 실시 예에 따른 반도체 소자의 스트링 영역(A)이 설명된다.
기판(100)은 소자 분리 막(ISO)에 의해 정의된 활성 영역을 가질 수 있다. 상기 활성 영역은 상기 소자 분리막에 의하여 둘러싸인 상기 기판(100)의 일부분에 해당할 수 있다. 상기 활성영역은 제1 방향으로 신장될 수 있다. 상기 활성 영역은 채널 영역을 포함할 수 있다. 반도체 소자의 동작시, 상기 채널 영역 내에 채널이 생성될 수 있다. 상기 기판(100)은 단결정 구조의 반도체를 포함할 수 있다.
상기 스트링 영역(A)의 상기 기판(100)은 메모리 셀 영역(CR) 및 선택 영역(SR)을 포함할 수 있다. 상기 메모리 셀 영역(CR)의 양 측에 선택 영역(SR)들이 각각 배치될 수 있다. 상기 메모리 셀 영역(CR)의 상기 기판(100) 상에 제1 도전 라인들이 배치될 수 있다. 상기 제1 도전 라인들은 워드 라인들(WL)일 수 있다. 상기 선택 영역(SR)들의 상기 기판(100) 상에 제2 도전 라인들이 배치될 수 있다. 상기 메모리 셀 영역(CR)의 일 측의 선택 영역(SR)의 상기 기판(100) 상에 배치된 상기 제2 도전 라인들은 스트링 선택 라인들(SSL1, SSL2)일 수 있다. 상기 메모리 셀 영역(CR)의 타 측의 선택 영역(SR)의 상기 기판(100) 상에 배치된 상기 제2 도전 라인들은 접지 선택 라인들(GSL1, GSL2)일 수 있다.
상기 워드 라인들(WL), 스트링 선택 라인들(SSL1, SSL2) 및 접지 선택 라인들(GSL1, GSL2)은 상기 제1 방향과 교차하는 제2 방향으로 신장될 수 있다. 상기 워드 라인들(WL)은 스트링 선택 라인들(SSL1, SSl2) 및 상기 접지 선택 라인들(GSL1, GSL2) 사이에서 상기 제2 방향으로 신장될 수 있다. 상기 워드 라인들(WL), 상기 스트링 선택 라인들(SSL1, SSL2) 및 상기 접지 선택 라인들(GSL1, GSL2)은 서로 평행할 수 있다.
제1 접지 선택 라인(GSL1) 및 제2 접지 선택 라인(GSL2) 사이에 공통 소스 영역(102)이 배치될 수 있다. 상기 공통 소스 영역(102)은 상기 제2 방향으로 신장할 수 있다. 상기 공통 소스 영역(102)은 상기 제1 및 제2 접지 선택 라인들(GSL1, GSL2)과 평행하게 신장될 수 있다. 상기 공통 소스 영역(104)은 상기 기판(100) 내에 배치될 수 있다. 상기 공통 소스 영역(102)은 상기 기판(100) 내에 불순물이 도핑된 영역일 수 있다. 상기 워드 라인들(WL)과 교차하는 방향으로 신장되는 비트 라인들(BL)이 배치될 수 있다. 상기 비트 라인들(BL)은 상기 제1 방향으로 연장될 수 있다. 상기 비트 라인들(BL)은 콘택 플러그(CP)를 통하여 제1 스트링 선택 라인(SSL1) 및 제2 스트링 선택 라인(SSL2) 사이의 공통 드레인 영역(102)에 연결될 수 있다.
상기 제1 스트링 선택 라인(SSL1)에서 상기 제1 접지 선택 라인(GSL1) 사이의 워드 라인들(WL), 상기 제1 스트링 선택 라인(SSL1), 및 제1 접지 선택 라인(GSL1)은 셀 스트링을 구성할 수 있다. 셀 스트링은 상기 콘택 플러그(CP) 및/또는 상기 공통 소스 영역(104)을 기준으로 거울 대칭으로 배치될 수 있다.
상기 워드 라인들(WL)은 상기 메모리 셀 영역(CR)의 상기 기판(100) 상에 제1 간격(D1)으로 서로 옆으로 이격되어 배치될 수 있다.
본 발명의 일 실시 예에 따른 워드 라인이 설명된다. 도 2b 는 본 발명의 일 실시 예에 따른 반도체 소자의 워드 라인을 설명하기 위한 것으로 도 2a 의 II의 확대도이다.
도 2b 를 참조하면, 상기 워드 라인(WL)은 상기 활성 영역 상에 배치된 터널 절연막(112), 상기 터널 절연막(112) 상의 전하 저장막(114), 상기 전하 저장막(114) 상의 블로킹막(116), 및 상기 블로킹막(116) 상의 제어 게이트 전극(118)을 포함할 수 있다. 상기 터널 절연막(112), 상기 전하 저장막(114), 상기 블로킹막(116) 및 상기 제어 게이트 전극(118)은 상기 기판(100) 상에 차례로 적층될 수 있다. 상기 제어 게이트 전극(118)은 상기 블로킹막(116) 상에 배치되고, 상기 활성 영역을 상기 제2 방향으로 가로지를 수 있다.
상기 터널 절연막(112)은 단일층 또는 다층일 수 있다. 예를 들어, 상기 터널 유전막(112)은 실리콘 산질화막, 실리콘 질화막, 실리콘 산화막 및 금속 산화막 중에서 선택된 적어도 어느 하나를 포함할 수 있다.
상기 전하 저장막(114)은 도프트(doped) 폴리 실리콘 또는 언도프트(undoped) 폴리 실리콘을 포함할 수 있다. 또는, 상기 전하 저장막(114)은 전하를 저장할 수 있는 전하 트랩 사이트(site)들을 포함할 수 있다. 예를 들면, 상기 전하 저장막(114)은 실리콘 질화막, 금속 질화막, 금속 산질화막, 금속 실리콘 산화막, 금속 실리콘 산질화막 및 나노 도트들(nanodots) 중에서 적어도 어느 하나를 포함할 수 있다.
상기 블로킹막(116)은 상기 터널 절연막(112)보다 높은 유전상수를 갖는 물질을 포함할 수 있다. 상기 블로킹막(116)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 및 고유전막 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 상기 고유전막은 금속 산화막, 금속 질화막 및 금속 산질화막 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 상기 고유전막은 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 탄탈륨(Ta), 란탄(La), 세륨(Ce), 프라세오디뮴(Pr) 등을 포함할 수 있다.
상기 제어 게이트 전극(118)은 도핑된 폴리 실리콘, 금속, 금속 실리사이드 및 금속 질화막 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 상기 금속 실리사이드는 텅스텐 실리사이드막, 티타늄 실리사이드막, 코발트 실리사이드막, 탄탈륨 실리사이드막을 포함할 수 있다. 상기 금속 질화막은 질화 티타늄, 질화 탄탈륨을 포함할 수 있다.
다시 도 1 및 도 2a 를 참조하면, 상기 제1 및 제2 스트링 선택 라인(SSL1, SSL2)들은 상기 선택 영역들(SR) 중 어느 하나의 선택 영역(SR)의 상기 기판(100) 상에 제2 간격(D2)으로 옆으로 이격되어 배치될 수 있다. 상기 제1 및 제2 접지 선택 라인(GSL1, GSL2)들은 상기 선택 영역들(SR) 중 다른 하나의 선택 영역(SR)의 상기 기판(100) 상에 제2 간격(D2)으로 옆으로 이격되어 배치될 수 있다. 상기 제2 간격(D2)은 상기 제1 간격(D2)보다 넓을 수 있다. 상기 제1 스트링 선택 라인(SSL1) 및 상기 제1 스트링 선택 라인(SSL1)과 인접한 워드 라인(WL) 사이의 간격은 상기 제1 간격(D1)일 수 있다. 상기 제1 접지 선택 라인(GSL1) 및 상기 제1 접지 선택 라인(GSL1)과 인접한 워드 라인(WL) 사이의 간격은 상기 제1 간격(D1)일 수 있다.
본 발명의 일 실시 예에 따른 선택 라인이 설명된다. 도 2c 및 도 2d 는 본 발명의 일 실시 예에 따른 반도체 소자의 선택 라인을 설명하기 위한 것으로, 각각 도 2a 의 III 및 IV 의 확대도이다.
도 2c 및 도 2d 를 참조하면, 선택 라인들(SSL1, SSL2, GSL1, GSL2)은 상기 기판(100) 상의 선택 게이트 절연막(122), 상기 선택 게이트 절연막(122) 상의 선택 게이트 층간 절연막(126) 및 상기 선택 게이트 절연막(122) 상의 선택 게이트 전극(124, 128)을 포함할 수 있다. 상기 선택 게이트 전극(124, 128)은 하부 선택 게이트 전극(124) 및 하부 선택 게이트 전극(124) 상의 상부 선택 게이트 전극(128)을 포함할 수 있다. 상기 상부 선택 게이트 전극(128)은 상기 하부 선택 게이트 전그(124) 상에 배치되고, 상기 활성 영역을 상기 제2 방향으로 가로지를 수 있다.
상기 선택 게이트 절연막(122), 상기 하부 선택 게이트 전극(124), 상기 선택 게이트 층간 절연막(126) 및 상기 상부 선택 게이트 전극(128)은 도 2b 참조하여 설명된 터널 절연막(112), 전하 저장막(114), 블로킹막(116) 및 제어 게이트 전극(118)과 각각 동일한 물질을 포함할 수 있다. 상기 선택 게이트 층간 절연막(126)의 폭은 상기 하부 선택 게이트 전극(124) 및 상부 선택 게이트 전극(128)의 폭보다 좁을 수 있다. 상기 하부 선택 게이트 전극(124) 및 상기 상부 선택 게이트 전극(128)은 서로 접촉할 수 있다.
다시 도 1 및 도 2a 를 참조하면, 서로 인접한 상기 워드 라인들(WL) 사이의 상기 기판(100) 내에 소스/드레인 영역(S/D)이 배치될 수 있다. 상기 소스/드레인 영역(S/D)은 도펀트들에 의해 도핑된 영역일 수 있다. 이와는 달리, 상기 소스/드레인 영역(S/D)은 상기 게이트 전극(118)에 인가되는 동작 접압에 의해 생성되는 반전층을 포함할 수 있다. 상기 반전층은 상기 동작 전압으로 인하여 상기 게이트 전극(118)에서 발생되는 가장자리 전계(fringe field)에 의해 생성될 수 있다.
서로 인접한 상기 워드 라인들(WL) 사이, 상기 제1 스트링 선택 라인(SSL1)과 상기 제1 스트링 선택 라인(SSL1)에 인접한 워드 라인(WL) 사이, 및 상기 제1 접지 선택 라인(GSL1)과 상기 제1 접지 선택 라인(GSL1)에 인접한 워드 라인(WL) 사이에 제1 유전막(150)이 배치될 수 있다. 상기 제1 유전막(150)은 상기 소스/드레인 영역(S/D) 상에 형성될 수 있다.
상기 제1 유전막(150)의 상부면은 상기 워드 라인들(WL)의 상부면보다 낮을 수 있다. 상기 제1 유전막(150)의 상부면은 상기 스트링 선택 라인들(SSL1, SSL2) 및 상기 접지 선택 라인들(GSL1, GSL2)의 상부면보다 낮을 수 있다. 상기 제1 유전막(150)의 상부면은 도 2b 를 참조하여 설명된 상기 제어 게이트 전극(118)의 상부면보다 낮고, 도 2b 를 참조하여 설명된 상기 전하 저장막(114)의 상부면보다 높을 수 있다. 상기 제1 유전막(150)의 상부면은 도 2b 를 참조하여 설명된 상기 블로킹막(116)의 상부면보다 높을 수 있다. 도면에 도시된 바와는 달리, 상기 유전막(150)의 상부면은 상기 블로킹막(116)의 상부면보다 낮고, 상기 전하 저장막(114)의 상부면보다 높을 수 있다.
상기 제1 유전막(150)의 유전 상수는 3 이하일 수 있다. 상기 제1 유전막(150)의 유전 상수는 실리콘 산화막의 유전 상수보다 작을 수 있다. 상기 제1 유전막(150)의 유전 상수는 중온 산화막(MTO)의 유전 상수보다 작을 수 있다. 예를 들어, 상기 제1 유전막(150)은 SiCOH 를 포함할 수 있다.
상기 스트링 선택 라인들(SSL1, SSL2) 사이 및 상기 접지 선택 라인들(GSL1, GSL2) 사이에 제2 유전막(170)이 배치될 수 있다. 상기 제2 유전막(170)은 상기 선택 라인들(SSL1, SSL2, GSL1, GSL2)의 상부면 및 상기 워드 라인들(WL)의 상부면 전체를 덮을 수 있다. 상기 제2 유전막(170)의 유전 상수는 상기 제1 유전막(150)의 유전 상수보다 클 수 있다. 상기 제2 유전막(170)은 실리콘 산화막일 수 있다.
상기 제1 유전막(150)과 상기 워드 라인들(WL) 사이, 상기 제1 유전막(150)과 제1 스트링 선택 라인(SSL1) 사이, 및 상기 제1 유전막(150)과 상기 제1 접지 선택 라인(GSL1) 사이에 제1 베리어 절연 패턴(143)이 개재될 수 있다. 상기 제1 베리어 절연 패턴(143)은 상기 제1 유전막(150)과 상기 기판(100) 사이에 개재될 수 있다. 상기 제1 베리어 절연 패턴(143)에 의해 상기 제1 유전막(150)은 상기 기판(100), 상기 워드 라인들(WL) 및 상기 제1 선택 라인들(SSL1, GSL1)로부터 이격될 수 있다.
상기 제2 유전막(170)과 상기 선택 라인들(SSL1, SSL2, GSL1, GSL2) 사이에 제2 베리어 절연 패턴(144)이 개재될 수 있다. 상기 제2 베리어 절연 패턴(144)은 상기 제1 및 제2 스트링 선택 라인들(SSL1, SSL2) 사이의 상기 기판(100)과 상기 제2 유전막(170) 사이에 개재될 수 있다. 상기 제2 베리어 절연 패턴(144)은 상기 제1 및 상기 제2 접지 선택 라인들(GSL1, GSL2) 사이의 상기 기판(100)과 상기 제2 유전막(170) 사이에 개재될 수 있다. 상기 제2 베리어 절연 패턴(144)은 상기 제1 베리어 절연 패턴(143)과 동일한 물질을 포함할 수 있다.
상기 베리어 절연 패턴들(143, 144)은 상기 기판(100)에 평행한 바닥부와 상기 바닥부의 양 단에서 상기 워드 라인들(WL) 및 상기 선택 라인들(SSL1, SSL2, GSL1, GSL2)의 측벽을 따라 연장되는 측벽부를 각각 포함할 수 있다. 상기 베리어 절연 패턴들(143, 144)의 상기 바닥부 및 측벽부는 경계면 없이 서로 연결될 수 있다. 상기 베리어 절연 패턴들(143, 144)의 상기 바닥부 및 상기 측벽부는 일체(one body)일 수 있다. 상기 베리어 절연 패턴들(143, 144)의 바닥부 및 상기 측벽부는 동일한 공정에서 제공될 수 있다.
상기 제1 베리어 절연 패턴(143)의 상기 바닥부는 상기 기판(100)과 상기 제1 유전막(150) 사이에 배치될 수 있다. 상기 제1 베리어 절연 패턴(143)의 상기 바닥부는 상기 소스/드레인 영역(S/D)을 덮을 수 있다. 상기 제2 베리어 절연 패턴(144)의 상기 바닥부는 상기 기판(100)과 상기 제2 유전막(170) 사이에 배치될 수 있다. 상기 제2 베리어 절연 패턴(144)의 상기 바닥부는 상기 공통 드레인 영역(102) 및 상기 공통 소스 영역(104)을 덮을 수 있다.
상기 제1 베리어 절연 패턴(143)의 상기 측벽부는 상기 워드 라인들(WL)과 상기 제1 유전막(150) 사이, 상기 제1 스트링 선택 라인(SSL1)과 상기 제1 유전막(150) 사이, 및 상기 제1 접지 선택 라인(GSL1)과 상기 제1 유전막(150) 사이에 개재될 수 있다. 상기 제1 베리어 절연 패턴(143)의 상기 측벽부의 상부면 및 상기 제2 베리어 절연 패턴(144)의 상기 측벽부의 상부면은 동일한 높이를 가질 수 있다.
상기 베리어 절연 패턴들(143, 144)의 상기 측벽부들의 상부면은 상기 워드 라인들(WL), 상기 선택 라인들(SSL1, SSL2, GSL1, GSL2)의 상부면들보다 낮을 수 있다. 상기 베리어 절연 패턴들(143, 144)의 상기 측벽부들의 상기 상부면과 상기 제1 유전막(150)의 상기 상부면은 실질적으로 동일한 높이를 가질 수 있다. 상기 베리어 절연 패턴들(143, 144)의 상기 측벽부들의 상기 상부면과 상기 제1 유전막(150)의 상기 상부면은 공면을 이룰 수 있다. 상기 베리어 절연 패턴들(143, 144)의 상기 측벽부들의 상기 상부면과 상기 제1 유전막(150)의 상기 상부면은 서로 평평(flat)할 수 있다. 이와는 달리, 상기 베리어 절연 패턴들(143, 144)의 상기 측벽부들의 상기 상부면과 상기 제1 유전막(150)의 상기 상부면의 높이는 다를 수 있다.
상기 베리어 절연 패턴들(143, 144)은 절연성을 갖는 물질을 포함할 수 있다. 상기 베리어 절연 패턴들(143, 144)의 유전 상수는 상기 제1 유전막(150)의 유전 상수보다 클 수 있다. 예를 들어, 상기 베리어 절연 패턴들(143, 144)은 실리콘 산화막을 포함할 수 있다. 상기 베리어 절연 패턴들(143, 144)은 중온 산화막(MTO)일 수 있다.
상기 제1 유전막(150)의 상기 상부면, 상기 제1 베리어 절연 패턴(143)의 상기 측벽부의 상기 상부면, 및 상기 제2 베리어 절연 패턴(144)의 상기 측벽부의 상기 상부면 상에 스페이서(160)가 배치될 수 있다.
상기 스페이서(160)는 상기 제1 유전막(150)의 상기 상부면의 전면을 덮을 수 있다. 상기 스페이서(160)는 상기 베리어 절연 패턴들(143, 144)의 상기 측벽부들의 상기 상부면을 덮을 수 있다. 상기 스페이서(160)는 서로 인접한 상기 워드 라인들(WL) 사이의 공간을 채울수 있다. 상기 스페이서(160)는 상기 워드 라인들(WL) 및 선택 라인들(SSL1, SSL2, GSL1, GSL2)의 측벽과 접촉할 수 있다.
상기 스페이서(160)는 상기 제1 유전막(150)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 상기 스페이서(160)는 실리콘 산화막을 포함할 수 있다. 상기 제1 유전막(150)은 상기 스페이서(160)보다 작은 유전 상수를 가질 수 있다. 상기 제2 유전막(170)은 상기 스페이서(160)를 덮을 수 있다.
본 발명의 일 실시 예에 따른 반도체 소자의 주변 영역(B)이 설명된다.
도 2a 를 참조하면, 상기 주변 영역(B)의 상기 기판(100) 상에 주변 게이트 패턴들(PG)이 배치될 수 있다. 상기 주변 게이트 패턴들(PG)은 상기 주변 영역(B)의 상기 기판(100) 상에 제3 간걱(D3)으로 서로 이격되어 배치될 수 있다. 상기 제3 간격(D3)은 상기 제1 간격(D1)보다 넓을 수 있다. 상기 주변 게이트 패턴들(PG)은 주변 게이트 절연막(132) 및 상기 주변 게이트 절연막(132) 상의 주변 게이트 전극(134, 136)을 포함할 수 있다. 상기 주변 게이트 전극(134)은 상기 주변 게이트 절연막(132) 상의 하부 주변 게이트 전극(134) 및 상기 하부 주변 게이트 전극(134) 상의 상부 주변 게이트 전극(136)을 포함할 수 있다.
상기 주변 게이트 절연막(132), 상기 하부 주변 게이트 전극(134) 및 상부 주변 게이트 전극(136)은 도 2b 를 참조하여 설명된 터널 절연막(112), 전하 저장 막(114) 및 제어 게이트 전극(118)과 각각 동일한 물질을 포함할 수 있다.
서로 인접한 상기 주변 게이트 패턴들(PG) 사이의 상기 기판(100) 내에 소스/드레인 영역(S/D)이 배치될 수 있다. 상기 제2 유전막(170)은 서로 인접한 상기 주변 게이트 패턴들(PG) 사이에 배치되고, 상기 주변 게이트 패턴(PG)을 덮을 수 있다. 상기 제2 유전막(170)과 상기 주변 게이트 패턴(PG) 사이, 및 상기 제2 유전막(170)과 상기 기판(100) 사이에 제3 베리어 절연 패턴(146)이 배치될 수 있다.
상기 제3 베리어 절연 패턴(146)은 상기 기판(100)과 평행한 바닥부 및 상기 바닥부의 양 단에서 상기 주변 게이트 패턴들(PG)의 측벽으로 연장되는 측벽부를 포함할 수 있다. 상기 제3 베리어 절연 패턴(146)의 상기 바닥부는 상기 제2 유전막(170) 및 상기 기판(100) 사이에 배치되고, 상기 제3 베리어 절연 패턴(146)의 상기 측벽부는 상기 제2 유전막(170)과 상기 주변 게이트 패턴들(PG) 사이에 배치될 수 있다. 상기 제3 베리어 절연 패턴(146)의 상기 측벽부의 상기 상부면은 상기 주변 게이트 패턴들(PG)의 상부면보다 낮을 수 있다. 상기 스페이서(160)는 상기 제3 베리어 절연 패턴(146)의 상기 측벽부의 상기 상부면을 덮을 수 있다. 상기 제3 베리어 절연 패턴(146)은 상기 제1 및 제2 베리어 절연 패턴(143, 144)와 동일한 물질을 포함할 수 있다.
본 발명의 일 실시 예에 따르면, 상기 워드 라인들(WL) 사이에 실리콘 산화막보다 유전 상수가 작은 제1 유전막(150)이 배치되어, 워드 라인들(WL) 사이의 커플링이 감소되어, 고성능의 반도체 소자가 제공될 수 있다.
본 발명의 일 실시 예에 따른 반도체 소자의 형성 방법이 설명된다. 도 3a 내지 도 3e 는 본 발명의 일 실시 예에 따른 반도체 소자의 형성 방법을 설명하기 위한 도면들이다.
도 3a 를 참조하면, 기판(100)이 제공된다. 상기 기판(100)은 단결정 구조의 실리콘 기판을 포함할 수 있다. 상기 기판(100)은 스트링 영역(A) 및 상기 스트링 영역(A)으로부터 이격된 주변 영역(B)을 포함할 수 있다. 상기 스트링 영역(A)은 메모리 셀 영역(CR) 및 상기 메모리 셀 영역(CR)의 양 측에 배치되는 선택 영역(SR)을 포함할 수 있다.
상기 메모리 셀 영역(CR)의 상기 기판(100) 상에 캡핑막(140)을 포함하는 워드 라인들(WL)이 형성될 수 있다. 상기 워드 라인들(WL)은 상기 기판(100) 상에 제1 간격(D1)으로 이격되어 형성될 수 있다. 상기 선택 영역(SR)의 상기 기판(100) 상에 상기 캡핑막(140)을 포함하는 선택 라인들(SSL1, SSL2, GSL1, GSL2)이 형성될 수 있다. 상기 스트링 선택 라인들(SSL1, SSL2)은 상기 기판(100) 상에 상기 제1 간격(D1)보다 넓은 제2 간격(D2)으로 서로 이격되어 형성될 수 있다. 상기 접지 선택 라인들(GSL1, GSL2)은 상기 기판(100) 상에 상기 제2 간격으로 서로 이격되어 형성될 수 있다. 상기 주변 영역(B)의 상기 기판(100) 상에 상기 캡핑막(140)을 포함하는 주변 게이트 패턴(PG)이 형성될 수 있다. 상기 캡핑막(140)은 실리콘 산화막을 포함할 수 있다.
상기 워드 라인들(WL), 상기 선택 라인들(SSL1, SSL2, GSL1, GSL2) 및 상기 주변 게이트 패턴들(PG)의 형성 방법이 설명된다.
도 2b 를 참조하여, 본 발명의 일 실시 예에 따른 워드 라인(WL)의 형성 방 법이 설명된다. 상기 워드 라인들(WL)을 형성하는 것은, 상기 기판(100) 상에 터널 절연막(112)을 형성하는 것, 상기 터널 절연막(112) 상에 전하 저장막(114)을 형성하는 것, 상기 전하 저장막(114) 상에 블로킹막(116)을 형성하는 것, 및 상기 블로킹막(116) 상에 제어 게이트 전극(118)을 형성하는 것을 포함할 수 있다.
도 2c 및 도 2d 를 참조하여, 본 발명의 일 실시 예에 따른 선택 라인들(SSL1, SSL2, GSL1, GSL2)의 형성 방법이 설명된다. 상기 선택 라인들(SSL1, SSL2, GSL1, GSL2)을 형성하는 것은, 상기 기판(100) 상에 선택 게이트 절연막(122)을 형성하는 것, 상기 선택 게이트 절연막(122) 상에 하부 선택 게이트 전극(124)을 형성하는 것, 상기 하부 선택 게이트 전극(124) 상에 선택 게이트 층간 절연막(126)을 형성하는 것 및 상기 하부 선택 게이트 전극(124) 상에 상부 선택 게이트 전극(128)을 형성하는 것을 포함할 수 있다.
다시, 도 3a 를 참조하여, 본 발명의 일 실시 예에 따른 주변 게이트 패턴(PG)의 형성 방법이 설명된다. 상기 주변 게이트 패턴(PG)을 형성하는 것은, 상기 기판(100) 상에 주변 게이트 절연막(132)을 형성하는 것, 상기 주변 게이트 절연막(132) 상에 하부 주변 게이트 전극(134)을 형성하는 것 및 상기 하부 주변 게이트 전극(134) 상에 상부 주변 게이트 전극(138)을 형성하는 것을 포함할 수 있다.
상기 터널 절연막(112), 상기 선택 게이트 절연막(122) 및 상기 주변 게이트 절연막(132)은 동일한 공정에서 형성될 수 있다. 상기 전하 저장막(114), 상기 하부 선택 게이트 전극(124) 및 상기 하부 주변 게이트 전극(134)은 동일한 공정에서 형성될 수 있다. 상기 블로킹막(116) 및 상기 선택 게이트 층간 절연막(126)은 동일한 공정에서 형성될 수 있다. 상기 제어 게이트 전극(118), 상기 상부 선택 게이트 전극(128) 및 상기 상부 주변 게이트 전극(138)은 동일한 공정에서 형성될 수 있다.
서로 인접한 워드 라인들(WL) 사이의 상기 기판(100) 내에 소스/드레인 영역(S/D)이 형성될 수 있다. 서로 인접한 상기 스트링 선택 라인들(SSL1, SSL2) 사이에 공통 드레인 영역(102)이 형성될 수 있다. 상기 접지 선택 라인들(GSL1, GSL2) 사이의 상기 기판(100) 내에 공통 소스 영역(104)이 형성될 수 있다. 상기 소즈/드레인 영역(S/D), 공통 드레인 영역(102) 및 상기 공통 소스 영역(104)은 불순물을 도핑하여 형성될 수 있다.
도 3b 를 참조하면, 상기 워드 라인들(WL), 상기 선택 라인들(SSL1, SSL2, GSL1, GSL2), 상기 주변 게이트 패턴(PG) 및 상기 캡핑막(140)을 콘포말하게 덮는 베리어 절연막(142)이 형성될 수 있다. 상기 베리어 절연막(142)은 상기 워드 라인들(WL), 상기 선택 라인들(SSL1, SSL2, GSL1, GSL2) 및 상기 주변 게이트 패턴들(PG)에 의해 노출된 상기 기판(100)을 덮을 수 있다. 상기 베리어 절연막(142)은 서로 인접한 워드 라인들(WL) 사이, 상기 스트링 선택 라인들(SSL1, SSL2) 사이, 상기 접지 선택 라인들(GSL1, GSL2) 사이 및 서로 인접한 주변 게이트 패턴들(PG) 사이의 일부를 채울 수 있다. 상기 베리어 절연막(142)은 중온 산화막(MTO)을 포함할 수 있다.
상기 베리어 절연막(142) 상에 제1 유전막(150)이 형성될 수 있다. 상기 베 리어 절연막(142)에 의해 상기 제1 유전막(150)은 상기 기판(100), 상기 워드 라인들(WL), 상기 선택 라인들(SSL1, SSL2, GSL1, GSL2) 및 상기 주변 게이트 패턴들(PG)로부터 이격될 수 있다. 상기 제1 유전막(150)을 형성하고 열처리 공정이 수행될 수 있다. 상기 열처리 공정은 질소 분위기에서 열처리하는 것을 포함할 수 있다.
상기 제1 유전막(150)은 서로 인접한 상기 워드 라인들(WL) 사이의 공간을 채울 수 있다. 상기 제1 유전막(150)은 상기 제1 스트링 선택 라인(SSL1) 및 상기 제1 스트링 선택 라인(SSL1)과 인접한 워드 라인(WL) 사이의 공간을 채울 수 있다. 상기 제1 유전막(150)은 상기 제1 접지 선택 라인(GSL1) 및 상기 제1 접지 선택 라인(GSL1)과 인접한 워드 라인(WL) 사이의 공간을 채울 수 있다. 상기 제1 유전막(150)은 상기 스트링 선택 라인들(SSL1, SSL2) 사이의 공간을 채울 수 있다. 상기 제1 유전막(150)은 상기 접지 선택 라인들(GSL1, GSL2) 사이의 공간을 채울 수 있다. 상기 제1 유전막(150)은 서로 인접한 상기 주변 게이트 패턴들(PG) 사이의 공간을 채울 수 있다. 상기 제1 유전막(150)은 상기 워드 라인들(WL), 상기 선택 라인들(SSL1, SSL2, GSL1, GSL2) 및 상기 주변 게이트 패턴들(PG)의 상부면을 덮을 수 있다.
상기 제1 유전막(150)의 유전 상수는 3 이하일 수 있다. 예를 들어, 상기 제1 유전막(150)은 SiCOH 를 포함할 수 있다. 상기 제1 유전막(150)은 물성이 변화되는 임계 온도를 가질 수 있다. 예를 들어, 상기 임계온도 이상에서 상기 제1 유전막(150)의 유전 상수가 변화될 수 있다.
도 3c 를 참조하면, 상기 캡핑막(140)을 식각 정지막으로 평탄화 공정이 수행될 수 있다. 상기 평탕화 공정은 에치백 공정 또는 화학적 기계적 연마(CMP)의 방식으로 수행될 수 있다. 상기 평탄화 공정 후, 상기 캡핑막(140), 상기 베리어 절연막(142) 및 상기 제1 유전막(150)이 식각될 수 있다. 상기 베리어 절연막(142) 및 상기 제1 유전막(150)은 동시에 식각될 수 있다.
상기 캡핑막(140), 상기 베리어 절연막(142) 및 상기 제1 유전막(150)이 식각되어, 상기 워드 라인들(WL), 상기 선택 라인들(SSL1, SSL2, GSL1, GSL2) 및 상기 주변 게이트 패턴(PG)의 일부가 노출될 수 있다. 예를 들어, 도 2a 내지 도 2d 를 참조하여 설명된 제어 게이트 전극(118), 상부 선택 게이트 전극(128) 및 상부 주변 게이트 전극(138)이 노출될 수 있다. 식각된 상기 제1 유전막(150)의 상부면은 상기 워드 라인들(WL)의 상부면, 상기 선택 라인들(SSL1, SSL2, GSL1, GSL2)의 상부면 및 상기 주변 게이트 패턴(PG)의 상부면보다 낮을 수 있다. 상기 제1 유전막(150)의 상부면은 도 2b 를 참조하여 설명된 전하 저장막(114)의 상부면보다 높고, 제어 게이트 전극(118)의 상부면보다는 낮을 수 있다.
상기 베리어 절연막(142)이 식각되어, 서로 인접한 상기 워드 라인들(WL) 사이, 상기 제1 스트링 선택 라인(SSL1)과 상기 제1 스트링 선택 라인(SSL1)에 인접한 워드 라인(WL) 사이, 및 상기 제1 접지 선택 라인(GSL1)과 상기 제1 접지 선택 라인(GSL1)에 인접한 워드 라인(WL) 사이에 배치된 제1 베리어 절연 패턴(143)이 형성될 수 있다. 상기 베리어 절연막(142)이 식각되어, 상기 스트링 선택 라인들(SSL1, SSL2) 사이 및 상기 접지 선택 라인들(GSL1, GSL2) 사이에 배치된 제2 베 리어 절연 패턴(144)이 형성될 수 있다. 상기 베리어 절연막(142)이 식각되어, 서로 인접한 상기 주변 게이트 패턴들(PG) 사이에 배치된 제3 베리어 절연 패턴(146)이 형성될 수 있다.
상기 베리어 절연 패턴들(143, 144, 146)은 상기 기판(100)과 평행한 바닥부 및 상기 바닥부의 양 단으로부터 연장되는 측벽부를 포함할 수 있다. 상기 베리어 절연 패턴들(143, 144, 146)의 상기 측벽부들의 상부면은 식각된 상기 제1 유전막(150)의 상부면과 동일한 높이를 가질 수 있다.
도 3d 를 참조하면, 식각된 상기 제1 유전막(150) 및 상기 베리어 절연 패턴들(143, 144, 146)의 상기 측벽부의 상기 상부면 상에 스페이서(160)가 형성될 수 있다. 상기 스페이서(160)를 형성하는 것은, 상기 기판(100)의 전면에 스페이서막을 형성하는 것, 및 상기 스페이서막을 식각하는 것을 포함할 수 있다. 상기 스페이서막은 상기 제1 유전막(150)의 상기 임계 온도보다 낮은 온도에서 형성될 수 있다. 예를 들어, 상기 스페이서막은 원자층 화학 증착법(ALD)로 형성될 수 있다. 상기 스페이어막을 식각하는 것은 이방석 식각공정으로 수행될 수 있다.
상기 스페이어(160)는 상기 스트링 선택 라인들(SSL1, SSL2) 사이, 상기 접지 선택 라인들(GSL1, GSL2) 사이 및 서로 인접한 상기 주변 게이트 패턴(PG) 사이에 배치된 상기 제1 유전막(150)의 일부를 덮을 수 있다. 상기 스페이어(160)는 상기 스트링 선택 라인들(SSL1, SSL2) 사이, 상기 접지 선택 라인들(GSL1, GSL2) 사이 및 서로 인접한 상기 주변 게이트 패턴(PG) 사이에 배치된 상기 제1 유전막(150)의 상기 상부면을 노출시킬 수 있다. 상기 스페이서(160)는 서로 인접한 워 드 라인들(WL) 사이에 배치된 상기 제1 유전막(150)의 상기 상부면의 전면을 덮을 수 있다. 상기 스페이서(160)는 상기 제1 스트링 선택 라인(SSL1) 및 상기 제1 스트링 선택 라인(SSL1)에 인접한 워드 라인(WL) 사이에 배치된 상기 제1 유전막(150)의 상부면의 전면을 덮을 수 있다. 상기 스페이서(160)는 상기 제1 접지 선택 라인(GSL1) 및 상기 제1 접지 선택 라인(GSL1)에 인접한 워드 라인(WL) 사이에 배치된 상기 제1 유전막(150)의 상부면의 전면을 덮을 수 있다.
도 3e 를 참조하면, 상기 스페이서(160)에 의해 노출된 상기 제1 유전막(150)이 제거될 수 있다. 상기 스트링 선택 라인들(SSL1, SSL2) 사이, 상기 접지 선택 라인들(GSL1, GSL2) 사이 및 서로 인접한 주변 게이트 패턴들(PG) 사이에 배치된 상기 제1 유전막(150)이 제거될 수 있다. 상기 제1 유전막(150)이 제거되어, 상기 스트링 선택 라인들(SSL1, SSL2) 사이, 상기 접지 선택 라인들(GSL1, GSL2) 사이 및 서로 인접한 주변 게이트 패턴들(PG) 사이에 배치된 상기 제2 및 제3 베리어 절연 패턴들(144, 146)이 노출될 수 있다.
상기 스트링 선택 라인들(SSL1, SSL2) 사이, 상기 접지 선택 라인들(GSL1, GSL2) 사이 및 서로 인접한 주변 게이트 패턴들(PG) 사이를 채우는 제2 유전막(170)이 형성될 수 있다. 상기 제2 유전막(170)은 상기 워드 라인들(WL), 상기 선택 라인들(SSL1, SSL2, GSL1, GSL2) 및 상기 주변 게이트 패턴들(PG)의 상부면을 덮을 수 있다. 상기 제2 유전막(170)의 유전 상수는 상기 제1 유전막(150)의 유전 상수보다 클 수 있다. 예를 들어, 상기 제2 유전막(170)은 실리콘 산화막일 수 있다.
도 2a 를 참조하면, 상기 제2 유전막(170)을 관통하고, 상기 스트링 선택 라인들(SSL1, SSL2) 사이의 상기 기판(100) 내의 공통 드레인 영역(102)과 연결된 컨택 플러그(CP)가 형성될 수 있다. 이로써, 본 발명의 일 실시 예에 따른 반도체 소자가 제공될 수 있다.
본 발명의 다른 실시 예에 따른 반도체 소자가 설명된다. 도 4a 는 본 발명의 다른 실시 예에 따른 반도체 소자를 설명하기 위한 것으로, 도 4a 의 스트링 영역(A)은 도 1 의 I-I' 를 따라 취한 단면도이고, 도 4a 의 주변 영역(B)은 스트링 영역(A)과 이격된 영역일 수 있다.
도1 및 도 4a 를 참조하면, 본 발명의 일 실시 예에 따른 반도체 소자는 스트링 영역(A) 및 주변 영역(B)을 포함할 수 있다. 스트링 영역(A)에는 메모리 셀이 배치될 수 있고, 주변 영역(B)에는 주변 회로가 배치될 수 있다.
본 발명의 다른 실시 예에 따른 반도체 소자의 스트링 영역(A)이설명된다.
기판(200)은 소자 분리 막(ISO)에 의해 정의된 활성 영역을 가질 수 있다. 상기 활성 영역은 상기 기판(200) 내에 정의될 수 있다. 상기 활성영역은 제1 방향으로 신장될 수 있다.
상기 스트링 영역(A)의 상기 기판(200)은 메모리 셀 영역(CR) 및 선택 영역(SR)을 포함할 수 있다. 상기 메모리 셀 영역(CR)의 양 측에 각각 선택 영역들(SR)이 배치될 수 있다. 상기 메모리 셀 영역(CR)의 상기 기판(200) 상에는 워드 라인들(WL)이 배치될 수 있다. 서로 인접한 상기 워드 라인들(WL) 사이의 상기 기판(100) 내에 소스/드레인 영역(S/D)이 배치될 수 있다. 상기 메모리 셀 영역(CR) 의 일 측에 배치된 선택 영역(SR)에는 스트링 선택 라인들(SSL1, SSL2)이 배치될 수 있고, 상기 메모리 셀 영역(CR)의 타 측에 배치된 선택 영역(SR)에는 접지 선택 라인들(GSL1, GSL2)이 배치될 수 있다. 상기 워드 라인들(WL), 스트링 선택 라인들(SSL1, SSL2) 및 접지 선택 라인들(GSL1, GSL2)은 상기 제1 방향과 교차하는 제2 방향으로 신장될 수 있다. 제1 접지 선택 라인(GSL1) 및 제2 접지 선택 라인(GSL2) 사이에 공통 소스 영역(204)이 배치될 수 있다. 상기 비트 라인들(BL)은 콘택 플러그(CP)를 통하여 제1 스트링 선택 라인(SSL1) 및 제2 스트링 선택 라인(SSL2) 사이의 공통 드레인 영역(202)에 연결될 수 있다.
상기 워드 라인들(WL)은 상기 메모리 셀 영역(CR)의 상기 기판(200) 상에 제1 간격(D1)으로 서로 옆으로 이격되어 배치될 수 있다.
본 발명의 다른 실시 예에 따른 워드 라인이 설명된다. 도 4b 는 본 발명의 다른 실시 예에 따른 반도체 소자의 워드 라인을 설명하기 위한 것으로 도 4a 의 V의 확대도이다.
도 4b 를 참조하면, 상기 워드 라인(WL)은 상기 활성 영역 상에 배치된 터널 절연막(212), 상기 터널 절연막(212) 상의 전하 저장막(214), 상기 전하 저장막(214) 상의 블로킹막(216), 상기 블로킹막(216) 상의 하부 제어 게이트 전극(218), 및 상기 하부 제어 게이트 전극(218) 상의 상부 제어 게이트 전극(219)을 포함할 수 있다. 상기 터널 절연막(212), 상기 전하 저장막(214), 상기 블로킹막(216), 상기 하부 제어 게이트 전극(218) 및 상기 상부 제어 게이트 전극(219) 은 상기 기판(200) 상에 차례로 적층될 수 있다. 상기 제어 게이트 전극들(218, 219)은 상기 블로킹막(216) 상에 배치되고, 상기 활성 영역을 상기 제2 방향으로 가로지를 수 있다.
상기 터널 절연막(212), 상기 전하 저장막(214) 및 상기 블로킹막(216)은 도 2b 를 참조하여 설명된 터널절연막(112), 상기 전하 저장막(214) 및 상기 블록킹막(216)과 각각 동일한 물질을 포함할 수 있다. 상기 하부 제어 게이트 전극(218)은 폴리 실리콘을 포함할 수 있고, 상기 상부 제어 게이트 전극(219)은 금속 실리사이드를 포함할 수 있다. 예를 들어, 상기 상부 제어 게이트 전극(219)은 코발트 실리사이드 일 수 있다.
다시 도 1 및 도 4a 를 참조하면, 상기 제1 및 제2 스트링 선택 라인(SSL1, SSL2)들은 상기 선택 영역들(SR) 중 어느 하나의 선택 영역(SR)의 상기 기판(200) 상에 제2 간격(D2)으로 옆으로 이격되어 배치될 수 있다. 상기 제1 및 제2 접지 선택 라인(GSL1, GSL2)들은 상기 선택 영역들(SR) 중 다른 하나의 선택 영역(SR)의 상기 기판(200) 상에 제2 간격(D2)으로 옆으로 이격되어 배치될 수 있다. 상기 제2 간격(D2)은 상기 제1 간격(D1)보다 넓을 수 있다.
본 발명의 다른 실시 예에 따른 선택 라인이 설명된다. 도 4c 및 도 4d 는 본 발명의 다른 실시 예에 따른 반도체 소자의 선택 라인을 설명하기 위한 것으로, 각각 도 4a 의 VI 및 VII 의 확대도이다.
도 4c 및 도 4d 를 참조하면, 선택 라인들(SSL1, SSL2, GSL1, GSL2)은 상기 기판(200) 상의 선택 게이트 절연막(222), 상기 선택 게이트 절연막(222) 상의 선택 게이트 층간 절연막(226) 및 상기 선택 게이트 절연막(222) 상의 선택 게이트 전극(224, 228)을 포함할 수 있다. 상기 선택 게이트 전극(224, 228)은 하부 선택 게이트 전극(224), 하부 선택 게이트 전극(224) 상의 제1 상부 선택 게이트 전극(228) 및 상기 제1 상부 선택 게이트 전극(228) 상의 제2 상부 선택 게이트 전극(229)을 포함할 수 있다. 상기 상부 선택 게이트 전극들(228, 229)은 상기 하부 선택 게이트 전극(224) 상에 배치되고, 상기 활성 영역을 상기 제2 방향으로 가로지를 수 있다.
상기 선택 게이트 절연막(222), 상기 하부 선택 게이트 전극(224), 상기 선택 게이트 층간 절연막(226), 상기 제1 상부 선택 게이트 전극(228) 및 상기 제2 상부 선택 게이트 전극(229)은 도 4a 를 참조하여 설명된 터널 절연막(212), 전하 저장막(214), 블로킹막(216), 하부 제어 게이트 전극(218) 및 상부 제어 게이트 전극(219)와 각각 동일한 물질을 포함할 수 있다.
다시 도 1 및 도 4a 를 참조하면, 서로 인접한 상기 워드 라인들(WL) 사이에 제1 유전막(250)이 배치될 수 있다. 상기 제1 유전막(250)은 상기 제1 스트링 선택 라인(SSL1) 및 상기 제1 스트링 선택 라인(SSL1)과 인접한 워드 라인(WL) 사이에 배치될 수 있다. 상기 제1 유전막(250)은 상기 제1 접지 선택 라인(GSL1) 및 상기 제1 접지 선택 라인(GSL1)과 인접한 워드 라인(WL) 사이에 배치될 수 있다.
상기 제1 유전막(250)의 상부면은 상기 워드 라인들(WL)의 상부면보다 낮을 수 있다. 상기 제1 유전막(250)의 상부면은 상기 스트링 선택 라인들(SSL1, SSL2) 및 상기 접지 선택 라인들(GSL1, GSL2)의 상부면보다 낮을 수 있다. 상기 제1 유전막(250)의 상부면은 도 4b 를 참조하여 설명된 상기 상부 제어 게이트 전극(219)의 상부면보다 낮고, 상기 전하 저장막(214)의 상부면보다 높을 수 있다. 상기 제1 유전막(250)의 상부면은 도 4b 를 참조하여 설명된 상기 블로킹막(216)의 상부면보다 높을 수 있다. 상기 제1 유전막(250)의 상기 상부면은 상기 상부 제어 게이트 전극(219)의 최하부면과 동일한 높이를 가질 수 있다.
이와는 달리, 상기 제1 유전막(250)의 상기 상부면은 상기 상부 제어 게이트 전극(219)의 상기 최하부면보다 높을 수 있다. 도면에 도시된 바와는 달리, 상기 제1 유전막(250)의 상부면은 상기 블로킹막(216)의 상부면보다 낮고, 상기 전하 저장막(214)의 상부면보다 높을 수 있다.
상기 제1 유전막(250)의 유전 상수는 3 이하일 수 있다. 상기 제1 유전막(250)의 유전 상수는 실리콘 산화막의 유전 상수보다 작을 수 있다. 예를 들어, 상기 제1 유전막(150)은 SiCOH 를 포함할 수 있다.
상기 스트링 선택 라인들(SSL1, SSL2) 및 상기 접지 선택 라인들(GSL1, GSL2) 사이에 제2 유전막(270)이 배치될 수 있다. 상기 제2 유전막(270)은 상기 선택 라인들(SSL1, SSL2, GSL1, GSL2)의 상부면 및 상기 워드 라인들(WL)의 상부면 전체를 덮을 수 있다. 상기 제2 유전막(270)의 유전 상수는 상기 제1 유전막(150)의 유전 상수보다 클 수 있다. 상기 제2 유전막(270)은 실리콘 산화막일 수 있다.
상기 제1 유전막(250)과 상기 워드 라인들(WL) 사이, 상기 제1 유전막(250)과 제1 스트링 선택 라인(SSL1) 사이, 및 상기 제1 유전막(250)과 상기 제1 접지 선택 라인(GSL1) 사이에 제1 베리어 절연 패턴(243)이 개재될 수 있다. 상기 제1 베리어 절연 패턴(243)은 상기 제1 유전막(250)과 상기 기판(200) 사이에 개재될 수 있다. 상기 제1 베리어 절연 패턴(243)에 의해 상기 제1 유전막(250)은 상기 기판(200), 상기 워드 라인들(WL) 및 상기 제1 선택 라인들(SSL1, GSL1)로 이격될 수 있다.
상기 제2 유전막(270)과 상기 선택 라인들(SSL1, SSL2, GSL1, GSL2) 사이에 제2 베리어 절연 패턴(244)이 개재될 수 있다. 상기 제2 베리어 절연 패턴(244)은 상기 제1 및 제2 스트링 선택 라인들(SSL1, SSL2) 사이의 상기 기판(200)과 상기 제2 유전막(270) 사이에 개재될 수 있다. 상기 제2 베리어 절연 패턴(244)은 상기 제1 및 상기 제2 접지 선택 라인들(GSL1, GSL2) 사이의 상기 기판(200)과 상기 제2 유전막(270) 사이에 개재될 수 있다. 상기 제2 베리어 절연 패턴(244)은 상기 제1 베리어 절연 패턴(243)과 동일한 물질을 포함할 수 있다.
상기 베리어 절연 패턴들(243, 244)은 상기 기판(200)에 평행한 바닥부와 상기 바닥부의 양 단에서 상기 워드 라인들(WL) 및 상기 선택 라인들(SSL1, SSL2, GSL1, GSL2)의 측벽을 따라 연장되는 측벽부를 각각 포함할 수 있다. 상기 베리어 절연 패턴들(143, 144)의 바닥부 및 상기 측벽부는 동일한 공정에서 제공될 수 있다.
상기 제1 베리어 절연 패턴(243)의 상기 바닥부는 상기 기판(200)과 상기 제1 유전막(250) 사이에 배치될 수 있다. 상기 제2 베리어 절연 패턴(244)의 상기 바닥부는 상기 기판(200)과 상기 제2 유전막(270) 사이에 배치될 수 있다.
상기 제1 베리어 절연 패턴(243)의 상기 측벽부는 상기 워드 라인들(WL)과 상기 제1 유전막(250) 사이, 상기 제1 스트링 선택 라인(SSL1)과 상기 제1 유전 막(250) 사이, 및 상기 제1 접지 선택 라인(GSL1)과 상기 제1 유전막(250) 사이에 개재될 수 있다. 상기 제1 베리어 절연 패턴(243)의 상기 측벽부의 상부면 및 상기 제2 베리어 절연 패턴(244)의 상기 측벽부의 상부면은 동일한 높이를 가질 수 있다. 상기 제1 베리어 절연 패터(243)의 상기 측벽부의 상기 상부면, 상기 제1 유전막(250)의 상기 상부면 및 도 4b 를 참조하여 설명된 상기 하부 제어 게이트 전극(219)의 최하부면은 실질적으로 동일한 높이를 가질 수 있다.
상기 베리어 절연 패턴들(243, 244)의 상기 측벽부들의 상부면은 상기 워드 라인들(WL), 상기 선택 라인들(SSL1, SSL2, GSL1, GSL2)의 상부면들보다 낮을 수 있다. 상기 베리어 절연 패턴들(243, 244)의 상기 측벽부들의 상기 상부면과 상기 제1 유전막(250)의 상기 상부면은 실질적으로 동일한 높이를 가질 수 있다.
상기 베리어 절연 패턴들(243, 244)은 절연성을 갖는 물질을 포함할 수 있다. 예를 들어, 상기 베리어 절연 패턴들(243, 244)은 중온 산화막(MTO)일 수 있다.
상기 제1 유전막(250)의 상기 상부면, 상기 제1 베리어 절연 패턴(243)의 상기 측벽부의 상기 상부면, 및 상기 제2 베리어 절연 패턴(244)의 상기 측벽부의 상기 상부면 상에 스페이서(260)가 배치될 수 있다.
상기 스페이서(260)는 상기 제1 유전막(250)의 상기 상부면의 전면을 덮을 수 있다. 상기 스페이서(260)는 상기 제1 베리어 절연 패턴(143)의 상기 측벽부의 상기 상부면을 덮을 수 있다. 상기 스페이서(260)는 서로 인접한 상기 워드 라인들(WL) 사이의 공간을 채울수 있다. 상기 스페이서(260)는 상기 워드 라인들(WL) 및 선택 라인들(SSL1, SSL2, GSL1, GSL2)의 측벽과 접촉할 수 있다.
상기 스페이서(260)는 상기 제1 유전막(250)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 상기 스페이서(260)는 실리콘 산화막을 포함할 수 있다. 상기 제2 유전막(170)은 상기 스페이서(260)를 덮을 수 있다.
본 발명의 다른 실시 예에 따른 반도체 소자의 주변 영역(B)이 설명된다.
상기 주변 영역(B)의 상기 기판(200) 상에 주변 게이트 패턴들(PG)이 배치될 수 있다. 상기 주변 게이트 패턴들(PG)는 상기 주변 영역(B)의 상기 기판(200) 상에 제3 간격(D3)으로 이격되어 배치될 수 있다. 상기 제3 간격(D3)은 상기 제1 간격(D1)보다 넓을 수 있다. 상기 주변 게이트 패턴들(PG)은 주변 게이트 절연막(232) 및 상기 주변 게이트 절연막(232) 상의 주변 게이트 전극(234, 238, 239)을 포함할 수 있다. 상기 주변 게이트 전극(234, 238, 239)은 상기 주변 게이트 절연막(232) 상의 하부 주변 게이트 전극(234), 상기 하부 주변 게이트 전극(234) 상의 제1 상부 주변 게이트 전극(238) 및 상기 제1 상부 주변 게이트 전극(238) 상의 제2 상부 주변 게이트 전극(239)을 포함할 수 있다.
상기 주변 게이트 절연막(232), 상기 하부 주변 게이트 전극(234), 상기 제1 상부 주변 게이트 전극(238) 및 상기 제2 상부 주변 게이트 전극(239)은 도 4b 를 참조하여 설명된 터널 절연막(212), 전하 저장막(214), 하부 제어 게이트 전극(219) 및 상부 제어 게이트 전극(219)과 각각 동일한 물질을 포함할 수 있다.
상기 제2 유전막(270)은 서로 인접한 상기 주변 게이트 패턴들(PG) 사이에 배치되고, 상기 주변 게이트 패턴(PG)을 덮을 수 있다. 상기 제2 유전막(270)과 상 기 주변 게이트 패턴(PG) 사이, 및 상기 제2 유전막(270)과 상기 기판(200) 사이에 제3 베리어 절연 패턴(246)이 배치될 수 있다.
상기 제3 베리어 절연 패턴(246)은 상기 기판(200)과 평행한 바닥부 및 상기 바닥부의 양 단에서 상기 주변 게이트 패턴들(PG)의 측벽으로 연장되는 측벽부를 포함할 수 있다. 상기 제3 베리어 절연 패턴(246)의 상기 바닥부는 상기 제2 유전막(270) 및 상기 기판(200) 사이에 배치되고, 상기 제3 베리어 절연 패턴(246)의 상기 측벽부는 상기 제2 유전막(270)과 상기 주변 게이트 패턴(PG) 사이에 배치될 수 있다. 상기 제3 베리어 절연 패턴(246)의 상기 측벽부의 상기 상부면은 상기 주변 게이트 패턴(PG)의 상부면보다 낮을 수 있다. 상기 제3 베리어 절연 패턴(246)의 상기 측벽부의 상기 상부면은 상기 제2 상부 주변 게이트 전극(239)의 최하부면과 실질적으로 동일한 높이를 가질 수 있다. 상기 스페이서(260)는 상기 제3 베리어 절연 패턴(246)의 상기 측벽부의 상기 상부면을 덮을 수 있다. 상기 제3 베리어 절연 패턴(246)은 상기 제1 및 제2 베리어 절연 패턴(243, 244)와 동일한 물질을 포함할 수 있다.
본 발명의 다른 실시 예에 따른 반도체 소자의 형성 방법이 설명된다. 도 5a 내지 도 5c 는 본 발명의 다른 실시 예에 따른 반도체 소자의 형성 방법을 설명하기 위한 도면들이다.
도 5a 를 참조하면, 기판(200)이 제공된다. 상기 기판(200)은 스트링 영역(A) 및 상기 스트링 영역(B)으로부터 이격된 주변 영역(B)을 포함할 수 있다. 상기 스트링 영역(A)은 메모리 셀 영역(CR) 및 상기 메모리 셀 영역(CR)의 양 측에 배치되는 선택 영역들(SR)을 포함할 수 있다. 상기 기판(200)은 도 3a 를 참조하여 설명된 기판(100)과 동일할 수 있다.
상기 기판(200) 상에 도 3a 를 참조하여 설명된 것과 같이 워드 라인들(WL), 선택 라인들(SSL1, SSL2, GSL1, GSL2), 주변 게이트 패턴들(PG), 소스 드레인 영역(S/D), 공통 드레인 영역(202) 및 공통 소스 영역(204)이 제공될 수 있다. 도 3b 를 참조하여 설명된 것과 같이, 베리어 절연막(242)이 형성되고, 상기 베리어 절연막(242) 상에 제1 유전막(250)이 형성될 수 있다. 도 3c 를 참조하여 설명된 것과 같이, 상기 베리어 절연막(242) 및 상기 제1 유전막(250)이 식각되어, 상기 워드 라인들(WL), 상기 선택 라인들(SSL1, SSL2, GSL1, GSL2) 및 주변 게이트 패턴들(PG)의 일부가 노출될 수 있고, 제1 베리어 절연 패턴(243), 제2 베리어 절연 패턴(244) 및 제3 베리어 절연 패턴(246)이 형성될 수 있다. 상기 제1 유전막(250)의 상부면은 도 4b 를 참조하여 설명된 전하 저장막(214)의 상부면보다 높을 수 있다. 상기 제1 유전막(250)의 상기 상부면 및 상기 제1 베리어 절연 패턴(243)의 측벽부의 상부면은 동일한 높이를 가질 수 있다.
노출된 상기 워드 라인들(WL), 상기 선택 라인들(SSL1, SSL2, GSL1, GSL2) 및 상기 주변 게이트 패턴들(PG)에 금속 실리사이드화 공정이 수행될 수 있다. 예를 들어, 도 4b 내지 도 4d 를 참조하여 설명된, 상기 하부 제어 게이트 전극(218), 상기 제1 상부 선택 게이트 전극(228) 및 상기 제1 상부 주변 게이트 전극(238)이 노출되고, 상기 노출된 부분들에 금속 실리사이드화 공정이 수행되어, 상기 상부 제어 게이트 전극(219), 상기 제2 상부 선택 게이트 전극(229) 및 상기 제2 상부 주변 게이트 전극(239)이 형성될 수 있다. 도 4b 내지 도 4d 를 참조하여 설명된 상기 상부 제어 게이트 전극(219)의 최하부면, 상기 제2 상부 선택 게이트 전극(229)의 최하부면, 및 상기 제2 상부 주변 게이트 전극(239)의 최하부면은 상기 제1 유전막(250)의 상기 상부면과 동일한 높이를 가질 수 있다. 이와는 달리, 상기 상기 상부 제어 게이트 전극(219)의 최하부면, 상기 제2 상부 선택 게이트 전극(229)의 최하부면, 및 상기 제2 상부 주변 게이트 전극(239)의 최하부면은 상기 제1 유전막(250)의 상기 상부면보다 낮을 수 있다.
도 5b 를 참조하면, 식각된 상기 제1 유전막(250) 및 상기 베리어 절연 패턴들(243, 244, 246)의 상기 측벽부의 상기 상부면 상에 스페이서(260)가 형성될 수 있다. 상기 스페이서(260)는 도 3d 를 참조하여 설명된 방법에 의해 형성될 수 있다. 상기 스페이어(260)는 상기 스트링 선택 라인들(SSL1, SSL2) 사이, 상기 접지 선택 라인들(GSL1, GSL2) 사이 및 서로 인접한 상기 주변 게이트 패턴(PG) 사이에 배치된 상기 제1 유전막(250)의 일부를 덮을 수 있다. 상기 스페이서(260)는 서로 인접한 워드 라인들(WL) 사이에 배치된 상기 제1 유전막(250)의 상기 상부면의 전면을 덮을 수 있다.
상기 스페이서(260)는 상기 제1 스트링 선택 라인(SSL1) 및 상기 제1 스트링 선택 라인(SSL1)과 인접한 워드 라인(WL) 사이에 배치된 상기 제1 유전막(250)의 상부면의 전면을 덮을 수 있다. 상기 스페이서(260)는 상기 제1 접지 선택 라인(GSL1) 및 상기 제1 접지 선택 라인(GSL1)과 인접한 워드 라인(WL) 사이에 배치된 상기 제1 유전막(250)의 상부면의 전면을 덮을 수 있다.
도 5c 를 참조하면, 상기 스페이서(260)에 의해 노출된 상기 제1 유전막(250)이 제거될 수 있다. 상기 제1 유전막(250)은 도 3e 를 참조하여 설명된 방법에 의해 제거될 수 있다. 상기 스트링 선택 라인들(SSL1, SSL2) 사이, 상기 접지 선택 라인들(GSL1, GSL2) 사이 및 서로 인접한 주변 게이트 패턴들(PG) 사이에 배치된 상기 제1 유전막(250)이 제거될 수 있다. 상기 제1 유전막(250)이 제거되어, 상기 스트링 선택 라인들(SSL1, SSL2) 사이, 상기 접지 선택 라인들(GSL1, GSL2) 사이 및 서로 인접한 주변 게이트 패턴들(PG) 사이에 배치된 상기 제2 및 제3 베리어 절연 패턴들(244, 246)이 노출될 수 있다.
도 4a 를 참조하면, 상기 스트링 선택 라인들(SSL1, SSL2) 사이, 상기 접지 선택 라인들(GSL1, GSL2) 사이 및 서로 인접한 주변 게이트 패턴들(PG) 사이를 채우는 제2 유전막(270)이 형성될 수 있다. 상기 제2 유전막(270)은 상기 워드 라인들(WL), 상기 선택 라인들(SSL1, SSL2, GSL1, GSL2) 및 상기 주변 게이트 패턴들(PG)의 상부면을 덮을 수 있다. 상기 제2 유전막(270)의 유전 상수는 상기 제1 유전막(250)의 유전 상수보다 클 수 있다.
상기 제2 유전막(270) 및 제2 베리어 절연 패턴(244)을 관통하고, 상기 스트링 선택 라인들(SSL1, SSL2) 사이의 상기 기판(200) 내의 상기 공통 드레인 영역(202)과 연결된 컨택 플러그(CP)가 형성될 수 있다. 이로써, 본 발명의 다른 실시 예에 따른 반도체 소자가 제공될 수 있다.
본 발명의 실시 예들에 따른 반도체 소자의 적용 예들이 설명된다. 도 6 및 도 7 은 본 발명의 실시 예들에 따른 반도체 소자의 적용 예들을 설명하기 위한 도 면들이다.
도 6 은 본 발명의 실시 예들에 따른 반도체 소자를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 6 을 참조하면, 전자 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
전자 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시 예들에 따른 반도체 소자를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
도 7 는 본 발명의 실시 예들에 따른 반도레 소자를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 7 을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 1 은 본 발명의 일 실시 예에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2a 는 본 발명의 일 실시 예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 2b 는 본 발명의 일 실시 예에 따른 반도체 소자의 워드 라인을 설명하기 위한 단면도이다.
도 2c 및 도 2d 는 본 발명의 일 실시 예에 따른 반도체 소자의 선택 라인을 설명하기 위한 단면도들이다.
도 3a 내지 도 3e 는 본 발명의 일 실시 예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 4a 는 본 발명의 다른 실시 예에 따른 반도체 소자를 설명하기 위한 단면도이다. ㄴ
도 4b 는 본 발명의 다른 실시 예에 따른 반도체 소자의 워드 라인을 설명하기 위한 단면도이다.
도 4c 및 도 4d 는 본 발명의 다른 실시 예에 따른 반도체 소자의 선택 라인을 설명하기 위한 단면도들이다.
도 5a 내지 도 5c 는 본 발명의 다른 실시 예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 6 및 도 7 은 본 발명의 실시 예들에 따른 적용 예를 설명하기 위한 도면 들이다.
Claims (10)
- 제1 영역 및 제2 영역을 포함하는 기판을 준비하는 것;상기 제1 영역 및 상기 제2 영역의 상기 기판 상에 제1 간격으로 이격된 제1 도전 라인들, 및 상기 제1 간격보다 넓은 제2 간격으로 이격된 제2 도전 라인들을 각각 형성하는 것;서로 인접한 상기 제1 도전 라인들 사이 및 서로 인접한 상기 제2 도전 라인들 사이를 채우는 유전막을 형성하는 것;상기 유전막의 상부면이 상기 제1 도전 라인들 및 상기 제2 도전 라인들의 상부면보다 낮도록, 상기 유전막을 식각하는 것;상기 식각된 유전막 상에 스페이서를 형성하되, 상기 스페이서는 서로 인접한 상기 제2 도전 라인들 사이의 상기 식각된 유전막을 노출시키고, 서로 인접한 상기 제1 도전 라인들 사이의 상기 식각된 유전막의 상부면의 전면을 덮는 것; 및서로 인접한 상기 제2 도전 라인들 사이의 상기 식각된 유전막을 제거하는 것을 포함하는 반도체 소자의 형성 방법.
- 제1 항에 있어서,상기 유전막을 형성하기 전,상기 제1 도전 라인들과 상기 제2 도전 라인들에 의해 노출된 상기 기판의 상부면, 상기 제1 도전 라인들, 및 상기 제2 도전 라인들을 콘포말하게 덮는 베리 어 절연막을 형성하는 것을 더 포함하되,상기 유전막은 베리어 절연막 상에 형성되는 반도체 소자의 형성 방법.
- 제2 항에 있어서,상기 베리어 절연막을 식각하여, 기판에 평행한 바닥부 및 상기 바닥부의 양 단에서 연장되는 측벽부를 포함하는 베리어 절연 패턴을 형성하는 것을 더 포함하되,상기 베리어 절연 패턴의 상기 측벽부의 상부면은 상기 제1 도전 라인들의 상부면보다 낮은 반도체 소자의 형성 방법.
- 제1 항에 있어서,상기 스페이서를 형성하는 것은,상기 제1 도전 라인들, 상기 제2 도전 라인들 및 상기 식각된 유전막 상에 스페이서막을 형성하는 것;상기 스페이서막을 이방성으로 식각하는 것을 포함하는 반도체 소자의 형성 방법.
- 제1 항에 있어서,상기 유전막은, 상기 유전막의 물성이 변화하는 임계 온도를 가지고, 상기 스페이서는 상기 임계 온도보다 낮은 온도에서 형성되는 반도체 소자의 형성 방법.
- 제1 항에 있어서,상기 기판은, 상기 제1 영역 및 상기 제2 영역으로부터 이격된 주변 영역을 포함하고,상기 제1 도전 라인들 및 상기 제2 도전 라인들을 형성하는 것은, 상기 주변 영역의 상기 기판 상에 주변 게이트 패턴들을 형성하는 것을 포함하고,상기 유전막을 형성하는 것은, 서로 인접한 상기 주변 게이트 패턴들 사이에 상기 유전막을 형성하는 것을 포함하고,상기 유전막을 식각하는 것은, 상기 유전막의 상기 상부면이 상기 주변 게이트 패턴들의 상부면보다 낮도록 식각하는 것을 포함하고,상기 스페이서를 형성하는 것은, 서로 인접한 상기 주변 게이트 패턴들 사이에 형성된 상기 식각된 유전막의 일부를 덮도록 상기 스페이서를 형성하는 것을 포함하고,상기 식각된 유전막을 제거하는 것은, 서로 인접한 상기 주변 게이트 패턴들 사이의 상기 식각된 유전막을 제거하는 것을 포함하는 반도체 소자의 형성 방법.
- 제1 영역 및 제2 영역을 포함하는 기판;상기 제1 영역의 상기 기판 상에 배치되고, 제1 간격으로 옆으로 이격된 제1 도전 라인들;상기 제2 영역의 상기 기판 상에 배치되고, 상기 제1 간격보다 넓은 제2 간 격으로 옆으로 이격된 제2 도전 라인들;서로 인접한 상기 제1 도전 라인들 사이를 채우는 제1 유전막;서로 인접한 상기 제2 도전 라인들 사이를 채우는 제2 유전막;상기 제1 유전막과 상기 제1 도전 라인 사이에 배치된 베리어 절연 패턴을 포함하되,상기 베리어 절연 패턴은 기판과 평행한 바닥부 및 상기 바닥부의 양 단에서 연장되는 측벽부를 포함하되, 상기 측벽부의 상부면은 상기 워드 라인들의 상부면보다 낮고,상기 제1 유전막의 유전 상수는 상기 제2 유전막의 유전 상수보다 작은 반도체 소자.
- 제7 항에 있어서,상기 제1 유전막의 상부면은 상기 제1 도전 라인의 상부면보다 낮은 반도체 소자.
- 제7 항에 있어서,상기 제1 도전 라인들은,상기 기판 상의 터널 절연막;상기 터널 절연막 상의 전하 저장막;상기 전하 저장막 상의 블로킹막; 및상기 블로킹막 상의 제어 게이트 전극을 포함하되,상기 제1 유전막의 상기 상부면은 상기 전하 저장막의 상부면보다 높고, 상기 제어 게이트 전극의 상부면보다 낮은 반도체 소자.
- 제7 항에 있어서,상기 제1 유전막은 실리콘 산화막보다 낮은 유전 상수를 갖는 반도체 소자.
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