JP2008004614A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【解決手段】半導体領域10と、半導体領域10に配置され,列方向に延伸する素子分離領域13と、素子分離領域13に挟まれた半導体領域10上に配置され,行方向に沿う断面が凸部形状を有する選択エピタキシャル成長層12と、選択エピタキシャル成長層12に配置されたソース/ドレイン領域と、素子分離領域13に挟まれ,ソース/ドレイン領域間の選択エピタキシャル成長層12上に配置されたゲート絶縁膜14と、素子分離領域13に挟まれ,ゲート絶縁膜14上に配置されたフローティングゲート電極層15と、フローティングゲート電極層15,及び素子分離領域13の上部表面に配置されたゲート間絶縁膜16と、ゲート間絶縁膜16上に配置され,行方向に延伸するコントロールゲート電極層17とを備える。
【選択図】図4
Description
鬼頭 傑他,"サブ60nm 高性能トレンチキャパシタDRAM製造用頂点チャネルアレイトランジスタ(Vertex Channel Array Transistor (VCAT) Featuring sub-60nm High Performance and manufacturable Trench Capacitor DRAM)", 2005年、VLSIシンポジウム(2005 Symposium on VLSI),Technology Digest of Technical Papers,3B-1,pp. 32-33
(平面パターン構成)
本発明の第1の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイにおける模式的平面パターン構成は、図1に示すように、列方向に延伸する複数の活性領域AA1,AA2,AA3,AA4,AA5,AA6,AA7,AA8,…と、列方向に延伸し, 複数の活性領域AA1,AA2,AA3,AA4,AA5,AA6,AA7,AA8,…を互いに素子分離する素子分離領域(STI)と、行方向に延伸する複数のワード線WL0,WL1,WL2,WL3,…,WL15と、行方向に延伸する選択ゲート線SGD,SGSとを備える。選択ゲート線SGD,SGSは、複数本で構成されていても良い。
本発明の第1の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ130は、図2に示すように、NAND型メモリセルアレイの模式的回路構成を備える。図2に示すNAND型メモリセルアレイの回路構成は、図1の平面パターン構成に対応して図示されている。
本発明の第1の実施の形態に係る不揮発性半導体記憶装置の平面パターン構成であって、NAND型メモリセルアレイ部の拡大された模式的平面パターン構成を図3に示す。図3に示すように、列方向に延伸する複数の活性領域…,AAj−1,AAj,AAj+1,…と、列方向に延伸し, 複数の活性領域…,AAj−1,AAj,AAj+1,…を互いに素子分離する素子分離領域(STI)と、行方向に延伸する複数のワード線…,WLj−1,WLj,WLj+1,…とを備える。図1と同様に、図3において、I−I線は、例えば、ワード線WLj−1上における行方向に沿う切断線を表し、II−II線は、例えば、ワード線WLjとWLj+1の間の素子分離領域上における行方向に沿う切断線を表し、III−III線は、例えば、活性領域AAj+1上における列方向に沿う切断線を表す。
本発明の第1の実施の形態に係る不揮発性半導体記憶装置の製造方法は、半導体領域10上に第1絶縁膜である窒化膜22を形成する工程と、第1絶縁膜である窒化膜22及び半導体領域10の一部をエッチングし、素子分離領域13を形成するための溝を形成する工程と、溝を第2絶縁物である素子分離領域形成用絶縁物で埋め、素子分離領域13を形成する工程と、半導体デバイス表面全面を平坦化する工程と、第2絶縁物をエッチバックする工程と、第1絶縁膜を剥離し、半導体領域10の上部表面を露出する工程と、半導体領域10の上部表面上に行方向に沿う断面が凸部形状を有する選択エピタキシャル成長層12等からなる半導体層を形成する工程と、半導体層上にゲート絶縁膜14を形成する工程と、ゲート絶縁膜14,及び素子分離領域13上にフローティングゲート電極層15を形成し,半導体デバイス表面全面を平坦化する工程と、フローティングゲート電極層15及び素子分離領域13上に,ゲート間絶縁膜16を形成する工程と、ゲート間絶縁膜16上に行方向に延伸するコントロールゲート電極層17を形成する工程とを有する。
本発明の第1の実施の形態の変形例1に係る不揮発性半導体記憶装置であって、I−I線に沿うNAND型メモリセルアレイ部の模式的断面構造は、図11に示すように、半導体領域10と、半導体領域10中に配置された埋め込み酸化膜(BOX:Buried Oxide)23と、埋め込み酸化膜(BOX)23上の半導体領域10に配置され,列方向に延伸する素子分離領域13と、素子分離領域13に挟まれ,埋め込み酸化膜23上の半導体領域10上に配置され,行方向に沿う断面が台形状の選択エピタキシャル成長層12と、選択エピタキシャル成長層12に配置されたソース/ドレイン領域と、素子分離領域13に挟まれ,ソース/ドレイン領域間の選択エピタキシャル成長層12上に配置されたゲート絶縁膜14と、素子分離領域13に挟まれ,素子分離領域13の上部表面と略同じ高さを備え,ゲート絶縁膜14上に配置されたフローティングゲートポリシリコン電極層(FG)15と、素子分離領域13及びフローティングゲートポリシリコン電極層(FG)15の上部表面に配置されたゲート間絶縁膜16と、ゲート間絶縁膜16上に配置され,行方向に延伸するコントロールゲートポリシリコン電極層(CG)17とを備える。ここで、半導体領域10は、半導体基板であっても良く、或いは半導体基板上に形成されたウェル領域であっても良い。又、ソース/ドレイン領域は図11に示す断面構造には、描かれていないが、選択エピタキシャル成長層12においてワード線を挟んで配置される。
本発明の第1の実施の形態の変形例2に係る不揮発性半導体記憶装置であって、I−I線に沿うNAND型メモリセルアレイ部の模式的断面構造は、図12に示すように、半導体領域10と、半導体領域10中に配置された埋め込み酸化膜23と、埋め込み酸化膜23上の半導体領域10に配置され,列方向に延伸する素子分離領域13と、素子分離領域13に挟まれ,埋め込み酸化膜23上の半導体領域10上に配置され,行方向に沿う断面が台形状の選択エピタキシャル成長層12と、選択エピタキシャル成長層12に配置されたソース/ドレイン領域と、素子分離領域13に挟まれ,ソース/ドレイン領域間の選択エピタキシャル成長層12上に配置されたゲート絶縁膜14と、素子分離領域13に挟まれ,素子分離領域13の上部表面と略同じ高さを備え,ゲート絶縁膜14上に配置されたフローティングゲートポリシリコン電極層(FG)15と、素子分離領域13及びフローティングゲートポリシリコン電極層(FG)15の上部表面に配置されたゲート間絶縁膜16と、ゲート間絶縁膜16上に配置され,行方向に延伸するコントロールゲートポリシリコン電極層(CG)17とを備える。台形状の選択エピタキシャル成長層12が半導体領域10と接する位置における選択エピタキシャル成長層12の側壁部に配置されるゲート絶縁膜14の厚さが、選択エピタキシャル成長層12の上部表面上に配置されるゲート絶縁膜14の厚さよりも、厚く形成される。
本発明の第1の実施の形態の変形例3に係る不揮発性半導体記憶装置であって、I−I線に沿うNAND型メモリセルアレイ部の模式的断面構造は、図13に示すように、半導体領域10と、半導体領域10に配置され,列方向に延伸する素子分離領域13と、素子分離領域13に挟まれ,半導体領域10上に配置され,行方向に沿う断面が三角形状の選択エピタキシャル成長層12と、選択エピタキシャル成長層12に配置されたソース/ドレイン領域と、素子分離領域13に挟まれ,ソース/ドレイン領域間の選択エピタキシャル成長層12上に配置されたゲート絶縁膜14と、素子分離領域13に挟まれ,素子分離領域13の上部表面と略同じ高さを備え,ゲート絶縁膜14上に配置されたフローティングゲートポリシリコン電極層(FG)15と、素子分離領域13及びフローティングゲートポリシリコン電極層(FG)15の上部表面の配置されたゲート間絶縁膜16と、ゲート間絶縁膜16上に配置され,行方向に延伸するコントロールゲートポリシリコン電極層(CG)17とを備える。
本発明の第1の実施の形態の変形例4に係る不揮発性半導体記憶装置であって、I−I線に沿うNAND型メモリセルアレイ部の模式的断面構造は、図14に示すように、半導体領域10と、半導体領域10に配置され,列方向に延伸する素子分離領域13と、素子分離領域13に挟まれ,半導体領域10上に配置され,行方向に沿う断面が三角形状の選択エピタキシャル成長層12と、選択エピタキシャル成長層12に配置されたソース/ドレイン領域と、素子分離領域13に挟まれ,ソース/ドレイン領域間の選択エピタキシャル成長層12上に配置されたゲート絶縁膜14と、素子分離領域13に挟まれ,素子分離領域13の上部表面と略同じ高さを備え,ゲート絶縁膜14上に配置されたフローティングゲートポリシリコン電極層(FG)15と、素子分離領域13及びフローティングゲートポリシリコン電極層(FG)15の上部表面の配置されたゲート間絶縁膜16と、ゲート間絶縁膜16上に配置され,行方向に延伸するコントロールゲートポリシリコン電極層(CG)17とを備える。
本発明の第1の実施の形態の変形例5に係る不揮発性半導体記憶装置であって、I−I線に沿うNAND型メモリセルアレイ部の模式的断面構造は、図15に示すように、半導体領域10と、半導体領域10に配置され,列方向に延伸する素子分離領域13と、素子分離領域13に挟まれ,半導体領域10上に配置され,行方向に沿う断面が三角形状の選択エピタキシャル成長層12と、選択エピタキシャル成長層12に配置されたソース/ドレイン領域と、素子分離領域13に挟まれ,ソース/ドレイン領域間の選択エピタキシャル成長層12上に配置されたゲート絶縁膜14と、素子分離領域13に挟まれ,素子分離領域13の上部表面と略同じ高さを備え,ゲート絶縁膜14上に配置されたフローティングゲートポリシリコン電極層(FG)15と、素子分離領域13及びフローティングゲートポリシリコン電極層(FG)15の上部表面の配置されたゲート間絶縁膜16と、ゲート間絶縁膜16上に配置され,行方向に延伸するコントロールゲートポリシリコン電極層(CG)17とを備える。
本発明の第1の実施の形態の変形例6に係る不揮発性半導体記憶装置であって、I−I線に沿うNAND型メモリセルアレイ部の模式的断面構造は、図16に示すように、半導体領域10と、半導体領域10に配置され,列方向に延伸する素子分離領域13と、素子分離領域13に挟まれ,半導体領域10上に配置され,行方向に沿う断面が三角形状の選択エピタキシャル成長層12と、選択エピタキシャル成長層12に配置されたソース/ドレイン領域と、素子分離領域13に挟まれ,ソース/ドレイン領域間の選択エピタキシャル成長層12上に配置されたゲート絶縁膜14と、素子分離領域13に挟まれ,素子分離領域13の上部表面と略同じ高さを備え,ゲート絶縁膜14上に配置されたフローティングゲートポリシリコン電極層(FG)15と、素子分離領域13及びフローティングゲートポリシリコン電極層(FG)15の上部表面の配置されたゲート間絶縁膜16と、ゲート間絶縁膜16上に配置され,行方向に延伸するコントロールゲートポリシリコン電極層(CG)17とを備える。
本発明の第1の実施の形態の変形例7に係る不揮発性半導体記憶装置であって、I−I線に沿うNAND型メモリセルアレイ部の模式的断面構造は、図17に示すように、半導体領域10と、半導体領域10中に配置された埋め込み酸化膜23と、埋め込み酸化膜23上の半導体領域10に配置され,列方向に延伸する素子分離領域13と、素子分離領域13に挟まれ,埋め込み酸化膜23上の半導体領域10上に配置され,行方向に沿う断面が三角形状の選択エピタキシャル成長層12と、選択エピタキシャル成長層12に配置されたソース/ドレイン領域と、素子分離領域13に挟まれ,ソース/ドレイン領域間の選択エピタキシャル成長層12上に配置されたゲート絶縁膜14と、素子分離領域13に挟まれ,素子分離領域13の上部表面と略同じ高さを備え,ゲート絶縁膜14上に配置されたフローティングゲートポリシリコン電極層(FG)15と、素子分離領域13及びフローティングゲートポリシリコン電極層(FG)15の上部表面に配置されたゲート間絶縁膜16と、ゲート間絶縁膜16上に配置され,行方向に延伸するコントロールゲートポリシリコン電極層(CG)17とを備える。
本発明の第1の実施の形態の変形例8に係る不揮発性半導体記憶装置であって、I−I線に沿うNAND型メモリセルアレイ部の模式的断面構造は、図18に示すように、半導体領域10と、半導体領域10中に配置された埋め込み酸化膜23と、埋め込み酸化膜23上の半導体領域10に配置され,列方向に延伸する素子分離領域13と、素子分離領域13に挟まれ,埋め込み酸化膜23上の半導体領域10上に配置され,行方向に沿う断面が三角形状の選択エピタキシャル成長層12と、選択エピタキシャル成長層12に配置されたソース/ドレイン領域と、素子分離領域13に挟まれ,ソース/ドレイン領域間の選択エピタキシャル成長層12上に配置されたゲート絶縁膜14と、素子分離領域13に挟まれ,素子分離領域13の上部表面と略同じ高さを備え,ゲート絶縁膜14上に配置されたフローティングゲートポリシリコン電極層(FG)15と、素子分離領域13及びフローティングゲートポリシリコン電極層(FG)15の上部表面に配置されたゲート間絶縁膜16と、ゲート間絶縁膜16上に配置され,行方向に延伸するコントロールゲートポリシリコン電極層(CG)17とを備える。
本発明の第1の実施の形態の変形例9に係る不揮発性半導体記憶装置であって、I−I線に沿うNAND型メモリセルアレイ部の模式的断面構造は、図19に示すように、半導体領域10と、半導体領域10中に配置された埋め込み酸化膜23と、埋め込み酸化膜23上の半導体領域10に配置され,列方向に延伸する素子分離領域13と、素子分離領域13に挟まれ,埋め込み酸化膜23上の半導体領域10上に配置され,行方向に沿う断面が三角形状の選択エピタキシャル成長層12と、選択エピタキシャル成長層12に配置されたソース/ドレイン領域と、素子分離領域13に挟まれ,ソース/ドレイン領域間の選択エピタキシャル成長層12上に配置されたゲート絶縁膜14と、素子分離領域13に挟まれ,素子分離領域13の上部表面と略同じ高さを備え,ゲート絶縁膜14上に配置されたフローティングゲートポリシリコン電極層(FG)15と、素子分離領域13及びフローティングゲートポリシリコン電極層(FG)15の上部表面に配置されたゲート間絶縁膜16と、ゲート間絶縁膜16上に配置され,行方向に延伸するコントロールゲートポリシリコン電極層(CG)17とを備える。
本発明の第1の実施の形態の変形例10に係る不揮発性半導体記憶装置であって、I−I線に沿うNAND型メモリセルアレイ部の模式的断面構造は、図20に示すように、半導体領域10と、半導体領域10中に配置された埋め込み酸化膜23と、埋め込み酸化膜23上の半導体領域10に配置され,列方向に延伸する素子分離領域13と、素子分離領域13に挟まれ,埋め込み酸化膜23上の半導体領域10上に配置され,行方向に沿う断面が三角形状の選択エピタキシャル成長層12と、選択エピタキシャル成長層12に配置されたソース/ドレイン領域と、素子分離領域13に挟まれ,ソース/ドレイン領域間の選択エピタキシャル成長層12上に配置されたゲート絶縁膜14と、素子分離領域13に挟まれ,素子分離領域13の上部表面と略同じ高さを備え,ゲート絶縁膜14上に配置されたフローティングゲートポリシリコン電極層(FG)15と、素子分離領域13及びフローティングゲートポリシリコン電極層(FG)15の上部表面に配置されたゲート間絶縁膜16と、ゲート間絶縁膜16上に配置され,行方向に延伸するコントロールゲートポリシリコン電極層(CG)17とを備える。
本発明の第2の実施の形態に係る不揮発性半導体記憶装置であって、I−I線に沿うNAND型メモリセルアレイ部の模式的断面構造は、図21に示すように、半導体領域10と、半導体領域10に配置され,列方向に延伸する素子分離領域13と、素子分離領域13に挟まれ,半導体領域10上に配置され,行方向に沿う断面が台形状の選択エピタキシャル成長層12と、選択エピタキシャル成長層12に配置されたソース/ドレイン領域と、素子分離領域13に挟まれ,ソース/ドレイン領域間の選択エピタキシャル成長層12上に配置されたゲート絶縁膜14と、素子分離領域13に挟まれ,ゲート絶縁膜14上に配置され,行方向に沿う断面が凸部形状を有するフローティングゲートポリシリコン電極層(FG)15と、素子分離領域13に挟まれ,フローティングゲートポリシリコン電極層(FG)15の上部表面に配置されたゲート間絶縁膜16と、素子分離領域13の上部表面及びゲート間絶縁膜16上に配置され,行方向に延伸するコントロールゲートポリシリコン電極層(CG)17とを備える。ここで、半導体領域10は、半導体基板であっても良く、或いは半導体基板上に形成されたウェル領域であっても良い。又、ソース/ドレイン領域は図21に示す断面構造には、描かれていないが、選択エピタキシャル成長層12においてワード線を挟んで配置される。
本発明の第2の実施の形態に係る不揮発性半導体記憶装置の製造工程を図23乃至図25を参照しながら説明する。選択エピタキシャル成長層12を形成するまでの製造工程は、本発明の第1の実施の形態に係る不揮発性半導体記憶装置の製造工程の図6乃至図8と同様であるため、説明を省略する。
本発明の第2の実施の形態の変形例1に係る不揮発性半導体記憶装置であって、I−I線に沿うNAND型メモリセルアレイ部の模式的断面構造は、図26に示すように、半導体領域10と、半導体領域10に配置され,列方向に延伸する素子分離領域13と、素子分離領域13に挟まれ,半導体領域10上に配置され,行方向に沿う断面が台形状の選択エピタキシャル成長層12と、選択エピタキシャル成長層12に配置されたソース/ドレイン領域と、素子分離領域13に挟まれ,ソース/ドレイン領域間の選択エピタキシャル成長層12上に配置されたゲート絶縁膜14と、素子分離領域13に挟まれ,ゲート絶縁膜14上に配置され,行方向に沿う断面が凸部形状を有するフローティングゲートポリシリコン電極層(FG)15と、素子分離領域13に挟まれ,フローティングゲートポリシリコン電極層(FG)15の上部表面に配置されたゲート間絶縁膜16と、素子分離領域13の上部表面及びゲート間絶縁膜16上に配置され,行方向に延伸するコントロールゲートポリシリコン電極層(CG)17とを備える。
本発明の第2の実施の形態の変形例2に係る不揮発性半導体記憶装置であって、I−I線に沿うNAND型メモリセルアレイ部の模式的断面構造は、図27に示すように、半導体領域10と、半導体領域10に配置され,列方向に延伸する素子分離領域13と、素子分離領域13に挟まれ,半導体領域10上に配置され,行方向に沿う断面が三角形状の選択エピタキシャル成長層12と、選択エピタキシャル成長層12に配置されたソース/ドレイン領域と、素子分離領域13に挟まれ,ソース/ドレイン領域間の選択エピタキシャル成長層12上に配置されたゲート絶縁膜14と、素子分離領域13に挟まれ,ゲート絶縁膜14上に配置され,行方向に沿う断面が三角形状の凸部形状を有するフローティングゲートポリシリコン電極層(FG)15と、素子分離領域13,及びフローティングゲートポリシリコン電極層(FG)15の上部表面に配置されたゲート間絶縁膜16と、ゲート間絶縁膜16上に配置され,行方向に延伸するコントロールゲートポリシリコン電極層(CG)17とを備える。
本発明の第2の実施の形態の変形例3に係る不揮発性半導体記憶装置であって、I−I線に沿うNAND型メモリセルアレイ部の模式的断面構造は、図28に示すように、半導体領域10と、半導体領域10に配置され,列方向に延伸する素子分離領域13と、素子分離領域13に挟まれ,半導体領域10上に配置され,行方向に沿う断面が三角形状の選択エピタキシャル成長層12と、選択エピタキシャル成長層12に配置されたソース/ドレイン領域と、素子分離領域13に挟まれ,ソース/ドレイン領域間の選択エピタキシャル成長層12上に配置されたゲート絶縁膜14と、素子分離領域13に挟まれ,ゲート絶縁膜14上に配置された台形状の凸部形状を有するフローティングゲートポリシリコン電極層(FG)15と、素子分離領域13,及びフローティングゲートポリシリコン電極層(FG)15の上部表面に配置されたゲート間絶縁膜16と、ゲート間絶縁膜16上に配置され,行方向に延伸するコントロールゲートポリシリコン電極層(CG)17とを備える。
本発明の第2の実施の形態の変形例4に係る不揮発性半導体記憶装置の断面構成であって、図3のI−I線に沿うNAND型メモリセルアレイ部の模式的断面構造は、図29に示すように、半導体領域10と、半導体領域10中に配置された埋め込み酸化膜23と、埋め込み酸化膜23上の半導体領域10に配置され,列方向に延伸する素子分離領域13と、素子分離領域13に挟まれ,埋め込み酸化膜23上の半導体領域10上に配置され,行方向に沿う断面が三角形状の選択エピタキシャル成長層12と、選択エピタキシャル成長層12に配置されたソース/ドレイン領域と、素子分離領域13に挟まれ,ソース/ドレイン領域間の選択エピタキシャル成長層12上に配置されたゲート絶縁膜14と、素子分離領域13に挟まれ,ゲート絶縁膜14上に配置された三角形状の凸部形状を有するフローティングゲートポリシリコン電極層(FG)15と、素子分離領域13,及びフローティングゲートポリシリコン電極層(FG)15の上部表面に配置されたゲート間絶縁膜16と、ゲート間絶縁膜16上に配置され,行方向に延伸するコントロールゲートポリシリコン電極層(CG)17とを備える。
本発明の第2の実施の形態の変形例5に係る不揮発性半導体記憶装置であって、I−I線に沿うNAND型メモリセルアレイ部の模式的断面構造は、図30に示すように、半導体領域10と、半導体領域10中に埋め込まれた埋め込み酸化膜23と、埋め込み酸化膜23上の半導体領域10に配置され,列方向に延伸する素子分離領域13と、素子分離領域13に挟まれ,埋め込み酸化膜23上の半導体領域10上に配置され,行方向に沿う断面が三角形状の選択エピタキシャル成長層12と、選択エピタキシャル成長層12に配置されたソース/ドレイン領域と、素子分離領域13に挟まれ,ソース/ドレイン領域間の選択エピタキシャル成長層12上に配置されたゲート絶縁膜14と、素子分離領域13に挟まれ,ゲート絶縁膜14上に配置された台形状の凸部形状を有するフローティングゲートポリシリコン電極層(FG)15と、素子分離領域13,及びフローティングゲートポリシリコン電極層(FG)15の上部表面に配置されたゲート間絶縁膜16と、ゲート間絶縁膜16上に配置され,行方向に延伸するコントロールゲートポリシリコン電極層(CG)17とを備える。
第1乃至第2の実施の形態では、フローティングゲートポリシリコン電極層(FG)15の蓄積電荷を制御することにより、書き込み状態と消去状態を区別する不揮発性半導体記憶装置を例にとって説明したが、フローティングゲートポリシリコン電極層(FG)15の蓄積電荷の制御ではなく、ゲート絶縁膜中にトラップする電荷量を制御するメモリセルについても適用することができる。凸部形状の活性領域上にチャージトラップを有するチャージトラップ絶縁膜を配し、チャージトラップ絶縁膜の上部にコントロールゲート電極を配置成することにより、短チャネル効果及び書き込み、消去特性に優れた,フローティングゲート電極層(FG)を有しない不揮発性半導体記憶装置が得られる。チャージトラップ絶縁膜の例としては、SONOS構造、MONOS構造を実現するONO(Oxide-Nitride-Oxide)膜24等が適用可能である。或いは又、MANOS(Metal-Al2O3-SiN-SiO2 -Si)構造を適用することもできる。
本発明の第3の実施の形態の変形例1に係る不揮発性半導体記憶装置であって、I−I線に沿うNAND型メモリセルアレイ部の模式的断面構造は、図32に示すように、半導体領域10と、半導体領域10に配置され,列方向に延伸する素子分離領域13と、素子分離領域13に挟まれた半導体領域10上に配置され,行方向に沿う断面が三角形状の選択エピタキシャル成長層12と、選択エピタキシャル成長層12に配置されたソース/ドレイン領域と、素子分離領域13に挟まれ,ソース/ドレイン領域間の選択エピタキシャル成長層12の上部表面,及び素子分離領域13上に配置されたONO膜24と、ONO膜24上に配置され,行方向に延伸するコントロールゲートポリシリコン電極層(CG)17とを備える。ここで、半導体領域10は、半導体基板であっても良く、或いは半導体基板上に形成されたウェル領域であっても良い。又、ソース/ドレイン領域は図32に示す断面構造には、描かれていないが、選択エピタキシャル成長層12においてワード線を挟んで配置される。
本発明の第3の実施の形態の変形例2に係る不揮発性半導体記憶装置であって、I−I線に沿うNAND型メモリセルアレイ部の模式的断面構造は、図33に示すように、半導体領域10と、半導体領域10中に配置された埋め込み酸化膜23と、埋め込み酸化膜23上の半導体領域10に配置され,列方向に延伸する素子分離領域13と、素子分離領域13に挟まれた半導体領域10上に配置され,行方向に沿う断面が台形状の選択エピタキシャル成長層12と、選択エピタキシャル成長層12に配置されたソース/ドレイン領域と、素子分離領域13に挟まれ,ソース/ドレイン領域間の選択エピタキシャル成長層12の上部表面,及び素子分離領域13上に配置されたONO膜24と、ONO膜24,及び素子分離領域13の上部表面に配置され,行方向に延伸するコントロールゲートポリシリコン電極層(CG)17とを備える。
本発明の第3の実施の形態の変形例3に係る不揮発性半導体記憶装置であって、I−I線に沿うNAND型メモリセルアレイ部の模式的断面構造は、図34に示すように、半導体領域10と、半導体領域10中に配置された埋め込み酸化膜23と、埋め込み酸化膜23上の半導体領域10に配置され,列方向に延伸する素子分離領域13と、素子分離領域13に挟まれた半導体領域10上に配置され,行方向に沿う断面が三角形状の選択エピタキシャル成長層12と、選択エピタキシャル成長層12に配置されたソース/ドレイン領域と、素子分離領域13に挟まれ,ソース/ドレイン領域間の選択エピタキシャル成長層12の上部表面,及び素子分離領域13上に配置されたONO膜24と、ONO膜24上に配置され,行方向に延伸するコントロールゲートポリシリコン電極層(CG)17とを備える。ここで、半導体領域10は、半導体基板であっても良く、或いは半導体基板上に形成されたウェル領域であっても良い。又、ソース/ドレイン領域は図34に示す断面構造には、描かれていないが、選択エピタキシャル成長層12においてワード線を挟んで配置される。
本発明の第1乃至第3の実施の形態に係る不揮発性半導体記憶装置では、行方向(ワード線WL方向:I−I線方向)に沿う断面における活性領域AAの表面形状が凸部形状である場合について説明したが、本発明の第4の実施の形態に係る不揮発性半導体記憶装置においては、更に、列方向(ビット線BL方向:III−III線方向)に沿う断面においても凸部形状となる活性領域AAを有する構造について説明する。
本発明の第4の実施の形態に係る不揮発性半導体記憶装置の製造方法において利用するダミーセルの製造方法は、図36に示すように表される。図36(a)は、ダミーNANDセルの模式的平面パターン、図36(b)は、ダミーセル用窒化膜形成工程、図36(c)は、ダミーセル用パターンニング工程、図36(d)は、ダミーセル用メモリセルトランジスタ形成工程を示す。
本発明の第5の実施の形態においては、フローティングゲートFGの構造を逆Y字形状にすることで、コントロールゲートとのカップリング比を更に増加させることが可能な不揮発性半導体記憶装置について説明する。本発明の第5の実施の形態に係る不揮発性半導体記憶装置において、逆Y字形状のフローティングゲートFGが形成された構造は、図41(a)に示すように表される。
本発明の第5の実施の形態に係る不揮発性半導体記憶装置の製造方法を図37乃至図41を参照しながら説明する。選択エピタキシャル成長層12を形成するまでの製造工程は、本発明の第1の実施の形態に係る不揮発性半導体記憶装置の製造工程の図6乃至図8と同様であるため、説明を省略する。
本発明の第5の実施の形態の変形例1に係る不揮発性半導体記憶装置において、逆Y字形状のフローティングゲートFGが形成された構造は、図43(a)に示すように表される。(製造方法)
本発明の第5の実施の形態の変形例1に係る不揮発性半導体記憶装置の製造方法を図42乃至図43を参照しながら説明する。
本発明の第5の実施の形態の変形例2に係る不揮発性半導体記憶装置の断面構成であって、図3のI−I線に沿うNAND型メモリセルアレイ部の模式的断面構造は、図44に示すように、半導体領域10と、半導体領域10に配置され,列方向に延伸する素子分離領域13と、素子分離領域13に挟まれ,半導体領域10上に配置され,行方向に沿う断面が台形状の選択エピタキシャル成長層12と、選択エピタキシャル成長層12に配置されたソース/ドレイン領域と、素子分離領域13に挟まれ,ソース/ドレイン領域間の選択エピタキシャル成長層12の上底面及び上底面近傍の側壁部上に配置されたゲート絶縁膜14と、素子分離領域13に挟まれ,ゲート絶縁膜14上に配置され,行方向に沿う断面が逆Y字形状の凸部形状を有するフローティングゲートポリシリコン電極層(FG)15と、素子分離領域13に挟まれ,逆Y字形状の凸部形状を有するフローティングゲートポリシリコン電極層(FG)15の表面に配置されたゲート間絶縁膜16と、素子分離領域13の上部表面及びゲート間絶縁膜16上に配置され,行方向に延伸するコントロールゲートポリシリコン電極層(CG)17とを備える。図44に示すように、素子分離領域13に挟まれ,台形状の選択エピタキシャル成長層12の下底面近傍の側壁部上には、素子分離領域13に挟まれた側壁絶縁膜39が配置されていても良い。
本発明の第5の実施の形態の変形例3に係る不揮発性半導体記憶装置の断面構成であって、図3のI−I線に沿うNAND型メモリセルアレイ部の模式的断面構造は、図45に示すように、半導体領域10と、半導体領域10中に配置された埋め込み酸化膜23と、埋め込み酸化膜23上の半導体領域10に配置され,列方向に延伸する素子分離領域13と、素子分離領域13に挟まれ,半導体領域10上に配置され,行方向に沿う断面が台形状の選択エピタキシャル成長層12と、選択エピタキシャル成長層12に配置されたソース/ドレイン領域と、素子分離領域13に挟まれ,ソース/ドレイン領域間の選択エピタキシャル成長層12の上底面及び上底面近傍の側壁部上に配置されたゲート絶縁膜14と、素子分離領域13に挟まれ,ゲート絶縁膜14上に配置され,行方向に沿う断面が逆Y字形状の凸部形状を有するフローティングゲートポリシリコン電極層(FG)15と、素子分離領域13に挟まれ,逆Y字形状の凸部形状を有するフローティングゲートポリシリコン電極層(FG)15の表面に配置されたゲート間絶縁膜16と、素子分離領域13の上部表面及びゲート間絶縁膜16上に配置され,行方向に延伸するコントロールゲートポリシリコン電極層(CG)17とを備える。図45に示すように、素子分離領域13に挟まれ,台形状の選択エピタキシャル成長層12の下底面近傍の側壁部上には、素子分離領域13に挟まれた側壁絶縁膜39が配置されていても良い。
半導体領域10は、半導体基板であっても良く、或いは半導体基板上に形成されたウェル領域であっても良い。又、ソース/ドレイン領域は図45に示す断面構造には、描かれていないが、選択エピタキシャル成長層12においてワード線を挟んで配置される。
本発明の第5の実施の形態の変形例4に係る不揮発性半導体記憶装置の断面構成であって、図3のI−I線に沿うNAND型メモリセルアレイ部の模式的断面構造は、図46に示すように、半導体領域10と、半導体領域10に配置され,列方向に延伸する素子分離領域13と、素子分離領域13に挟まれ,半導体領域10上に配置され,行方向に沿う断面が台形状の選択エピタキシャル成長層12と、選択エピタキシャル成長層12に配置されたソース/ドレイン領域と、素子分離領域13に挟まれ,ソース/ドレイン領域間の選択エピタキシャル成長層12上に配置されたゲート絶縁膜14と、素子分離領域13に挟まれ,ゲート絶縁膜14上に配置され,行方向に沿う断面が逆Y字形状の凸部形状を有するフローティングゲートポリシリコン電極層(FG)15と、素子分離領域13に挟まれ,逆Y字形状の凸部形状を有するフローティングゲートポリシリコン電極層(FG)15の表面に配置されたゲート間絶縁膜16と、素子分離領域13の上部表面及びゲート間絶縁膜16上に配置され,行方向に延伸するコントロールゲートポリシリコン電極層(CG)17とを備える。
本発明の第5の実施の形態の変形例5に係る不揮発性半導体記憶装置の断面構成であって、図3のI−I線に沿うNAND型メモリセルアレイ部の模式的断面構造は、図47に示すように、半導体領域10と、半導体領域10中に埋め込まれた埋め込み酸化膜23と、埋め込み酸化膜23上の半導体領域10に配置され,列方向に延伸する素子分離領域13と、素子分離領域13に挟まれ,半導体領域10上に配置され,行方向に沿う断面が台形状の選択エピタキシャル成長層12と、選択エピタキシャル成長層12に配置されたソース/ドレイン領域と、素子分離領域13に挟まれ,ソース/ドレイン領域間の台形状の選択エピタキシャル成長層12上に均一に配置されたゲート絶縁膜14と、素子分離領域13に挟まれ,ゲート絶縁膜14上に配置され,行方向に沿う断面が逆Y字形状の凸部形状を有するフローティングゲートポリシリコン電極層(FG)15と、素子分離領域13に挟まれ,逆Y字形状の凸部形状を有するフローティングゲートポリシリコン電極層(FG)15の表面に配置されたゲート間絶縁膜16と、素子分離領域13の上部表面及びゲート間絶縁膜16上に配置され,行方向に延伸するコントロールゲートポリシリコン電極層(CG)17とを備える。
本発明の第5の実施の形態の変形例6に係る不揮発性半導体記憶装置の断面構成であって、図3のI−I線に沿うNAND型メモリセルアレイ部の模式的断面構造は、図48に示すように、半導体領域10と、半導体領域10に配置され,列方向に延伸する素子分離領域13と、素子分離領域13に挟まれ,半導体領域10上に配置され,行方向に沿う断面が台形状の選択エピタキシャル成長層12と、選択エピタキシャル成長層12に配置されたソース/ドレイン領域と、素子分離領域13に挟まれ,ソース/ドレイン領域間の台形状の選択エピタキシャル成長層12の上底面及び上底面近傍の側壁部上に配置されたゲート絶縁膜14と、素子分離領域13に挟まれ,ゲート絶縁膜14上に配置され,行方向に沿う断面が逆Y字形状の凸部円形状を有するフローティングゲートポリシリコン電極層(FG)15と、素子分離領域13に挟まれ,逆Y字形状の凸部円形状を有するフローティングゲートポリシリコン電極層(FG)15の表面に配置されたゲート間絶縁膜16と、素子分離領域13の上部表面及びゲート間絶縁膜16上に配置され,行方向に延伸するコントロールゲートポリシリコン電極層(CG)17とを備える。図48に示すように、素子分離領域13に挟まれ,台形状の選択エピタキシャル成長層12の下底面近傍の側壁部上には、素子分離領域13に挟まれた側壁絶縁膜39が配置されていても良い。
半導体領域10は、半導体基板であっても良く、或いは半導体基板上に形成されたウェル領域であっても良い。又、ソース/ドレイン領域は図48に示す断面構造には、描かれていないが、選択エピタキシャル成長層12においてワード線を挟んで配置される。
本発明の第5の実施の形態の変形例7に係る不揮発性半導体記憶装置の断面構成であって、図3のI−I線に沿うNAND型メモリセルアレイ部の模式的断面構造は、図49に示すように、半導体領域10と、半導体領域10中に配置された埋め込み酸化膜23と、埋め込み酸化膜23上の半導体領域10に配置され,列方向に延伸する素子分離領域13と、素子分離領域13に挟まれ,半導体領域10上に配置され,行方向に沿う断面が台形状の選択エピタキシャル成長層12と、選択エピタキシャル成長層12に配置されたソース/ドレイン領域と、素子分離領域13に挟まれ,ソース/ドレイン領域間の台形状の選択エピタキシャル成長層12の上底面及び上底面近傍の側壁部上に配置されたゲート絶縁膜14と、素子分離領域13に挟まれ,ゲート絶縁膜14上に配置され,行方向に沿う断面が逆Y字形状の凸部円形状を有するフローティングゲートポリシリコン電極層(FG)15と、素子分離領域13に挟まれ,逆Y字形状の凸部円形状を有するフローティングゲートポリシリコン電極層(FG)15の表面に配置されたゲート間絶縁膜16と、素子分離領域13の上部表面及びゲート間絶縁膜16上に配置され,行方向に延伸するコントロールゲートポリシリコン電極層(CG)17とを備える。図49に示すように、素子分離領域13に挟まれ,台形状の選択エピタキシャル成長層12の下底面近傍の側壁部上には、素子分離領域13に挟まれた側壁絶縁膜39が配置されていても良い。
半導体領域10は、半導体基板であっても良く、或いは半導体基板上に形成されたウェル領域であっても良い。又、ソース/ドレイン領域は図49に示す断面構造には、描かれていないが、選択エピタキシャル成長層12においてワード線を挟んで配置される。
(AND型回路構成)
本発明の第6の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ130における模式的回路構成は、図50に示すように、AND型メモリセルアレイの回路構成を備える。
(NOR型回路構成)
本発明の第7の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ130における模式的回路構成は、図51に示すように、NOR型メモリセルアレイの回路構成を備える。
(2トランジスタ/セル型回路構成)
本発明の第8の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ130における模式的回路構成は、図52に示すように、2トランジスタ/セル型メモリセルアレイの回路構成を備える。
(3トランジスタ/セル型回路構成)
本発明の第9の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ130における模式的回路構成は、図53に示すように、3トランジスタ/セル型メモリセルアレイの回路構成を備える。
本発明の実施の形態に係る不揮発性半導体記憶装置の動作モードは大きく分けると3つ存在する。それぞれページモード、バイトモード及びROM領域を有するEEPROMモードと呼ぶ。
図54は、フラッシュメモリ装置及びシステムの主要構成要素の概略的なブロック図である。図54に示すように、フラッシュメモリシステム142はホストプラットホーム144、及びユニバーサル・シリアル・バス(USB)フラッシュ装置146より構成される。
(適用例2)
一例として、半導体メモリデバイス250を含むメモリカード260は、図55に示すように構成される。半導体メモリデバイス250には、本発明の第1乃至第9の実施の形態に係る不揮発性半導体記憶装置が適用可能である。メモリカード260は、図55に示すように、外部デバイス(図示せず)から所定の信号を受信し、或いは外部デバイスへ所定の信号を出力するように動作可能である。
メモリカード260の別の具体例は、図56に示すように、図55のメモリカードの例とは異なり、半導体メモリデバイス250に加えて、更に、半導体メモリデバイス250を制御し、かつ外部デバイスとの間で所定の信号を送受信するコントローラ276を具備している。コントローラ276は、インタフェースユニット(I/F)271,272と、マイクロプロセッサユニット(MPU)273と、バッファRAM274と、及びインタフェースユニット(I/F)272内に含まれるエラー訂正コードユニット(ECC)275とを備える。
更に別のメモリカード260の構成例は、図57に示すように、インタフェースユニット(I/F)271,272、マイクロプロセッサユニット(MPU)273、バッファRAM274、インタフェースユニット(I/F)272に含まれるエラー訂正コードユニット(ECC)275及び半導体メモリデバイス領域501をすべてワンチップ化して、システムLSIチップ507として実現している。このようなシステムLSIチップ507がメモリカード260内に搭載されている。
更に別のメモリカード260の構成例は、図58に示すように、マイクロプロセッサユニット(MPU)273内に半導体メモリデバイス領域501を形成してメモリ混載MPU502を実現し、更にインタフェースユニット(I/F)271,272、バッファRAM274及びインタフェースユニット(I/F)272に含まれるエラー訂正コードユニット(ECC)275をすべてワンチップ化して、システムLSIチップ506として実現している。このようなシステムLSIチップ506がメモリカード260内に搭載されている。
更に別のメモリカード260の構成例は、図59に示すように、図56において示された半導体メモリデバイス250に代わり、NAND型フラッシュメモリとバイト型EEPROMで構成されるROM領域を有するEEPROMモードのフラッシュメモリ503を利用している。
図55乃至図59において示されたメモリカード260の適用例としては、図60に示すように、メモリカードホルダ280を想定することができる。メモリカードホルダ280は、本発明の第1乃至第9の実施の形態において説明された不揮発性半導体記憶装置を半導体メモリデバイス250として備えた、メモリカード260を収容することができる。メモリカードホルダ280は、電子デバイス(図示されていない)に接続され、メモリカード260と電子デバイスとのインタフェースとして動作可能である。メモリカードホルダ280は、図55乃至図59に開示されたメモリカード260内のコントローラ276、マイクロプロセッサユニット(MPU)273、バッファRAM274、エラー訂正コードユニット(ECC)275、インタフェースユニット(I/F)271,272等の複数の機能と共に、様々な機能を実行可能である。
図61を参照して、更に別の適用例を説明する。メモリカード260若しくはメモリカードホルダ280を収容可能な接続装置290について、図61には開示されている。メモリカード260若しくはメモリカードホルダ280の内、いずれかに、半導体メモリデバイス250或いは半導体メモリデバイス領域501、メモリ混載MPU502、ROM領域を有するEEPROMモードのフラッシュメモリ503として、本発明の第1乃至第9の実施の形態において詳細に説明された不揮発性半導体記憶装置を備えている。メモリカード260或いはメモリカードホルダ280は接続装置290に装着され、しかも電気的に接続される。接続装置290は接続ワイヤ292及びインタフェース回路293を介して、CPU294及びバス295を備えた回路ボード291に接続される。
図62を参照して、別の適用例を説明する。メモリカード260若しくはメモリカードホルダ280の内、いずれかに、半導体メモリデバイス250或いは半導体メモリデバイス領域501、メモリ混載MPU502、ROM領域を有するEEPROMモードのフラッシュメモリ503として、本発明の第1乃至第9の実施の形態において説明された不揮発性半導体記憶装置を備えている。メモリカード260或いはメモリカードホルダ280は接続装置290に対して装着され、電気的に接続される。接続装置290は、接続ワイヤ292を介して、パーソナルコンピュータ(PC)350に接続されている。
図63を参照して、別の適用例を説明する。メモリカード260は、半導体メモリデバイス250或いは半導体メモリデバイス領域501、メモリ混載MPU502、ROM領域を有するEEPROMモードのフラッシュメモリ503として、本発明の第1乃至第9の実施の形態において詳細に説明された不揮発性半導体記憶装置を備えている。このようなメモリカード260を、メモリカードホルダ280を内蔵するデジタルカメラ650に適用した例を図63は示している。
(適用例11)
本発明の第1乃至第9の実施の形態に係る不揮発性半導体記憶装置の別の適用例は、図64及び図65に示すように、半導体メモリデバイス250,ROM410,RAM420及びCPU430から構成されたMPU400と、プレーンターミナル600を含むIC(Interface Circuit)カード500を構成している。ICカード500はプレーンターミナル600を介して外部デバイスと接続可能である。またプレーンターミナル600はICカード500内において、MPU400に結合される。CPU430は演算部431と制御部432とを含む。制御部432は半導体メモリデバイス250、ROM410及びRAM420に結合されている。MPU400はICカード500の一方の表面上にモールドされ、プレーンターミナル600はICカード500の他方の表面上において形成されることが望ましい。
更に別のICカード500の構成例は、図66に示すように、ROM410,RAM420,CPU430及び半導体メモリデバイス領域501をすべてワンチップ化して、システムLSIチップ508として構成する。このようなシステムLSIチップ508がICカード500内に内蔵されている。図66において、半導体メモリデバイス領域501及びROM410に対して、本発明の第1乃至第9の実施の形態において詳細に説明した不揮発性半導体記憶装置を適用することができる。また、不揮発性半導体記憶装置の動作上、ページモード、バイトモード及び擬似EEROMモードが可能である。
更に別のICカード500の構成例は、図67に示すように、ROM410を半導体メモリデバイス領域501内に内蔵して、全体として、ROM領域を有するEEPROMモードのフラッシュメモリ510を構成する。
更に別のICカード500の構成例は、図68に示すように、図65に示した半導体メモリデバイス250において、ROM410を内蔵して、全体として、ROM領域を有するEEPROMモードのフラッシュメモリ510を構成している。このようなROM領域を有するEEPROMモードのフラッシュメモリ510は、MPU400内に内蔵されている点は、図65と同様である。
上記のように、本発明は第1乃至第9の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
12…選択エピタキシャル成長層
13…素子分離領域(STI)
14…ゲート絶縁膜
15…フローティングゲートポリシリコン電極層(FG)
16…ゲート間絶縁膜
17…コントロールゲートポリシリコン電極層(CG)
22,44…窒化膜
23…埋め込み酸化膜(BOX)
24…ONO膜
25…埋め込み絶縁膜
26…ダミーNANDセル
27…半導体チップ
28…ダミーセル用絶縁膜
29…ダミーセル用窒化膜
30…ダミーセル用選択エピタキシャル成長層
31…ダミーセル用ゲート絶縁膜
32…ダミーセル用フローティングゲートポリシリコン電極層
33,34…アモルファスシリコン層
35,37,39…側壁絶縁膜
36…フローティングゲートアモルファスシリコン電極層(FG)
38…コントロールゲートアモルファスシリコン電極層(CG)
40…ソース/ドレイン拡散層
42…金属シリサイド層
130…メモリセルアレイ
131…ページ単位
132…NANDセルユニット
133…メモリセルブロック
134…ANDセルユニット
136…NORセルユニット
260…メモリカード
500…ICカード
AA1,AA2,AA3,…,AA8,…,…活性領域
WL1,WL2,WL3,…,WL15,…,…ワード線
BLj―1,BLj,BLj+1, …ビット線
SL…ソース線
CB…ビット線コンタクト
CS…ソース線コンタクト
ST…選択トランジスタ
MT…メモリセルトランジスタ
SGS,SGD…選択ゲート線
Claims (5)
- 半導体領域と、
前記半導体領域に配置され,列方向に延伸する素子分離領域と、
前記素子分離領域挟まれた前記半導体領域上に配置され,行方向に沿う断面が凸部形状を有する半導体層と、
前記半導体層に配置されたソース/ドレイン領域と、
前記素子分離領域に挟まれ,前記ソース/ドレイン領域間の前記半導体層上に配置されたゲート絶縁膜と、
前記素子分離領域に挟まれ,前記ゲート絶縁膜上に配置されたフローティングゲート電極層と、
前記フローティングゲート電極層,及び前記素子分離領域の上部表面に配置されたゲート間絶縁膜と、
前記ゲート間絶縁膜上に配置され,行方向に延伸するコントロールゲート電極層
とを備えることを特徴とする不揮発性半導体記憶装置。 - 半導体領域と、
前記半導体領域に配置され,列方向に延伸する素子分離領域と、
前記素子分離領域に挟まれた前記半導体領域上に配置され,行方向に沿う断面が凸部形状を有する半導体層と、
前記半導体層に配置されたソース/ドレイン領域を有するメモリセルトランジスタと、
前記素子分離領域に挟まれ,前記ソース/ドレイン領域間の前記半導体層上に配置されたチャージトラップ絶縁膜と、
前記チャージトラップ絶縁膜,及び前記素子分離領域の上部表面に配置され,行方向に延伸するコントロールゲート電極層
とを備えることを特徴とする不揮発性半導体記憶装置。 - 前記凸部形状は三角形状であることを特徴とする請求項1又は請求項2に記載の不揮発性半導体記憶装置。
- 前記半導体層は、更に列方向に沿う断面が凸部形状を有することを特徴とする請求項1乃至3の内、何れか1項に記載の不揮発性半導体記憶装置。
- 半導体領域上に第1絶縁膜を形成する工程と、
前記第1絶縁膜及び前記半導体領域の一部をエッチングし、溝を形成する工程と、
前記溝を第2絶縁物で埋め、素子分離領域を形成する工程と、
半導体デバイス表面全面を平坦化する工程と、
前記素子分離領域をエッチバックする工程と、
前記第1絶縁膜を剥離し、前記半導体領域の上部表面を露出する工程と、
前記上部表面上に行方向に沿う断面が凸部形状を有する半導体層を形成する工程と、
前記半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜,及び前記素子分離領域上にフローティングゲート電極層を形成し、半導体デバイス表面全面を平坦化する工程と、
前記フローティングゲート電極層及び前記素子分離領域上に、ゲート間絶縁膜を形成する工程と、
前記ゲート間絶縁膜上に、行方向に延伸するコントロールゲート電極層を形成する工程
とを有することを特徴とする不揮発性半導体記憶装置の製造方法。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013161920A (ja) * | 2012-02-03 | 2013-08-19 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
KR20150075911A (ko) * | 2013-12-26 | 2015-07-06 | 에스케이하이닉스 주식회사 | 저항 변화 메모리 소자 및 제조 방법 |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8174071B2 (en) * | 2008-05-02 | 2012-05-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | High voltage LDMOS transistor |
JP5491705B2 (ja) * | 2008-05-22 | 2014-05-14 | 株式会社東芝 | 半導体装置 |
US8390580B2 (en) * | 2008-07-09 | 2013-03-05 | Tsinghua University | Touch panel, liquid crystal display screen using the same, and methods for making the touch panel and the liquid crystal display screen |
KR101488417B1 (ko) * | 2008-08-19 | 2015-01-30 | 삼성전자주식회사 | 전하의 측면 이동을 억제하는 메모리 소자 |
JP5388537B2 (ja) * | 2008-10-20 | 2014-01-15 | 株式会社東芝 | 不揮発性半導体記憶装置、及びその製造方法 |
JP5317664B2 (ja) * | 2008-12-17 | 2013-10-16 | 株式会社東芝 | 不揮発性半導体記憶装置の製造方法 |
JP2012119445A (ja) | 2010-11-30 | 2012-06-21 | Toshiba Corp | 半導体記憶装置および半導体記憶装置の製造方法 |
US20120286344A1 (en) * | 2011-05-12 | 2012-11-15 | Lee Changhyun | Non-volatile memory devices and methods of forming the same |
US9287879B2 (en) * | 2011-06-07 | 2016-03-15 | Verisiti, Inc. | Semiconductor device having features to prevent reverse engineering |
US11393547B2 (en) * | 2019-11-26 | 2022-07-19 | Piecemakers Technology, Inc. | Anti-fuse one-time programmable memory cell and related array structure |
TWI722732B (zh) * | 2019-12-24 | 2021-03-21 | 華邦電子股份有限公司 | 鰭部高度的監控結構與鰭部高度的監控方法 |
US11362007B2 (en) | 2020-01-21 | 2022-06-14 | Winbond Electronics Corp. | Fin height monitoring structure and fin height monitoring method |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0888285A (ja) * | 1994-09-17 | 1996-04-02 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
JPH1022403A (ja) * | 1996-06-28 | 1998-01-23 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2001176989A (ja) * | 1999-12-16 | 2001-06-29 | Sharp Corp | 不揮発性半導体記憶装置及びその製造方法 |
JP2001244351A (ja) * | 2000-02-29 | 2001-09-07 | Sharp Corp | 不揮発性半導体記憶装置及びその製造方法 |
JP2002016153A (ja) * | 2000-06-30 | 2002-01-18 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
JP2004048004A (ja) * | 2002-07-09 | 2004-02-12 | Samsung Electronics Co Ltd | Eeprom及びその製造方法 |
US20060038220A1 (en) * | 2004-08-19 | 2006-02-23 | Karl-Heinz Kusters | Semiconductor memory device comprising memory cells with floating gate electrode and method of production |
US20060051926A1 (en) * | 2004-09-07 | 2006-03-09 | Chul Jeong | Methods of forming semiconductor devices having a trench with beveled corners |
JP2007287990A (ja) * | 2006-04-18 | 2007-11-01 | Tohoku Univ | 半導体記憶装置 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7087950B2 (en) * | 2004-04-30 | 2006-08-08 | Infineon Technologies Ag | Flash memory cell, flash memory device and manufacturing method thereof |
US7371638B2 (en) * | 2004-05-24 | 2008-05-13 | Samsung Electronics Co., Ltd. | Nonvolatile memory cells having high control gate coupling ratios using grooved floating gates and methods of forming same |
JP4105700B2 (ja) * | 2005-01-06 | 2008-06-25 | 株式会社東芝 | 半導体記憶装置 |
JP2007005568A (ja) * | 2005-06-23 | 2007-01-11 | Toshiba Corp | 半導体装置 |
-
2006
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-
2007
- 2007-06-20 US US11/765,881 patent/US7755134B2/en not_active Expired - Fee Related
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0888285A (ja) * | 1994-09-17 | 1996-04-02 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
JPH1022403A (ja) * | 1996-06-28 | 1998-01-23 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2001176989A (ja) * | 1999-12-16 | 2001-06-29 | Sharp Corp | 不揮発性半導体記憶装置及びその製造方法 |
JP2001244351A (ja) * | 2000-02-29 | 2001-09-07 | Sharp Corp | 不揮発性半導体記憶装置及びその製造方法 |
JP2002016153A (ja) * | 2000-06-30 | 2002-01-18 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
JP2004048004A (ja) * | 2002-07-09 | 2004-02-12 | Samsung Electronics Co Ltd | Eeprom及びその製造方法 |
US20060038220A1 (en) * | 2004-08-19 | 2006-02-23 | Karl-Heinz Kusters | Semiconductor memory device comprising memory cells with floating gate electrode and method of production |
US20060051926A1 (en) * | 2004-09-07 | 2006-03-09 | Chul Jeong | Methods of forming semiconductor devices having a trench with beveled corners |
JP2007287990A (ja) * | 2006-04-18 | 2007-11-01 | Tohoku Univ | 半導体記憶装置 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013161920A (ja) * | 2012-02-03 | 2013-08-19 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
KR20150075911A (ko) * | 2013-12-26 | 2015-07-06 | 에스케이하이닉스 주식회사 | 저항 변화 메모리 소자 및 제조 방법 |
KR102098017B1 (ko) * | 2013-12-26 | 2020-04-13 | 에스케이하이닉스 주식회사 | 저항 변화 메모리 소자 및 제조 방법 |
Also Published As
Publication number | Publication date |
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US20070290253A1 (en) | 2007-12-20 |
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