JP2002016153A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】フラッシュメモリ・セルの素子の信頼性の向上
及び動作特性の向上を図る。 【解決手段】Ｓｉ基板１０１上に、シリコン熱酸化膜１
０２を形成する工程と、熱酸化膜１０２上に、シリコン
窒化膜１０３を形成する工程と、素子形成予定領域にＳ
ｉ基板１０１が露出する溝１０４を形成する工程と、溝
１０４の底面のＳｉ基板１０１上に、エピタキシャル成
長により単結晶シリコン膜１０５を形成する工程と、単
結晶シリコン膜１０５の表面にトンネル熱酸化膜１０６
を形成する工程と、前記溝１０４内に多結晶シリコン１
０７を埋め込み形成する工程と、シリコン窒化膜１０３
を選択的に除去する工程と、多結晶シリコン膜１０７の
表面にゲート間絶縁膜１０８を形成する工程と、ゲート
間絶縁膜１０８上に制御ゲートとなる多結晶シリコン膜
１０９を形成する工程とを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フローティングゲ
ートを有する不揮発性半導体記憶装置及びその製造方法
に関わる。

【０００２】

【従来の技術】フラッシュメモリは、フローティングゲ
ートとコントロールケートの２つのゲートを有し、フロ
ーティングゲート内に電荷を注入して情報を蓄える記憶
装置である。携帯電話やメモリカードなど広い需要に支
えられ、今後益々大容量化が進むものと期待されてい
る。現在、０．２５μｍ世代の技術を用いた製品が市販
されているが、今後、０．１μｍ台に突入することは明
らかである。

【０００３】０．１μｍ世代のフラッシュメモリを実現
するためのセルが提案されている。現在提案されている
０．１μｍ世代のフラッシュメモリ・セルの製造方法
を、図７を参照して説明する。

【０００４】先ず、図７（ａ）に示すように、シリコン
基板７０１を酸化してシリコン熱酸化膜（トンネル酸化
膜）７０２を形成し、その上に減圧化学気相成長法（Ｌ
ＰＣＶＤ法）により多結晶シリコン膜（フローティング
ゲート）７０３、シリコン酸化膜７０４順次堆積する。
そして、シリコン酸化膜７０４上に、素子領域及び素子
分離領域を定義するために、リソグラフィ技術を用いて
素子分離領域に開口７０６を有するレジストパターン７
０５を形成する。

【０００５】次いで、図７（ｂ）に示すように、反応性
イオンエッチング法により、レジストパターン７０５を
マスクとしてシリコン酸化膜７０４、多結晶シリコン膜
７０３およびシリコン熱酸化膜７０２をエッチングす
る。レジストパターン７０５をプラズマアッシング法に
より除去した後、シリコン酸化膜７０４をマスクとして
シリコン基板７０１のエッチングを行い、凹部７０７を
形成する。

【０００６】次いで、図７（ｃ）に示すように、洗浄処
理を行った後、酸素雰囲気中、８５０℃で酸化し、凹部
７０７内に露出する多結晶シリコン膜７０３及びシリコ
ン基板７０１の表面に膜厚１０ｎｍのシリコン酸化膜
（不図示）を形成する。次に、ＬＰＣＶＤ法によりシリ
コン酸化膜７０８を再び堆積する。ＬＰＣＶＤ法により
堆積されたシリコン酸化膜７０８には、凹部７０７中央
部に必ず鬆が入る。

【０００７】次いで、図７（ｄ）に示すように、化学機
械研磨法（ＣＭＰ）を用いて、多結晶シリコン膜７０３
が露出するまでシリコン酸化膜７０８研磨を行った後、
極めて希釈したふっ酸溶液を用いてシリコン酸化膜７０
８のエッチング（リセスエッチング）を行い、多結晶シ
リコン膜７０３の側壁を露出させる。

【０００８】シリコン酸化膜７０８のリセスエッチング
の際、凹部中央部に鬆が入っているために、シリコン酸
化膜７０８の中央部が凹む。さらに、側壁に接する部分
では膜質が悪くてエッチングされやすい。

【０００９】次いで、図７（ｅ）に示すように、ゲート
間絶縁膜７０９を堆積し、さらに、その上にコントロー
ルゲート用の多結晶シリコン膜７１０を堆積して、コン
トロールゲートが形成され、フラッシュゲート・セルが
形成される。

【００１０】上述したプロセスでは、最初にトンネル酸
化膜を形成する。その後、素子分離領域を形成するため
のドライエッチングや酸化膜の埋め込み工程などが行わ
れる。深い素子分離領域を埋め込むために高密度プラズ
マＣＶＤなどが一般に使用される。そのため、トンネル
酸化膜がプラズマ中の荷電粒子により損傷を受け、信頼
性を損なうという問題点があった。

【００１１】また、この方法でセルを形成した場合、素
子分離領域の酸化膜をリセスエッチングして多結晶シリ
コン膜を出させる。リセスエッチングのバラツキがゲー
ト間絶縁膜の面積に変動を与え、それがひいては、カッ
プリング比（トンネル酸化膜とゲート間絶縁膜との容量
比）のバラツキに直結する。カップリング比がばらつく
と、素子の動作特性がバラツキ、歩留まりや信頼性が低
下するという問題点がある。フラッシュメモリの動作原
理上、チップ内でカップリング比が一定に揃っているこ
とが必要なのである。

【００１２】

【発明が解決しようとする課題】上述したように、トン
ネル酸化膜がプラズマ中の荷電粒子により損傷を受け、
素子の信頼性を損なうという問題点があった。

【００１３】また、素子分離絶縁膜の表面に凹凸が存在
するために、カップリング比がばらつき、素子の動作特
性のバラツキ、歩留まりや信頼性の低下が生じるという
問題点があった。

【００１４】本発明は上記事情を鑑みてなされたもので
あり、その目的とするところは、トンネル絶縁膜の質の
向上を図ると共に、カップリング比の均一化を図り、素
子の信頼性の向上及び動作特性の向上を図りうる不揮発
性半導体記憶装置及びその製造方法を提供することにあ
る。

【００１５】

【課題を解決するための手段】［構成］本発明は、上記
目的を達成するために以下のように構成されている。 （１）本発明に係わる不揮発性半導体記憶装置は、半導
体基板と、この半導体基板上に形成された凸状の単結晶
半導体層と、この単結晶半導体層の周囲の前記半導体基
板上に形成され、表面がほぼ平坦な素子分離絶縁膜と、
前記単結晶半導体層上に形成されたトンネル絶縁膜と、
このトンネル絶縁膜上に形成され、前記半導体基板の主
面に平行な断面積が前記単結晶半導体層の断面積とほぼ
等しいフローティングゲートと、このフローティングゲ
ート上に形成されたゲート間絶縁膜と、このゲート間絶
縁膜上に形成された制御ゲートとを具備してなる不揮発
性半導体記憶装置。

【００１６】本発明の好ましい実施態様を以下に記す。
前記素子分離絶縁膜の上面は、前記単結晶半導体層上面
より高く、且つ前記フローティングゲート上面より低い
こと。前記ゲート間絶縁膜は、表面がほぼ平坦な前記素
子分離絶縁膜上に形成されていること。前記半導体基板
はシリコン基板であり、且つ前記素子分離絶縁膜はシリ
コン熱酸化膜であること。半導体基板はシリコン基板で
あり、前記凸状の素子領域の側面に接する素子分離絶縁
膜は窒素を含む絶縁膜であること。

【００１７】（２）本発明に係わる不揮発性半導体記憶
装置の製造方法は、表面が平坦な半導体基板上に、堆積
或いは熱酸化により絶縁層を形成する工程と、前記絶縁
膜上に、該絶縁層と異なる材料からなる被覆層を形成す
る工程と、前記絶縁層及び被覆層の素子形成予定領域に
前記半導体基板が露出する溝を形成し、素子領域を定義
する工程と、前記溝の底面に露出する半導体基板上に、
エピタキシャル成長により、表面が前記絶縁層の表面よ
り低い単結晶半導体層を形成する工程と、前記単結晶半
導体膜上にトンネル絶縁膜を形成する工程と、前記溝内
にフローティングゲートを埋め込み形成する工程と、前
記被覆膜を選択的に除去する工程と、前記フローティン
グゲート上にゲート間絶縁膜を形成する工程と、前記ゲ
ート間絶縁膜上に制御ゲートを形成する工程とを含む。

【００１８】本発明の好ましい実施態様を以下に記す。
前記半導体基板はシリコン基板であり、前記絶縁層の形
成は前記シリコン基板を熱酸化して行われること。前記
半導体基板はシリコン基板であり、前記絶縁層の形成は
前記シリコン基板を熱酸化して行われ、且つ前記被覆層
の形成はシリコン窒化膜を堆積して行われること。前記
フローティングゲートの形成工程は、前記溝内にアモル
ファスシリコンを埋め込み形成する工程と、熱処理によ
り前記アモルファスシリコンを結晶化させる工程とを含
むこと ［作用］本発明は、上記構成によって以下の作用・効果
を有する。本発明によれば、トンネル酸化膜を先に形成
し、その後に素子分離領域を形成する従来プロセスの場
合、トンネル酸化膜が素子分離領域を形成するための反
応性イオンエッチングや絶縁膜のプラズマＣＶＤなどプ
ラズマ工程を経るために、荷電粒子による損傷、例え
ば、トラップの発生などを生じる。本発明の場合、上記
のように、先に素子分離領域を形成した後にトンネル酸
化膜を形成するため、このようなプラズマによる損傷が
なく、信頼性の高い素子を作成することが出来る。

【００１９】また、従来のプロセスでは、リセスエッチ
ング時に素子分離絶縁膜の表面に凹凸が発生し、カップ
リング比がばらついていた。本発明では、平坦な半導体
基板上に堆積或いは熱酸化により素子分離絶縁膜となる
絶縁層を形成することによって、表面が平坦な素子分離
絶縁膜を形成することができ、カップリング比のばらつ
きを抑制することができる。

【００２０】カップリング比は、フローティングゲート
とトンネル酸化膜の面積比に比例し、それは、多結晶シ
リコン膜の露出した高さに強く依存する。フローティン
グゲートの露出する高さは、リセスエッチング量で決定
されるのに対し、本プロセスでは、被覆層の膜厚で決定
される。堆積による膜厚制御性は、ウエットエッチング
の分布制御に比較して非常に良好であるために、本発明
のプロセスでは、原理的にカップリング比のバラツキを
抑制することが可能である。

【００２１】

【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。

【００２２】［第１実施形態］図１は、本発明の第１の
実施形態に係わる不揮発性半導体記憶装置の製造工程を
示す工程断面図である。

【００２３】先ず、図１（ａ）に示すように、ｐ型（１
００）シリコン基板１０１の表面に、１０００℃にて水
素燃焼酸化により膜厚３００ｎｍのシリコン熱酸化膜
（絶縁層）１０２を形成する。素子分離絶縁膜となるシ
リコン熱酸化膜１０２の表面は、平坦なシリコン基板１
０１上に形成されたので、平坦である。次に、成膜ガス
種にＳｉＨ₂Ｃｌ₂とＮＨ₃ を用いた減圧化学気相成長法
（ＬＰ−ＣＶＤ法）により、成膜温度７８０℃で、シリ
コン熱酸化膜１０２上に膜厚３０ｎｍのシリコン窒化膜
（被覆層）１０３を堆積する。

【００２４】次いで、図１（ｂ）に示すように、シリコ
ン窒化膜１０３上に、素子領域に開口を有するレジスト
膜１２０を塗布形成する。そして、Ｃ₃Ｆ₈とＣＯガスと
を用いた反応性イオンエッチング法により、レジスト膜
１２０をマスクにシリコン窒化膜１０３とシリコン熱酸
化膜１０２とをエッチングし、溝１０４を形成する。

【００２５】後工程で、シリコン基板１０１上に単結晶
シリコン膜のエピタキシャル成長を行うが、エピタキシ
ャル成長時に条件によってはシリコン熱酸化膜１０２と
の界面でいわゆるファセットが生じることがある。この
ようなファセットは、エピタキシャル成長の条件調整に
より緩和可能であるが、単結晶シリコン膜に接するシリ
コン熱酸化膜１０２の側面をアンモニアで窒化してシリ
コン酸窒化膜１１０を形成して、ファセットの生成を緩
和する。或いはシリコン熱酸化膜１０２の側面にシリコ
ン窒化膜を形成することにより、ファセットの形成を大
幅に緩和する次いで、図１（ｃ）に示すように、プラズ
マアッシング法によりレジスト膜１２０を除去した後、
超純水で１０００倍に希釈した１０００：１の希釈ふっ
酸溶液を用いて、アッシング中にシリコン基板１０１に
形成された酸化膜を除去する。更に、このシリコン基板
１０１を縦型高速昇降温炉内に入れ、あらかじめ真空に
引いた後、水素を導入して圧力を１Ｔｏｒｒに保って１
０分間９５０℃に加熱し、シリコン基板１０１の表面に
付着した自然酸化膜を除去する。次に、縦型高速昇降温
炉内を再び真空に引いて水素を排気し、温度を８５０℃
まで下げる。改めて縦型高速昇降温炉内にＳｉＣ₁₂Ｈ₂
を導入して、シリコン基板１０１上にシリコンのエピタ
キシャル成長を行い、溝１０４の底面に露出するシリコ
ン基板１０１の表面に単結晶シリコン膜１０５を形成す
る。なお、単結晶シリコン膜１０５の成膜条件がファセ
ット面が生じにくい条件であれば、前述したシリコン酸
窒化膜１１０の形成を行う必要はない。

【００２６】この条件下では、シリコン基板１０１上に
のみエピタキシャル成長が起こり、素子分離領域にある
シリコン窒化膜１０３の上には、シリコン膜は堆積しな
い。このエピタキシャル成長を時間で制御することによ
って、シリコン熱酸化膜１０２より薄い２５０ｎmmの単
結晶シリコン膜１０５をエピタキシャル成長させた。単
結晶シリコン膜１０５の膜厚は、成長終了後、段差計を
用いて、シリコン窒化膜１０３と単結晶シリコン膜１０
５との間の段差を測定することにより測定した。このよ
うなプロセスにより、素子領域となる凸状の単結晶シリ
コン膜をエピタキシャル成長により形成した。

【００２７】次いで、図１（ｄ）に示すように、単結晶
シリコン膜１０５の表面をＲＣＡ洗浄により清浄化した
後、縦型拡散炉の中に導入して、７５０℃での水素燃焼
酸化法により厚さ１０ｎｍのトンネル酸化膜（トンネル
絶縁膜）１０６を形成する。

【００２８】次いで、図１（ｅ）に示すように、成膜ガ
ス種にＡｓＨ₅ とＳｉＨ₄ を用いたＬＰ−ＣＶＤ法によ
り、フローティングゲートとなる、Ａｓを添加した多結
晶シリコン膜１０７を膜厚４０ｎｍだけ堆積した後、多
結晶シリコン膜１０７をＣＭＰによってシリコン窒化膜
１０３が露出するまで研磨する。

【００２９】次に、図１（ｆ）に示すように、加熱した
燐酸水溶液を用いてシリコン窒化膜１０３を選択的にエ
ッチングし、シリコン熱酸化膜１０２の表面に多結晶シ
リコン膜１０７が突出した形状を得る。

【００３０】次いで、図１（ｇ）に示すように、多結晶
シリコン膜１０７及びシリコン熱酸化膜１０２の表面に
ゲート間絶縁膜１０８を堆積する。次いで、ゲート間絶
縁膜１０８上に制御ゲートとなる多結晶シリコン膜１０
９を堆積した後、多結晶シリコン膜をパターニングす
る。以上の工程によりフラッシュメモリ・セルが形成さ
れる。

【００３１】以上の工程で形成されたフラッシュメモリ
・セルは、図１（ｇ）に示すように、凸状の単結晶シリ
コン膜１０５の周囲のシリコン基板（１０１）上に形成
されたシリコン熱酸化膜１０２の表面は、平坦なシリコ
ン基板を熱酸化することにより形成されたので、ほぼ平
坦となっている。また、溝内にエピタキシャル形成され
た単結晶シリコン膜１０５、及び溝内に埋め込み形成さ
れた多結晶シリコン膜１０７のそれぞれのＳｉ基板１０
１の主面に平行な断面積はほぼ等しくなっている。

【００３２】上述したフラッシュメモリ・セルの特性を
調べた。セルの特性は、セルに類似した擬似的な構造を
作成して調べた。先ず、トンネル絶縁膜であるシリコン
熱酸化膜１０２の特性を調べた。図２に示すような、単
結晶シリコン膜１０５を下部電極、トンネル酸化膜１０
６をキャパシタ絶縁膜、多結晶シリコン膜１０７を下部
電極とするキャパシタを形成してシリコン熱酸化膜１０
２の耐圧性を調べた。

【００３３】図２に示すキャパシタは、図１（ｆ）に示
した構造に対して、多結晶シリコン膜１０７上にレジス
トを塗布し、１０μｍ程度の大きなパターンを形成し、
ＣＦ ₄ と酸素との混合ガスを用いるドライエッチング法
により多結晶シリコン膜１０７のエッチングを行い、キ
ャパシタを作成した。

【００３４】このキャパシタの耐圧特性を測定した。図
３（ａ）にこのキャパシタ耐圧初期特性を示したが、良
好な耐圧を示すことが判明した。ちなみに、参考のため
に従来プロセスで形成した酸化膜の耐圧を図３（ｂ）に
示す。従来のプロセスで形成すると、プラズマプロセス
によるダメージのために、低い電界で破壊するキャパシ
タが僅かに存在することがわかる。以上の実施形態によ
り、本発明を用いると、酸化膜に損傷を与えることなく
フラッシュメモリ・セルを形成できることが明らかとな
った。

【００３５】次に、セルのカップリング比のバラツキを
調べた。図１（ｃ）に示した構造では、単結晶シリコン
膜１０５のエピタキシャル成長を途中で止めているが、
図４（ａ）に示すように、それをシリコン熱酸化膜１０
２とシリコン窒化膜１０３の合計膜厚以上にエピタキシ
ャル成長させ、シリコン窒化膜１０３上にまで単結晶シ
リコン膜１０５を堆積する。このエピタキシャル成長し
た単結晶シリコン膜１０５をＣＭＰによってシリコン窒
化膜１０３の高さまで削る（図４（ａ））。この後、図
４（ｂ）に示すように、加熱した燐酸溶液中に浸漬して
シリコン窒化膜１０３をエッチング除去する。そして図
４（ｃ）に示すように、試料を酸化し、表面に膜厚８ｎ
ｍのシリコン熱酸化膜４０１を形成、続いて、リンを添
加した多結晶シリコン膜４０２を堆積し、パターニング
してキャパシタを形成した。

【００３６】一方、従来プロセスで形成されるフラッシ
ュメモリ・セルの擬似的な製造方法の例を図５に示す。
先ず、図５（ａ）に示すように、シリコン基板５０１を
洗浄処理後酸素雰囲気中で加熱して膜厚１０ｎｍのシリ
コン熱酸化膜５０２を形成、この上に、ポジ型レジスト
を用いてパターンを形成し、レジストをマスクとしてシ
リコン熱酸化膜５０２とシリコン基板５０１のエッチン
グして溝を形成した。シリコン基板５０１をエッチング
した深さは、３００ｎｍとした。次いで、図５（ｃ），
（ｄ）に示すように、ＣＶＤ法によりシリコン酸化膜５
０３をエッチングした溝の中に埋め込みした後、ＣＭＰ
を用いて平坦化した。その後、図５（ｄ）に示すよう
に、希ＨＦ溶液中に前記基板を浸漬することにより、シ
リコン酸化膜５０３を１００ｍｍだけエッチングし、シ
リコン基板５０１の表面が凸になる形状を作成した。次
いで、図５（ｅ）に示すように、試料を酸化し、表面に
膜厚８ｎｍのシリコン酸化膜５０４を形成した後、リン
を添加した多結晶シリコン膜５０５を堆積し、パターニ
ングしてキャパシタを形成した。

【００３７】これらのキャパシタの容量のウェーハ面内
でのバラツキを評価することにより、本発明と従来技術
とのバラツキを比較した。

【００３８】図６にキャパシタ容量の分布を示す。図６
（ａ）は従来プロセスで形成したキャパシタの容量の分
布、図６（ｂ）は本発明のプロセスで形成したキャパシ
タの容量の分布を示している。明らかに、本発明の方が
分布の幅が小さく、容量がそろっていることが分かる。
この実施形態は簡単のため、キャパシタを形成したが、
実際のセルを形成すれば、本発明のプロセスでは、カッ
プリング比のバラツキが小さくなることは明らかであ
る。

【００３９】本実施形態によれば、先に素子分離絶縁膜
となるシリコン熱酸化膜を形成した後に、トンネル酸化
膜を形成するため、プラズマによる損傷がなく、信頼性
の高い素子を作成することが出来る。

【００４０】また、平坦なシリコン基板上に熱酸化によ
り素子分離絶縁膜となるシリコン熱酸化膜を形成するこ
とによって、シリコン熱酸化膜の表面が表面が平坦とな
り、カップリング比のばらつきを抑制することができ
る。

【００４１】カップリング比は、フローティングゲート
とトンネル酸化膜の面積比に比例し、それは、多結晶シ
リコン膜の露出した高さに強く依存する。フローティン
グゲートの露出する高さは、シリコン窒化膜の膜厚で決
定される。堆積による膜厚制御性は、ウエットエッチン
グの分布制御に比較して非常に良好であるために、本発
明のプロセスでは、原理的にカップリング比のバラツキ
を抑制することが可能である。

【００４２】なお、本発明は、上記実施形態に限定され
るものではない。例えば、素子分離絶縁膜を熱酸化によ
り形成したが、表面が平坦になれば、ＣＶＤ法或いはス
パッタリング法等でも素子分離絶縁膜となる絶縁層を形
成することが可能である。

【００４３】また、上記実施形態ではドーパントを含有
する多結晶シリコン膜１０７を堆積したが、無添加の多
結晶シリコン膜を堆積し、ＣＭＰの前、あるいは後でド
ーパントをイオン注入し、熱処理して活性化しても良
い。

【００４４】また、パターンサイズが０．１μｍのよう
に小さくなると、フローティングゲートの中に多結晶シ
リコンの粒子が３〜４個というような状態になる。粒界
を通じてドーパントがトンネル酸化膜中に侵入し、トン
ネル酸化膜の信頼性を損なうという問題が起こる。フロ
ーティングゲートが単結晶シリコンであれば、このよう
な問題が無く、信頼性の高い素子を作成することが出来
る。

【００４５】このような観点からアモルファスシリコン
膜を堆積し、結晶化させる方法が考えられる。多結晶シ
リコン膜１０７に代わってアモルファスシリコン膜を堆
積し、その後結晶化すると、単結晶シリコン膜１０５の
端部から結晶化が進むために、粒径の大きな多結晶シリ
コンが生成し、近似的に、フローティングゲートを単結
晶的にすることが出来る。このようにすると、トンネル
酸化膜の信頼性の向上を図ることが出来る。また、アモ
ルファスシリコン膜の結晶化過程は、アモルファスシリ
コン膜堆積後に行っても良いし、あるいは、ＣＭＰで平
坦化した後に行っても効果は同様である。また、アモル
ファスシリコン膜への不純物のドーピングは、アモルフ
ァスシリコン膜堆積後に、ＡｓＨ₃ ガスを用いた気層拡
散法を用いて行うことが可能であるし、イオン注入を行
って、熱処理により活性化しても良い。

【００４６】その他、本発明は、その要旨を逸脱しない
範囲で、種々変形して実施することが可能である。

【００４７】

【発明の効果】以上説明したように本発明によれば、こ
の発明を用いると、素子分離領域を先に形成し、その後
にトンネル酸化膜を形成するために、トンネル酸化膜の
プラズマによる損傷を受けず、素子の信頼性の向上を図
ることができる。

【００４８】また、素子分離絶縁膜の表面が平坦になる
ので、カップリング比のばらつきを抑制することがで
き、素子の動作特性のバラツキを抑制することが可能で
ある。

【図面の簡単な説明】

【図１】本発明の一実施形態に係わる不揮発性半導体記
憶装置の製造工程を示す工程断面図。

【図２】セルに類似した擬似的な構造であるキャパシタ
の構成を示す断面図。

【図３】キャパシタ耐圧初期特性を示す特性図。

【図４】本発明に係わるセルに類似した擬似的なキャパ
シタの製造工程を示す工程断面図。

【図５】従来のセルに類似した擬似的なキャパシタの製
造工程を示す工程断面図。

【図６】図４，図５に示す工程を経て形成されたキャパ
シタの容量の分布を示す特性図。

【図７】従来の不揮発性半導体記憶装置の製造工程を示
す工程断面図。

【符号の説明】

１０１…シリコン基板 １０２…シリコン熱酸化膜 １０３…シリコン窒化膜 １０４…溝 １０５…単結晶シリコン膜 １０６…トンネル酸化膜 １０７…多結晶シリコン膜 １０８…ゲート間絶縁膜 １０９…多結晶シリコン膜

フロントページの続き Ｆターム(参考） 5F001 AA25 AA31 AB02 AB09 AD60 AF07 AG02 AG10 AG21 AG26 5F032 AA34 AA44 AA46 CA17 DA03 DA53 5F083 EP02 EP27 ER22 GA21 GA22 GA30 NA01 PR03 PR12 PR25 PR33 5F101 BA07 BA13 BB02 BB17 BD35 BF03 BH02 BH03 BH11 BH14

Claims (8)

【特許請求の範囲】
1. 【請求項１】半導体基板と、 この半導体基板上に形成された凸状の単結晶半導体層
   と、 この単結晶半導体層の周囲の前記半導体基板上に形成さ
   れ、表面がほぼ平坦な素子分離絶縁膜と、 前記単結晶半導体層上に形成されたトンネル絶縁膜と、 このトンネル絶縁膜上に形成され、前記半導体基板の主
   面に平行な断面積が前記単結晶半導体層の断面積とほぼ
   等しいフローティングゲートと、 このフローティングゲート上に形成されたゲート間絶縁
   膜と、 このゲート間絶縁膜上に形成された制御ゲートとを具備
   してなる不揮発性半導体記憶装置。
2. 【請求項２】前記素子分離絶縁膜の上面は、前記単結晶
   半導体層上面より高く、且つ前記フローティングゲート
   上面より低いことを特徴とする請求項１に記載の不揮発
   性半導体記憶装置。
3. 【請求項３】前記ゲート間絶縁膜は、表面がほぼ平坦な
   前記素子分離絶縁膜上に形成されていることを特徴とす
   る請求項１に記載の不揮発性半導体記憶装置。
4. 【請求項４】前記半導体基板はシリコン基板であり、且
   つ前記素子分離絶縁膜はシリコン熱酸化膜であることを
   特徴とする請求項１に記載の不揮発性半導体記憶装置。
5. 【請求項５】前記半導体基板はシリコン基板であり、前
   記単結晶半導体層に接する素子分離絶縁膜は窒素を含む
   絶縁膜であることを特徴とする請求項１に記載の不揮発
   性半導体記憶装置。
6. 【請求項６】表面が平坦な半導体基板上に、堆積或いは
   熱酸化により絶縁層を形成する工程と、 前記絶縁膜上に、該絶縁層と異なる材料からなる被覆層
   を形成する工程と、 前記絶縁層及び被覆層の素子形成予定領域に前記半導体
   基板が露出する溝を形成し、素子領域を定義する工程
   と、 前記溝の底面に露出する半導体基板上に、エピタキシャ
   ル成長により、表面が前記絶縁層の表面より低い単結晶
   半導体層を形成する工程と、 前記単結晶半導体膜上にトンネル絶縁膜を形成する工程
   と、 前記溝内にフローティングゲートを埋め込み形成する工
   程と、 前記被覆膜を選択的に除去する工程と、 前記フローティングゲート上にゲート間絶縁膜を形成す
   る工程と、 前記ゲート間絶縁膜上に制御ゲートを形成する工程とを
   含むことを特徴とする不揮発性半導体装置の製造方法。
7. 【請求項７】前記半導体基板はシリコン基板であり、前
   記絶縁層の形成は前記シリコン基板を熱酸化して行われ
   ることを特徴とする請求項６に記載の不揮発性半導体記
   憶装置の製造方法。
8. 【請求項８】前記半導体基板はシリコン基板であり、前
   記絶縁層の形成は前記シリコン基板を熱酸化して行わ
   れ、且つ前記被覆層の形成はシリコン窒化膜を堆積して
   行われることを特徴とする請求項６に記載の不揮発性半
   導体記憶装置の製造方法。