JP2006100382A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】 トレンチ4の内面にトレンチ面絶縁膜21を等方的に形成する。次に、トレンチ面絶縁膜21上のトレンチ4の内側壁上部についてプラズマ酸化(ラジカル酸化)により表層側絶縁膜22を形成する。その後、これらの絶縁膜21および22の内側に電極層7を埋込み形成する。
【選択図】 図8
Description
図1および図2は、トレンチキャパシタ型のDRAM半導体記憶装置の縦断側面図および平面図を模式的に示している。本実施形態においては、P型のシリコン半導体基板1(半導体基板)にメモリセル領域のDRAMセルを形成した例を示すが、必要に応じてPウェル領域に形成しても良いし、逆導電型の半導体基板もしくは逆導電型のウェル領域に形成されていても良い。
図2は、DRAM半導体記憶装置のメモリセル領域においてメモリセルの配置状態を示している。また、図1は、図2のX−X線に沿う模式的な縦断側面図によりメモリセルの内部構造を示している。
図2に示すように、半導体装置としてのトレンチ型のDRAM半導体記憶装置2は、シリコン半導体基板1にメモリセル3が複数配列されたメモリセル領域を備えている。図2に示すように、メモリセル領域においては、メモリセル3がビット線BL方向に対して線対称に対向配列されており、これらの一対のメモリセルが集積度の最も高くなるように配列されている。尚、図2において、アクティブエリアAAは、トランジスタTrのソース/ドレイン拡散層およびチャネル領域を含む活性領域を示している。
トレンチ4の内面且つ絶縁膜6の内側には、第1の電極層7が埋込まれている。この第1の電極層7は、例えば多結晶シリコンまたはアモルファスシリコン等により形成されており、トレンチキャパシタCの他方のプレート電極(ストレージノード電極)として機能するものである。この第1の電極層7上のトレンチ4内には第2の電極層8が埋込み形成されている。この第2の電極層8もまた例えば多結晶シリコンまたはアモルファスシリコン等により形成されており、トレンチ4側面に接触するように埋込み形成されている。
第1および第2の電極層7および8の上側部には素子分離領域STI(Shallow Trench Isolation)が形成されている。図1に示すように、この素子分離領域STIは、トレンチ4に対してセルトランジスタTrの形成側とは逆側に形成され、メモリセル3のトレンチキャパシタCが隣接した他のメモリセルとの間を電気的に絶縁分離するように形成されている。また、この素子分離領域STIは、当該素子分離領域STI上を通過するワード配線WL2とも電気的に絶縁分離する機能を有している。
図1に示すように、セルトランジスタTrは、トレンチキャパシタCに対して平面的には隣接して電気的に接続するように形成されている。また、トレンチ4に埋込み形成された第2の電極層8とトレンチ4の外周に位置するセルトランジスタTrとの間の界面にはストラップ部9が形成されている。このストラップ部9は、ドナー型の不純物が第2の電極層8から外方拡散されることによりトレンチ4の上部外周のセルトランジスタTr側に形成される。
このような本実施形態に係る構造によれば、次のような特徴を備えている。すなわち、絶縁膜6が、トレンチ4の内面に同一膜厚となるように形成された第1形成部6aと、シリコン半導体基板1の表面部1aとトレンチ4の深部4aとの間の所定位置からシリコン半導体基板1の表面部1a側にかけて厚くなるように形成された第2形成部6bとから形成されている。したがって、絶縁膜6がトレンチ4の内面に対してトレンチ4の深部4a側から表面部1a側にかけて厚くなるように形成されている。さらに第1形成部6aは、トレンチキャパシタCのキャパシタ絶縁膜として機能するとともに、第2形成部6bは、カラー絶縁膜として機能する。
さらに、カラー絶縁膜にN原子が含有されていることによって、カラー絶縁膜の熱劣化を防ぐことができ第1の電極層7とシリコン半導体基板1との絶縁性能が向上する。
以下、このように構成されるトレンチ型のDRAM半導体記憶装置の製造方法について図3ないし図17を参照しながら説明する。図3ないし図17(図9除く)は、製造方法の一連の流れを模式的な断面図により示している。尚、本発明を実現することができれば、必要に応じて、以下に説明する工程の順序を入れ替えても良いし、工程を省いても良い。
次に図4に示すように、TEOS膜20上に深いトレンチ形成用のフォトレジスト(図示せず)を塗布してリソグラフィ技術によりパターニングし、異方性エッチングによりシリコン酸化膜17、シリコン窒化膜18、BSG膜19およびTEOS膜20をエッチングしトレンチ4を形成した後、レジストパターンをアッシングにより除去する。
そして、TEOS膜20およびBSG膜19を除去した後、図6に示すように、トレンチ4の深部4aから所定の高さ(深さ)までトレンチ4の内面側から砒素をシリコン半導体基板1に拡散することによりトレンチ4の外側面にトレンチキャパシタCのプレート拡散層5を形成する。
次に、図11に示すように、第1の多結晶シリコン層23をRIE(Reactive Ion Etching)法により所定の高さまでエッチバックすることにより第1の電極層7を形成する。この場合、シリコン半導体基板1の表面部1aより下方で且つトレンチ4内に形成されたシリコン酸化膜22の最下部22aの上方までエッチバックすることにより、第1の電極層7として機能する部分を形成する。すなわち、この工程終了直後には、図11に示すように、表層側絶縁膜22が第1の電極層7の上側面部7aに接触するように形成される。
この場合、第1の電極層7の上側面部7aに接触するように形成された表層側絶縁膜22を除去する。具体的には図12に示すように、表層側絶縁膜22を、第1の電極層7の上面より下方で、且つ、絶縁膜22の下端部22aよりも上方まで除去する。すると、図12および図13に示すように、カラー絶縁膜6bとして機能する部分を形成できるようになる。次にセルトランジスタTrのしきい値(スレッショルド電圧)調整用にトレンチ4の上方から例えばGeなどをトレンチ4の上側部の界面部にイオン注入する(このしきい値調整用の不純物拡散形成層については図示していない)。
近年、トレンチ4の外径を縮小化しトレンチ4の深さを深く形成する傾向があるため、トレンチ4内に第1の多結晶シリコン層23を埋込み形成したときには、アスペクト比が高く、トレンチ4内に埋込み形成される第1の多結晶シリコン層23内にシーム(図示せず)が形成される場合がある。しかし、本実施形態では第1の電極層7上に絶縁膜を形成することなくカラー絶縁膜(第2形成部6b)を第1の電極層7の上側面部7aに形成できるため、シーム内に絶縁膜が埋込み形成されることがない。
次に、図14に示すように、溝部25にTEOS(Tetraethyl ortho silicate)膜26を堆積する。さらに、図15に示すように、TEOS膜26をシリコン半導体基板1の表面部1a付近までエッチバックし、トレンチ4形成用のハードマスク材として使用したシリコン窒化膜18を除去する。
次に、図17に示すように、シリコン酸化膜13上や素子分離領域STI上にセルトランジスタTrのゲート電極10を形成するとともにソース/ドレイン拡散層11および12を形成し、さらにこれらのゲート電極10の側壁に側壁絶縁膜15を形成する。このとき、セルトランジスタTrの拡散層12が第2の電極層8と電気的に導通接続するように形成されるようになる。
このような本実施形態の製造方法は、次のような特徴を備えている。すなわち、トレンチ4の内面に対してシリコン半導体基板1の表面部1a側からトレンチ4の深部4aに至るまで深部4a側の第1形成部6aがキャパシタ絶縁膜として機能するようにトレンチ面絶縁膜21を等方的に形成する。そして、トレンチ4の内面にシリコン半導体基板1の表面部1a側からトレンチ4の深部4a側に向けて連続的に薄くなるようにプラズマ酸化および窒化することにより表層側絶縁膜22を形成する。そして、トレンチ4の内面に形成された表層側絶縁膜22およびトレンチ面絶縁膜21の内側に第1の多結晶シリコン層23(電極層)を埋込み形成する。そして、第1の多結晶シリコン層23をエッチバックすることにより第1の電極層7を形成する。
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形もしくは拡張が可能である。
汎用,特定用途のDRAM、混載型のDRAMにも適用することができる。
Claims (5)
- 半導体基板にトレンチを形成する工程と、
前記トレンチの内面に対して前記半導体基板の表面部側から前記トレンチの深部に至るまで当該深部側がキャパシタ絶縁膜として機能するトレンチ面絶縁膜を等方的に形成する工程と、
前記トレンチの内面に前記半導体基板の表面部側から前記トレンチの深部側に向けて連続的に薄くなるように表層側絶縁膜を形成する工程と、
前記トレンチ内面に形成された表層側絶縁膜およびトレンチ面絶縁膜の内側に電極層を埋込み形成する工程とを備えたことを特徴とする半導体装置の製造方法。 - 前記表層側絶縁膜を形成する工程では、プラズマ酸化および窒化することにより形成することを特徴とする請求項1記載の半導体装置の製造方法。
- 前記表層側絶縁膜を形成する工程では、前記半導体基板のトレンチ上部を選択的に酸化および窒化することにより形成することを特徴とする請求項1または2記載の半導体装置の製造方法。
- 半導体基板に形成されたトレンチと、
前記トレンチ内面に対して前記トレンチの深部側から前記半導体基板の表面側にかけて厚くなるように形成された絶縁膜と、
前記トレンチ内面に形成された前記絶縁膜の内側に対して当該絶縁膜のトレンチ深部側から前記半導体基板表面側まで前記トレンチ内に埋込み形成された電極層とを備え、
前記絶縁膜は、当該絶縁膜の前記半導体基板表面部側が前記電極層および前記半導体基板間の絶縁性能を保持するカラー絶縁膜として機能すると共に当該絶縁膜のトレンチ深部側がDRAMセルのキャパシタを構成するキャパシタ絶縁膜として機能するように形成されていることを特徴とする半導体装置。 - 前記絶縁膜は、断面テーパ形状に形成されると共にN原子が含有されていることを特徴とする請求項4記載の半導体装置。
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CN113496954B (zh) * | 2020-04-08 | 2023-08-29 | 长鑫存储技术有限公司 | 存储器的形成方法及存储器 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000315768A (ja) * | 1999-04-28 | 2000-11-14 | Toshiba Corp | 半導体装置の製造方法 |
JP2002026147A (ja) * | 2000-06-23 | 2002-01-25 | Internatl Business Mach Corp <Ibm> | 垂直mosfetおよび3fビット線ピッチを備えた6f2トレンチ・キャパシタdramセルのための構造およびプロセス |
JP2003060079A (ja) * | 2001-07-30 | 2003-02-28 | Promos Technologies Inc | 深トレンチ型キャパシタ製造方法 |
JP2005101352A (ja) * | 2003-09-25 | 2005-04-14 | Toshiba Corp | トレンチキャパシタ及びその製造方法 |
JP2006086291A (ja) * | 2004-09-15 | 2006-03-30 | Toshiba Corp | 半導体装置およびその製造方法 |
Family Cites Families (5)
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---|---|---|---|---|
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000315768A (ja) * | 1999-04-28 | 2000-11-14 | Toshiba Corp | 半導体装置の製造方法 |
JP2002026147A (ja) * | 2000-06-23 | 2002-01-25 | Internatl Business Mach Corp <Ibm> | 垂直mosfetおよび3fビット線ピッチを備えた6f2トレンチ・キャパシタdramセルのための構造およびプロセス |
JP2003060079A (ja) * | 2001-07-30 | 2003-02-28 | Promos Technologies Inc | 深トレンチ型キャパシタ製造方法 |
JP2005101352A (ja) * | 2003-09-25 | 2005-04-14 | Toshiba Corp | トレンチキャパシタ及びその製造方法 |
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