KR20100012482A - 플래시 메모리 소자의 터널 절연막 형성 방법 - Google Patents

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김재문
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Abstract

본 발명은 플래시 메모리 소자의 터널 절연막 형성 방법에 관한 것으로, 특히 반도체 기판 상에 산화막을 형성하는 단계, 800 내지 900℃ 온도의 플라즈마 질화(Plasma Nitridation) 처리 공정으로 상기 산화막의 표면에 질소 함유 절연막을 형성하는 단계 및 상기 반도체 기판과 상기 질소 함유 절연막이 형성된 상기 산화막의 계면에 질소 축적층을 형성하는 단계를 포함하는 플래시 메모리 소자의 터널 절연막 형성 방법에 관한 것이다.
터널 절연막, 고온 플라즈마 질화 처리, 누설 전류, 절연파괴 전압, 리텐션

Description

플래시 메모리 소자의 터널 절연막 형성 방법{Method of forming a tunnel dielectric layer in a flash memory device}
본 발명은 플래시 메모리 소자의 터널 절연막 형성 방법에 관한 것으로, 특히 누설 전류(Leakage Current) 및 절연파괴 전압(Breakdown Voltage) 특성 등을 개선할 수 있는 플래시 메모리 소자의 터널 절연막 형성 방법에 관한 것이다.
반도체 소자 중 플래시 메모리 소자는 전원 공급이 차단될지라도 그 메모리 셀에 저장되어 있는 정보를 유지할 뿐만 아니라 회로 기판에 장착되어 있는 상태로 고속의 전기적 소거(Erase)가 가능한 비휘발성 메모리 소자로서 고집적화에 유리한 구조 때문에 최근 많이 연구되고 개발되는 메모리 소자이다. 이러한 플래시 메모리 소자의 단위 셀은 반도체 기판의 활성 영역 상에 터널 산화막, 플로팅 게이트, 유전체막 및 컨트롤 게이트가 순차적으로 적층되어 형성된다. 이중에 터널 산화막은 일반적인 트랜지스터의 게이트 산화막과는 달리 박막 자체가 데이터를 이동시키는 통로 역할을 하므로 매우 뛰어난 박막 특성이 요구된다.
낸드 플래시(NAND Flash) 소자의 경우 프로그램(Program)과 소거 동작 모두 F-N 터널링 방식을 사용하므로 수많은 프로그램과 소거 동작이 반복되면 터널 산화 막의 열화 현상이 발생하여 기능을 제대로 발휘할 수 없게 된다. 따라서, 터널 산화막의 두께는 가능한 얇게 형성하여 프로그램 스피드 특성을 향상시키되 박막 특성이 열화되는 것을 방지하기 위해 박막 내에 질소(Nitrogen)를 주입시키고 있다. 기존에는 산화(Oxidation) 공정을 진행하여 순수한 산화막을 성장시킨 후 후속으로 N20 또는 N0 가스를 이용한 어닐링(Annealing) 공정으로 터널 산화막과 반도체 기판의 계면에 2~3at%의 질소를 분포시켜서 박막의 특성을 개선하는 방법을 사용하여 왔다.
하지만, 최근의 급속하게 얇아진 터널 산화막에 2~3at%의 질소를 분포시키는 정도로는 만족스러운 절연파괴 전압(Breakdown Voltage) 특성이나 누설 전류(Leakage Current) 특성을 확보할 수 없게 되었고, PMOS 트랜지스터의 경우에는 보론(Boron) 침투(penetration) 유발로 인한 게이트 절연막 특성이 열화되는 문제점이 노출되었다.
본 발명은 800℃ 이상 고온의 플라즈마 질화(Plasma Nitridation) 처리 공정을 포함하여 터널 절연막을 형성함으로써, 트랩 사이트(Trap Site)를 감소시키고, 실리콘 산화질화막(SiON) 형성을 통해 보론(Boron) 침투를 억제하여 누설 전류(Leakage Current) 및 절연파괴 전압(Breakdown Voltage) 특성 등을 개선할 수 있는 플래시 메모리 소자의 터널 절연막 형성 방법을 제공함에 있다.
본 발명의 일 실시 예에 따른 플래시 메모리 소자의 터널 절연막 형성 방법은 반도체 기판 상에 산화막을 형성하는 단계, 800 내지 900℃ 온도의 플라즈마 질화(Plasma Nitridation) 처리 공정으로 상기 산화막의 표면에 질소 함유 절연막을 형성하는 단계 및 상기 반도체 기판과 상기 질소 함유 절연막이 형성된 상기 산화막의 계면에 질소 축적층을 형성하는 단계를 포함한다.
상기에서, 터널 절연막은 래디컬 산화(Radical Oxidation) 공정으로 형성된다. 래디컬 산화 공정은 O2, H2 및 Ar 가스 분위기하에서 800 내지 950℃의 온도로 실시된다.
플라즈마 질화 처리 공정은 Ar 및 N2 가스 분위기하에서 3 내지 10Pa의 압력 및 150 내지 200W의 파워로 실시된다.
질소 함유 절연막은 실리콘 산화질화막(SiON)을 포함하여 형성된다.
질소 축적층은 N2O 가스를 이용한 어닐링 공정으로 형성된다.
N2O 가스를 이용한 어닐링 공정은 N2O 가스 분위기하에서 상압 및 900 내지 1100℃의 온도로 실시되며, 프리 활성 챔버(Pre Activation Chamber; PAC)를 사용한다.
N2O 가스를 이용한 어닐링 공정은 플라즈마 질화 처리 공정 후 익스-시튜(ex-situ)로 실시된다.
질소 축적층 형성 후 질소 함유 절연막 내 질소 농도가 5 내지 30at%로 조절된다.
본 발명은 다음과 같은 효과가 있다.
첫째, 800℃ 이상 고온의 플라즈마 질화(Plasma Nitridation) 처리 공정을 포함하여 터널 절연막을 형성함으로써, 트랩 사이트(Trap Site)를 현저히 감소시키고, 질소의 함유량이 큰 실리콘 산화질화막(SiON) 형성을 통해 보론(Boron) 침투를 억제하여 누설 전류(Leakage Current) 및 절연파괴 전압(Breakdown Voltage) 특성을 개선할 수 있다.
둘째, 플라즈마 질화 처리 공정의 적용으로 인한 터널 절연막의 유효 산화막 두께(Equivalent Oxide Thickness; EOT) 감소를 통해 터널 절연막의 물리적인 두께 를 상향시켜 싸이클링(Cycling) 및 리텐션(Retention) 특성을 개선할 수 있다.
셋째, 기존 플라즈마 질화 처리 공정 적용시의 후속 02 어닐링 공정을 실시하는 대신 터널 절연막 제조시 사용하는 N20 어닐링 공정을 플라즈마 질화 처리 공정 다음에 진행해줌으로써, 공정 수를 감소시킴과 동시에 질소의 손실과 산화막 표면의 질소 함유 절연막의 치밀화를 도와 문턱 전압 쉬프트(Vt shift) 및 변이(Variation) 특성 열화를 방지할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시 예를 상세히 설명한다.
도 1a 내지 도 1c는 본 발명의 일 실시 예에 따른 플래시 메모리 소자의 터널 절연막 형성 방법을 설명하기 위한 단면도들이고, 도 2는 본 발명의 일 실시 예에 의한 터널 절연막의 깊이에 따른 질소 농도를 나타낸 SIMS(Secondary Ion Mass Spectrometry) 그래프이다.
도 1a를 참조하면, 웰(Well) 영역(미도시)이 형성된 반도체 기판(10)이 제공된다. 웰 영역은 트리플(Triple) 구조로 형성될 수 있으며, 이 경우 웰 영역은 반도체 기판(10) 상에 스크린 산화막(Screen Oxide; 미도시)을 형성한 후 웰 이온 주입 공정 및 문턱 전압 이온 주입 공정을 실시하여 형성한다.
스크린 산화막을 제거한 후에는 웰 영역이 형성된 반도체 기판(10) 상에 터널 절연막 형성을 위한 산화막 형성 전 세정 공정을 더 실시할 수 있다. 세정 공정 은 자연 산화막(Natural Oxide) 및 불순물을 제거하기 위하여 HF 용액 및 SC-1(Standard Cleaning-1) 용액을 이용하여 실시할 수 있다.
이어서, 스크린 산화막을 제거한 후 웰 영역이 형성된 반도체 기판(10) 상에 산화막(12)을 형성한다. 산화막(12)은 래디컬 산화(Radical Oxidation) 공정으로 형성할 수 있으며, 이 경우 래디컬 산화 공정은 O2, H2 및 Ar 가스 분위기하에서 800 내지 950℃의 온도로 실시할 수 있다. 이로써, 산화막(12)은 순수(Pure)한 실리콘 산화막(SiO2)으로 형성된다. 산화막(12)은 60 내지 80Å의 두께로 형성할 수 있다.
이처럼, 래디컬 산화 공정을 이용하여 산화막(12)을 형성할 경우에는 보다 치밀한 박막을 얻을 수 있어 후속의 고온 공정에서 터널 절연막의 막질이 저하되는 것을 방지할 수 있다.
도 1b를 참조하면, 산화막(12)의 표면을 질화(Nitridation) 처리한다. 질화 처리 공정은 플라즈마 질화(Plasma Nitridation) 처리 공정으로 실시하며, 이 경우 플라즈마 질화 처리 공정은 기존보다 화학 반응이 활발히 일어나도록 800 내지 900℃의 고온에서 실시하는 하는 것이 바람직하다. 또한, 플라즈마 질화 처리 공정은 Ar 및 N2 가스 분위기하에서 3 내지 10Pa의 압력 및 150 내지 200W의 파워로 실시할 수 있다.
이로써, 플라즈마 질화 처리 공정에 의해 산화막(12) 표면의 Si-O 결합의 산소 자리에 질소가 치환되어 산화막(12)의 표면에 질소 함유 절연막(12a)이 형성된 다. 이를 통해, 산화막(12)의 표면에 하나의 질소 피크(Nitrogen Peak)가 형성된다.
이러한 질소 함유 절연막(12a)은 실리콘 질화막(Si3N4) 및/또는 실리콘 산화질화막(SiON)으로 형성될 수 있는데, 플라즈마 질화 처리를 통해서는 질소의 함유량이 큰 실리콘 산화질화막(SiON)이 주로 형성된다. 이에 따라, 이후에 형성될 터널 절연막으로의 보론(Boron)의 침투를 억제하여 절연파괴 전압(Breakdown Voltage) 특성이나 누설 전류(Leakage Current) 특성을 개선할 수 있게 된다.
또한, 800℃ 이상 고온의 플라즈마 질화 처리 공정을 이용할 경우에는 기존 500℃ 이하 저온의 플라즈마 질화 처리 공정을 이용할 때보다 화학 반응이 쉽게 일어나므로 저온 플라즈마 질화 처리 공정에 비해 트랩 사이트(Trap Site)를 현저히 감소시킬 수 있다. 따라서, 이후에 형성될 터널 절연막의 절연파괴 전압 특성이나 누설 전류 특성을 더욱 개선할 수 있게 된다.
한편, 플라즈마 질화 처리 시 산화막(12)의 표면이 반응하여 질소 함유 절연막(12a)이 형성되므로 산화막(12)의 두께는 초기 형성 시에 비해 일부 두께만큼 낮아진다.
도 1c를 참조하면, 반도체 기판(10)과 산화막(12)의 계면(interface)에 질소를 축적시키기 위한 공정을 실시한다. 이때, 질소 축적 공정은 N2O 가스를 이용한 어닐링(Annealing) 공정으로 실시할 수 있으며, 질소 함유 절연막(12a) 형성 후 익스-시튜(ex-situ)로 실시한다. 이 경우, N2O 어닐링 공정은 N2O 가스 분위기하에서 상압 및 900 내지 1100℃의 온도로 실시할 수 있으며, 프리 활성 챔버(Pre Activation Chamber; PAC)를 사용하여 N2O 가스의 분해를 돕는다.
이로써, 반도체 기판(10)과 산화막(12)의 계면에 질소가 주입된 질소 축적층(12b)이 형성된다. 이를 통해, 반도체 기판(10)과 산화막(12)의 계면에 다른 하나의 질소 피크(Nitrogen Peak)가 형성된다. 이러한 질소 축적층(12b)에 의해 반도체 기판(10)과 산화막(12)의 계면에 필연적으로 발생하는 계면 트랩 전하(Interface Trap Charge)의 밀도를 감소시키고, SILC(Stress Induced Leakage Current) 및 C-V(Current-Voltage) 특성 등을 개선하여 이후에 형성될 터널 절연막의 싸이클링(Cycling) 특성 및 리텐션(Retention) 특성을 향상시킬 수 있다.
특히, 본 발명의 일 실시 예에서는 N2O 어닐링 공정 후 질소 함유 절연막(12a) 내 질소의 농도를 5 내지 30at%로 조절하여 이후에 형성될 터널 절연막의 절연파괴 전압 특성을 향상시키고, 누설 전류를 줄여 누설 전류 특성을 향상시킨다.
일반적으로, 플라즈마 질화 처리 공정 후 N2O 어닐링 공정을 실시했을 때 산화막(12) 표면에 형성된 질소 함유 절연막(12a) 내 질소 농도가 40~50% 감소된다. 따라서, N2O 어닐링 공정 후 질소 함유 절연막(12a)에서 최종적으로 원하는 질소 농도를 얻기 위해서는 N2O 어닐링 공정 조건을 튜닝(Tunning)하고, 이와 동시에 플라즈마 질화 처리 시 질소 농도를 조절해야 한다.
한편, N2O 어닐링 공정에 의해 산화막(12)의 두께가 질소 함유 절연막(12a) 형성 후에 비해 10 내지 20Å정도 증가될 수 있다. 하지만, N2O 어닐링 공정 시 공정 조건을 적절히 조절하여 N2O 어닐링 공정 완료 후 산화막(12)의 두께 증가량이 1Å이하로 제어되도록 한다. 또한, N2O 어닐링 공정에 의해 질소 함유 절연막(12a)의 두께가 일부 증가될 수 있다.
통상적으로, 플라즈마 질화 처리 공정 후에는 산화막(12) 표면의 데미지(damage) 문제와 미쳐 결합하지 못한 질소 등의 불안정성 때문에 질소 피크의 장점을 살리지 못하므로 질화 처리 공정 진행 후 후속한 O2 어닐링 공정을 실시하게 된다. 그러나, 본 발명에서는 N2O 어닐링 공정을 플라즈마 질화 처리 공정 다음에 진행해줌으로써, 질화 처리 후 O2 어닐링 공정을 생략하여 공정 수를 감소시킴과 동시에 질소의 손실과 질소 함유 절연막(12a)의 치밀화를 도와 이후에 형성될 터널 절연막의 문턱 전압 쉬프트(Vt shift) 특성 및 변이(variation) 특성 열화가 방지된다.
최종적으로, 산화막(12) 형성 후 순차적으로 진행되는 고온의 플라즈마 질화 처리 공정과 N2O 어닐링 공정에 의해 질소 축적층(12b), 산화막(12) 및 질소 함유 절연막(12a)의 적층막으로 이루어지는 터널 절연막(14)이 형성된다.
상기한 바와 같이, 본 발명의 일 실시예에 따르면 800℃ 이상 고온의 플라즈마 질화 처리 공정을 통해 트랩 사이트가 현저히 감소되고, 질소의 함유량이 큰 실 리콘 산화질화막(SiON)으로 이루어진 질소 함유 절연막(12a)을 포함하는 터널 절연막(14)을 형성함으로써, 터널 절연막(14)으로의 보론(Boron) 침투를 억제하여 누설 전류 및 절연파괴 전압 특성을 개선할 수 있다.
일반적으로, 실리콘 질화막(Si3N4), 실리콘 산화질화막(SiON)과 같은 질화막은 유전율이 약 7 정도로서, 유전율이 3.9인 실리콘 산화막(SiO2)에 비해 높은 유전율을 갖는다. 따라서, 터널 절연막(14)이 실리콘 산화질화막(SiON)으로 이루어진 질소 함유 절연막(12a)을 포함하여 형성될 경우, 터널 절연막(14)의 등가 산화막 두께(Equivalent Oxide Thickness; EOT) 감소를 통해 터널 절연막(14)의 물리적인 두께를 상향시켜 싸이클링(Cycling) 및 리텐션(Retention) 특성을 개선할 수 있다.
도 2를 참조하면, 도 1a 내지 도 1c에서와 같이 본 발명의 일 실시 예에 따른 터널 절연막(14)은 N20 어닐링을 실시하기 전에는 플라즈마 질화 처리 공정에 의한 질소 함유 절연막(12a)에 의해 터널 절연막(14)의 표면에 A와 같이 하나의 질소 피크를 갖게 된다. N20 어닐링 후에는 터널 절연막(14)의 표면에 질소 함유 절연막(12a)에 의해 B와 같이 A보다 감소된 질소 농도를 갖는 하나의 질소 피크와 N20 어닐링 공정에 의한 질소 축적층(12b)에 의해 반도체 기판(10)과 터널 절연막(14)의 계면에 C와 같이 다른 하나의 질소 피크를 통해 터널 절연막(14)이 이중 질소 피크(Double Nitrogen Peak)를 갖게 된다. 이때, 최종 터널 절연막(14) 표면의 질소 피크(B)에서의 질소 농도는 7at% 이상으로 높게 유지되는 것을 확인할 수 있었 다.
따라서, 본 발명의 일 실시 예에 따른 터널 절연막(14)은 이중 질소 피크를 가지되, 터널 절연막(14) 표면의 질소 농도가 5at% 이상으로 높게 유지되고, 질소의 함유량이 큰 실리콘 산화질화막(SiON)으로 이루어진 질소 함유 절연막(12a)을 포함하여 치밀화되어 형성됨으로써, 절연파괴 전압, 누설 전류, 싸이클링, 리텐션, 문턱 전압 쉬프트 및 변이 특성 등이 향상되어 소자의 신뢰성을 향상시킬 수 있다.
도시하지 않았으나, 후속으로 터널 절연막(14) 상에 플로팅 게이트용 폴리실리콘막을 형성한 후 후속 공정을 실시하여 반도체 소자를 완성한다.
본 발명은 상기에서 서술한 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 상기의 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1c는 본 발명의 일 실시 예에 따른 플래시 메모리 소자의 터널 절연막 형성 방법을 설명하기 위한 단면도들이다.
도 2는 본 발명의 일 실시 예에 의한 터널 절연막의 깊이에 따른 질소 농도를 나타낸 SIMS 그래프이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 반도체 기판 12 : 산화막
12a : 질소 함유 절연막 12b : 질소 축적층
14 : 터널 절연막

Claims (22)

  1. 반도체 기판 상에 산화막을 형성하는 단계;
    800 내지 900℃ 온도의 플라즈마 질화 처리 공정으로 상기 산화막의 표면에 질소 함유 절연막을 형성하는 단계; 및
    상기 반도체 기판과 상기 질소 함유 절연막이 형성된 상기 산화막의 계면에 질소 축적층을 형성하는 단계를 포함하는 플래시 메모리 소자의 터널 절연막 형성 방법.
  2. 제 1 항에 있어서,
    상기 터널 절연막은 래디컬 산화(Radical Oxidation) 공정으로 형성되는 플래시 메모리 소자의 터널 절연막 형성 방법.
  3. 제 2 항에 있어서,
    상기 래디컬 산화 공정은 800 내지 950℃의 온도에서 실시되는 플래시 메모리 소자의 터널 절연막 형성 방법.
  4. 제 2 항에 있어서,
    상기 래디컬 산화 공정은 O2, H2 및 Ar 가스 분위기하에서 실시되는 플래시 메모리 소자의 터널 절연막 형성 방법.
  5. 제 2 항에 있어서,
    상기 플라즈마 질화 처리 공정은 Ar 및 N2 가스 분위기하에서 실시되는 플래시 메모리 소자의 터널 절연막 형성 방법.
  6. 제 1 항에 있어서,
    상기 플라즈마 질화 처리 공정은 3 내지 10Pa의 압력 및 150 내지 200W의 파워하에서 실시되는 플래시 메모리 소자의 터널 절연막 형성 방법.
  7. 제 1 항에 있어서,
    상기 질소 함유 절연막은 실리콘 산화질화막(SiON)을 포함하여 형성되는 플래시 메모리 소자의 터널 절연막 형성 방법.
  8. 제 1 항에 있어서,
    상기 질소 축적층은 N2O 가스를 이용한 어닐링 공정으로 형성되는 플래시 메모리 소자의 터널 절연막 형성 방법.
  9. 제 8 항에 있어서,
    상기 N2O 가스를 이용한 어닐링 공정은 N2O 가스 분위기하에서 상압 및 900 내지 1100℃의 온도로 실시되는 플래시 메모리 소자의 터널 절연막 형성 방법.
  10. 제 8 항에 있어서,
    상기 N2O 가스를 이용한 어닐링 공정은 프리 활성 챔버(Pre Activation Chamber; PAC)를 사용하는 플래시 메모리 소자의 터널 절연막 형성 방법.
  11. 제 8 항에 있어서,
    상기 N2O 가스를 이용한 어닐링 공정은 상기 플라즈마 질화 처리 공정 후 익스-시튜(ex-situ)로 실시되는 플래시 메모리 소자의 터널 절연막 형성 방법.
  12. 제 1 항에 있어서,
    상기 질소 축적층 형성 후 상기 질소 함유 절연막 내 질소 농도가 5 내지 30at%로 조절되는 플래시 메모리 소자의 터널 절연막 형성 방법.
  13. 반도체 기판 상에 산화막을 형성하는 단계;
    상기 산화막의 표면을 질화처리시켜 질소 함유 절연막을 형성하는 단계;
    상기 반도체 기판과 상기 산화막의 계면에 질소 축적층을 형성하는 단계를 포함하는 플래시 메모리 소자의 터널 절연막 형성 방법.
  14. 제 13 항에 있어서,
    상기 질소 함유 절연막을 형성하는 단계는
    플라즈마 질화 처리 공정을 이용하여 Ar 및 N2 가스 분위기하에서 실시되는 플래시 메모리 소자의 터널 절연막 형성 방법.
  15. 제 13 항에 있어서,
    상기 질소 함유 절연막을 형성하는 단계는
    800 내지 900℃ 온도에서 실시하는 플래시 메모리 소자의 터널 절연막 형성 방법.
  16. 제 13 항에 있어서,
    상기 질소 함유 절연막을 형성하는 단계는
    3 내지 10Pa의 압력 및 150 내지 200W의 파워로 실시하는 플래시 메모리 소자의 터널 절연막 형성 방법.
  17. 제 13 항에 있어서,
    상기 질소 함유 절연막은 실리콘 산화질화막(SiON)을 포함하여 형성되는 플래시 메모리 소자의 터널 절연막 형성 방법.
  18. 제 13 항에 있어서,
    상기 질소 축적층은 N2O 가스를 이용한 어닐링 공정으로 형성되는 플래시 메모리 소자의 터널 절연막 형성 방법.
  19. 제 18 항에 있어서,
    상기 N2O 가스를 이용한 어닐링 공정은 N2O 가스 분위기하에서 상압 및 900 내지 1100℃의 온도로 실시되는 플래시 메모리 소자의 터널 절연막 형성 방법.
  20. 제 18 항에 있어서,
    상기 N2O 가스를 이용한 어닐링 공정은 프리 활성 챔버(Pre Activation Chamber; PAC)를 사용하는 플래시 메모리 소자의 터널 절연막 형성 방법.
  21. 제 18 항에 있어서,
    상기 N2O 가스를 이용한 어닐링 공정은 상기 질소 함유 절연막을 형성하는 단계 이후 익스-시튜(ex-situ)로 실시되는 플래시 메모리 소자의 터널 절연막 형성 방법.
  22. 제 1 항에 있어서,
    상기 질소 축적층 형성 후 상기 질소 함유 절연막 내 질소 농도가 5 내지 30at%로 조절되는 플래시 메모리 소자의 터널 절연막 형성 방법.
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