KR19990055792A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로, 플레쉬 이이피롬(이하 flash EEPROM라함) 메모리 소자 형성시 게이트 산화막을 형성하기 전에 플로우팅 게이트(floating gate)의 터널 산화막(tunnel oxide)이 형성되는 부분에 질소이온을 주입한 다음, 게이트 산화막을 형성하고, 게이트 전극을 형성함으로써 서로 다른 두께의 게이트 산화막을 갖는 게이트 전극 형성 공정을 1회로 줄임으로써 공정을 단순하게 하고, 그에 따른 제조단가를 감소시키며 상기 질소이온의 주입공정은 붕소의 침투를 억제하고, 서브미크론(submicron) MOSFET의 핫 캐리어(hot carrier) 저항을 증가시키는 기술이다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 두께가 서로 다른 게이트 산화막을 선택적으로 성장하여 게이트 전극을 한번에 형성시킴으로써 공정을 단순하게 하고, 그에 따른 소자의 생산량 및 수율을 향상시키는 기술에 관한 것이다.
반도체소자의 절연물질로서 다양하게 사용되는 산화막 형성방법은 가스를 공급원으로 하는 화학기상증착(chemical vapor deposition)방법 또는 실리콘을 열산화시키는 열산화 방법이 있다.
상기 열산화 방법은 다시 700 내지 900 ℃ 에서 실리콘기판을 산화시키는 저온 산화 공정과, 900 내지 1200 ℃ 의 온도에서 실리콘기판을 산화시키는 고온 열산화공정이 있다.
상기 열산화 방법에 의해 형성되는 산화막을 N2O, NH3분위기에서 열처리하면 질화산화막으로 변환되고, 질화산화막은 열산화막과 비교하여 반도체소자의 전기적인 특성 열화를 억제하는 효과가 더욱 커진다.
그리고, 데이타의 기록 및 소거가 전기적으로 가능한 메모리 소자를 flash EEPROM이라 하며, 이러한 flash EEPROM 은 게이트와 게이트 산화막의 사이에 전하가 축적되는 플로우팅 게이트가 개재되어 있어, 게이트 전극과 드레인에 정방향의 고전압이 인가되면 드레인 부근에서 발생되는 고에너지를 갖는 전자들이 핫 캐리어 주입(hot carrier injection)에 의해 두께가 얇은 게이트 산화막의 포텐셜 장벽을 넘어 플로우팅 게이트에 주입되며, 주입된 전하량에 따라 트랜지스터의 문턱전압이 변화되어 데이타가 기록된다. 그리고, 역방향전압을 게이트와 드레인에 인가하면 상기 플로우팅 게이트에 주입된 전자들이 반도체 기판으로 에프.엔. 터널링(Fowler-Nordheim tunneling)하여 기억된 데이타가 소거된다.
이러한 flash EEPROM 은 데이타의 기록 및 소거가 진행되는 플로우팅 게이트 하부의 게이트 산화막이 전하의 터널링이 가능하도록 충분히 얇게 형성되어야 하여, 트랜지스터의 펀치쓰루 전압이나 문턱전압 등의 특성도 고려되어야 하기 때문에 상기 flash EEPROM 제조시에는 셀의 오동작을 방지하기 위하여 플로우팅 게이트를 형성한 다음, 셀 어레이(cell array)지역에만 질화막을 증착하고, 주변회로 지역에는 스플리트 게이트(split gate)를 형성하는 공정을 하였다.
그리고, 엠엠엘(merged memory logic, 이하 MML 라함) 소자의 경우에는 메모리 소자와 로직(logic)소자의 디자인 룰(design rule)이 다르기 때문에 게이트 산화막의 두께가 서로 다를 수 있기 때문에 게이트 전극을 2번에 걸쳐서 형성하여야 한다.
상기와 같이 종래기술에 따른 반도체소자의 제조방법은, flash EEPROM 또는 MML 소자의 제조 두께가 서로 다른 게이트 산화막을 형성한 다음에 워드라인 스페이서에 의하여 반도체기판 상에 셀영역으로 예정된 부분의 활성영역 확보가 어렵게 되고, 그로 인하여 후속 콘택공정을 실시하는데 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 두께가 서로 다른 게이트 산화막을 한번에 선택적으로 성장시켜 서로 다른 두께를 갖는 게이트 전극을 형성하고 그에 따른 공정을 단순하게 하는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은,
flash EEPROM 소자의 제조공정에서,
반도체기판에 소자분리 영역으로 예정되어 있는 부분에 소자분리 산화막을 형성하는 공정과,
상기 반도체기판의 활성영역 상부에 플로우팅 게이트의 터널 산화막이 형성되는 부분에 질소이온을 주입하여 그 부분의 게이트 산화막의 두께를 감소시키는 공정을 포함하는 것을 특징으로 한다.
이하, 본 발명에 따른 반도체소자의 제조방법을 상세히 설명하기로 한다.
먼저, flash EEPROM 소자를 제조할 경우 반도체기판의 소자분리 영역으로 예정된 부분에 소자분리 산화막을 형성한다.
다음, 상기 반도체기판의 활성영역 상부에 플로우팅 게이트의 터널 산화막(tunnel oxide)이 형성될 부분에만 선택적으로 질소이온 1012∼1015㎝-3를 이온주입시킨다. 이때, 스플리트 게이트의 게이트 산화막이 형성되는 부분에는 상기 질소이온이 주입되지 않도록한다.
그 다음, 상기 구조 상부에 게이트 산화막을 형성한다. 이때, 상기 질소이온이 주입된 부분의 게이트 산화막 두께는 10 ∼ 50%가 감소하게 된다.
그 후, 상기 구조 상부에 다결정실리콘을 형성한 다음, 게이트 전극 마스크를 사용하여 상기 다결정실리콘과 게이트 산화막을 식각하면 서로 다른 두께의 게이트 산화막을 갖는 게이트 전극을 형성할 수 있다.
한편, MML소자를 제조할 경우 메모리소자와 로직(logic)소자의 디자인 룰이 다르기 때문에 게이트 산화막이 다를 수 있는데, 이 경우에도 상기와 같은 방법으로 게이트 전극을 형성할 수 있다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, flash EEPROM 메모리 소자 형성시 게이트 산화막을 형성하기 전에 플로우팅 게이트의 터널 산화막이 형성되는 부분에 질소이온을 주입한 다음, 게이트 산화막을 형성하고, 게이트 전극을 형성함으로써 서로 다른 두께의 게이트 산화막을 갖는 게이트 전극 형성 공정을 1회로 줄임으로써 공정을 단순하게 하고, 그에 따른 제조단가를 감소시키며 상기 질소이온의 주입공정은 붕소의 침투를 억제하고, 서브미크론(submicron) MOSFET의 핫 캐리어(hot carrier) 저항을 증가시키는 이점이 있다.
Claims (4)
- flash EEPROM 소자의 제조공정에서,반도체기판에 소자분리 영역으로 예정되어 있는 부분에 소자분리 산화막을 형성하는 공정과,상기 반도체기판의 활성영역 상부에 플로우팅 게이트의 터널 산화막이 형성되는 부분에 질소이온을 주입하여 그 부분의 게이트 산화막의 두께를 감소시키는 공정을 포함하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 질소이온의 농도는 1012∼1015㎝-3인 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 질소이온이 주입된 부분의 게이트 전극의 두께는 상기 질소이온이 주입되지 않은 부분의 두께보다 10 ∼ 50% 얇은 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기와 같은 방법을 flash EEPROM 또는 MML 소자의 제조에 사용하는 것을 특징으로 하는 반도체소자의 제조방법.
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|---|---|---|---|---|
| KR100642485B1 (ko) * | 1999-12-28 | 2006-11-02 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조 방법 |
| US7408219B2 (en) | 2004-07-12 | 2008-08-05 | Samsung Electronics Co., Ltd. | Nonvolatile semiconductor memory device |
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1997
- 1997-12-27 KR KR1019970075747A patent/KR19990055792A/ko not_active Application Discontinuation
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| KR100642485B1 (ko) * | 1999-12-28 | 2006-11-02 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조 방법 |
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