JPH08162546A

JPH08162546A - 不揮発性半導体記憶装置およびその製造方法

Info

Publication number: JPH08162546A
Application number: JP30452994A
Authority: JP
Inventors: Takashi Kobayashi; 小林　　孝; Masataka Kato; 正高加藤; Masahiro Ushiyama; 雅弘牛山; Tetsuo Adachi; 哲生足立
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-12-08
Filing date: 1994-12-08
Publication date: 1996-06-21

Abstract

(57)【要約】【目的】浮遊ゲート電極と制御ゲート電極の間の層間絶
縁膜への電界集中を緩和し、高集積化と電荷保持特性を
向上できる不揮発製半導体記憶装置およびその製造方法
を提供する。【構成】多結晶Ｓｉ膜からなる浮遊ゲート電極２０４と
制御ゲート電極２０６の間の層間絶縁膜として、ＣＶＤ
法によって形成された単層のＳｉＯ₂膜２０５を用い
る。【効果】浮遊ゲート電極２０４の上端部上におけるＳｉ
Ｏ₂膜２０５の膜厚ｂが、上面上における膜厚ａより大
きくなるので、上記上端部における電界集中が緩和され
て、電荷保持特性が向上する。また、ＣＶＤ法は、従来
のＯＮＯ膜の形成法より低温で実施できるので、高集積
化が実現される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は不揮発性半導体装置およ
びその製造方法に関し、詳しくは、浮遊ゲート電極と制
御ゲート電極の間に形成された層間絶縁膜への電界集中
を防止し、集積密度と電荷保持特性を向上させることが
できる不揮発性半導装置およびその製造方法に関する。

【０００２】

【従来の技術】フラッシュメモリに代表される不揮発性
半導体記憶装置では、シリコン（Ｓｉ）基板上に形成さ
れたゲート酸化膜上に、多結晶シリコンからなる浮遊ゲ
ート電極を成し、さらに絶縁膜を介してその上に制御ゲ
ート電極を形成して、この制御ゲート）電極に対して正
の電圧を印加することにより、電子を浮遊ゲート電極に
注入してそのしきい値電圧の違いから情報の”０”およ
び”１”を判別している。

【０００３】浮遊ゲート電極に蓄積された電荷の保持を
行なうために、浮遊ゲート電極と制御ゲート電極の間に
設けられる層間絶縁膜は、当初、浮遊ゲート電極を構成
する多結晶Ｓｉ膜の表面を熱酸化することによって形成
された二酸化シリコン（ＳｉＯ₂）膜が用いられてい
た。しかし、このようにして形成された二酸化シリコン
膜は、シリコン基板上に形成された熱酸化膜に比べて絶
縁耐圧が低く、電荷保持特性が劣るという問題があっ
た。この問題は、浮遊ゲート電極である多結晶Ｓｉ膜の
表面を酸化した場合、浮遊ゲート電極の上端部上におけ
る二酸化シリコン膜の膜厚が、浮遊ゲート電極の上面や
側面における二酸化シリコン膜の膜厚に比べて薄くな
り、この薄い端部に電界が集中してリーク電流が増大す
るために生ずるものと考えられる。

【０００４】そのため、４メガビット以降のフラッシュ
メモリでは、単層の熱酸化膜に代えて、窒化シリコン
（Ｓｉ₃Ｎ₄）膜を２枚の二酸化シリコン膜で挾んだ積層
膜、いわゆるＯＮＯ膜が、浮遊ゲート電極と制御ゲート
電極の間の層間絶縁膜として用いられるようになった。
ＯＮＯ膜が用いられた理由は、誘電率を考慮して二酸化
シリコン膜に換算した膜厚が同一の場合、ＯＮＯ膜の方
が熱酸化膜よりもリーク電流が少なく、また、リーク電
流の電界強度依存性が小さいためである。この技術に関
しては、例えばアイ・イー・イー・イー・トランザクシ
ョン・オン・エレクトロン・デバイシズ、第３８巻、１
９９１年、３８６頁から３９１頁（IEEE Transaction o
n Electron Devices, 38(1991)pp386-391に記載されて
いる。

【０００５】

【発明が解決しようとする課題】しかし、フラッシュメ
モリの高集積化にともない、上記ＯＮＯ膜を浮遊ゲート
電極と制御ゲート電極の間の間絶縁膜として用いると、
新たな問題を生じた。第１の問題は、素子の微細化にと
もなうプロセス温度の低下である。ＯＮＯ膜は、通常、
次のようにして形成される。すなわち、多結晶シリコン
膜からなる浮遊ゲート電極の表面を熱酸化して下層のＳ
ｉＯ₂膜を形成したした後、減圧化学気相蒸着（ＬＰＣ
ＶＤ）法によってＳｉ₃Ｎ₄膜を、上記下層のＳｉＯ₂膜
の上に形成し、さらに、このＳｉ₃Ｎ₄膜の表面を熱酸化
して上層のＳｉＯ₂膜が形成される。

【０００６】しかし、Ｓｉ₃Ｎ₄膜の表面を熱酸化するに
は、９００℃以上という高温度における熱処理が必要と
なる。そのため、ソース・ドレイン拡散層を形成した後
に、上記Ｓｉ₃Ｎ₄膜の表面の熱酸化を行なうと、ソース
・ドレイン拡散層内の不純物が外方に拡散してしまい、
ＬＳＩの微細化に不可欠な浅い接合を有するソース・ド
レイン領域を得るのが困難になり、これがフラッシュメ
モリの高集積化を阻害する大きな原因となっていた。

【０００７】上記多結晶シリコン膜表面の熱酸化のみで
あれば、８００℃程度の比較的低温でも、単層のＳｉＯ
₂膜からなる層間絶縁膜を形成することは可能であ。し
かし、この方法を用いると、酸化温度が低くなるほど、
浮遊ゲート電極の上端部における二酸化シリコン膜の膜
厚が薄くなり、この部分での電界集中が顕著となってリ
ーク電流が増大してしまうので、高い電荷保持特性を有
する不揮発性半導体記憶装置を形成するのは困難であ
る。

【０００８】第２の問題は、製造工程が煩雑になってし
まうことである。上記のように、ＯＮＯ膜の形成には、
多結晶シリコン膜表面の熱酸化、ＣＶＤ法によるＳｉ₃
Ｎ₄膜の形成およびこのＳｉ₃Ｎ₄膜の表面の熱酸化とい
う、３つの薄膜形成工程が必要であり、そのため、製造
工程におけるスループットが著しく低下してしまう。

【０００９】本発明の目的は、従来の半導体記憶装置お
よびその製造方法の有する上記問題を解決し、安定な動
作と十分な電荷保持特性を有する半導体記憶装置および
低温かつ簡略な工程で、浮遊ゲート電極と制御ゲート電
極の間の層間絶縁膜を形成することのできる半導体記憶
装置の製造方法を提供することである。

【００１０】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、多結晶Ｓｉ膜からなる浮遊ゲート電極と
導電性膜からなる制御ゲート電極の間の層間絶縁膜とし
てＳｉＯ₂単層膜を用い、かつ、当該ＳｉＯ₂単層膜を、
例えばＣＶＤ法（化学気相蒸着法）など、浮遊ゲート電
極の上端部における膜厚が他の部分における膜厚より大
きくなる方法によって形成することにより、浮遊ゲート
電極の上端部における当該ＳｉＯ₂単層膜の膜厚を、浮
遊ゲート電極の他の部分上における膜厚より、大きくす
るものである。

【００１１】

【作用】例えば、ＳｉＨ₄とＮ₂Ｏを原料ガスとしたＣＶ
Ｄ法を用いて、浮遊ゲート電極上にＳｉＯ₂膜を形成す
ると、このＳｉＯ₂膜の、浮遊ゲート電極の上端部上に
おける膜厚は、浮遊ゲート電極の他の部分上における膜
厚より大きくなるので、浮遊ゲート電極の上端部の層間
絶縁膜への電界集中が緩和されて、リーク電流が著しく
低減される。その結果、熱酸化法で形成された従来のＳ
ｉＯ₂膜を用いた場合よりも、はるかに高い電荷保持特
性が得られる。この場合、ＬＰＣＶＤ法（低圧化学気相
蒸着法）を用いると、浮遊ゲート電極の側面の下部にお
けるＳｉＯ₂膜の膜厚の減少を効果的に低減できるの
で、本発明の効果はさらに大きくなる。

【００１２】また、浮遊ゲート電極上に形成されたＳｉ
Ｏ₂膜を異方性エッチングして、ゲート電極の上端部と
側壁部上のみに残した後、再びＳｉＯ₂膜を形成してこ
れを浮遊ゲート電極と制御ゲート電極の間の層間絶縁膜
として用いれば、浮遊ゲート電極側部上には極めて厚い
絶縁膜が形成されるので、信頼性はさらに向上する。

【００１３】しかも、ＳｉＨ₄とＮ₂Ｏを原料ガスとした
ＣＶＤやＬＰＣＶＤによって上記ＳｉＯ₂膜を形成する
と、８００℃以下、例えば７００〜７５０℃程度の温度
でも、十分な速度でＳｉＯ₂膜を形成でき、熱酸化法の
場合のように高温度にする必要はない。そのため、上記
層間絶縁膜を形成する工程において、ソース、ドレイン
拡散層内の不純物が拡散して、不純物分布が変わってし
まう恐れがない。その結果、例えばゲート長０．３μｍ
以下といった微細な不揮発性記憶装置であっても、特性
のそろった不揮発性記憶装置を高い精度で形成すること
ができる。

【００１４】さらに、上記層間ＳｉＯ₂膜が、ＣＶＤや
ＬＰＣＶＤ法によるわずか１回の堆積で形成できるた
め、製造工程の著しい簡略化およびスループットの向上
が実現される。

【００１５】

【実施例】

〈実施例１〉図１および図２を用いて、第１の実施例を
説明する。図１および図２は、メモリセルの製造工程を
示し、それぞれワード線に垂直および平行な方向の断面
図である。

【００１６】まず、図１(ａ)に示したように、面方位
（１００）のＳｉ基板２０１にボロンイオンを打込ん
で、ｐ型ウェル（図示せず）を形成した後、周知のＬＯ
ＣＯＳ技術を用いて、厚さ４００ｎｍの素子分離用酸化
膜２０２を形成した。

【００１７】次に、図１(b)および図２(a)に示したよう
に、周知の熱酸化法によって、厚さ８.５ｎｍのゲート
酸化膜２０３を形成した後、リンをドーピングした厚さ
１００ｎｍの多結晶Ｓｉ膜２０４を周知のＣＶＤ法を用
いて形成し、不要部分をエッチして除去して、所定の形
状に加工した。

【００１８】図１(c)および図２(ｂ)に示したように、
ＳｉＨ₄とＮ₂Ｏを原料ガスとしたＬＰＣＶＤ法を用い
て，厚さ１３ｎｍのＳｉＯ₂膜２０５を堆積温度７００
℃で形成した後、さらに、図１（ｄ）、図２（ｃ）に示
したように、リンをドーピングした厚さ１５０ｎｍの第
２の多結晶Ｓｉ膜２０６を、積層して形成した。

【００１９】周知のリソグラフィとドライエッチング技
術を用いて、上記第２の多結晶Ｓｉ膜２０６、ＳｉＯ₂
膜２０５および多結晶Ｓｉ膜２０４を、順次所定の形状
に加工して、図１(ｅ)に示すように、制御ゲート電極２
０６、層間絶縁膜２０５および浮遊ゲート電極２０４を
形成した。

【００２０】次に、ＢＦ₂ ⁺イオンおよびＡｓ⁺イオンを
Ｓｉ基板２０１へ順次打ち込んで、図１（ｆ）に示した
ように、パンチスルーストッパ用のｐ型領域２０７、ソ
ース領域２０８およびドレイン領域２０９を形成した。

【００２１】周知のＣＶＤを用いて、層間絶縁膜２１０
を形成した後、この層間絶縁膜２１０に、ソース領域２
０８およびドレイン領域２０９に達するコンタクト孔を
形成し、周知の電極形成方法によって金属電極２１１を
形成して、図１（ｇ）に示す不揮発性半導体記憶装置の
メモリセルを完成した。

【００２２】本実施例によって形成された制御ゲート電
極２０６と浮遊ゲート電極２０４の間の層間絶縁膜２０
５の電流−電圧特性を図３に示した。比較のため、８５
０℃で浮遊ゲート電極２０４の表面を熱酸化して形成さ
れた、厚さ１３ｎｍの層間絶縁膜の特性も、図３に示し
た。図３から明らかなように、本実施例において形成さ
れた上記層間絶縁膜２０５は、熱酸化法によって形成さ
れた従来の熱酸化膜よりも、リーク電流がはるかに少な
く、層間絶縁膜として極めてすぐれていることが確認さ
れた。

【００２３】図４に、ワード線に平行な面に沿ってメモ
リセルを劈開し、上記層間絶縁膜の断面形状を走査型電
子顕微鏡により観察した結果を示した。図４（ａ）は本
実施例において形成された層間絶縁膜、図４（ｂ）は上
記熱酸化法によって形成された従来の層間絶縁膜の断面
形状を、それぞれ示す。図４（ａ）から明らかなよう
に、本実施例において形成されＳｉＯ₂膜２０５におい
ては、浮遊ゲート電極２０４の上端部における膜厚ｂ
は、浮遊ゲート電極２０４の上面における膜厚ａよりも
大きい。そのため、浮遊ゲート電極２０４の上端部にお
ける電界の集中が効果的に防止されていることが認めら
れた。

【００２４】これに対し、熱酸化法によって形成された
酸化膜２１２では、浮遊ゲート電極２０４の上端部にお
ける膜厚ｂは、浮遊ゲート電極２０４の上面における膜
厚ａよりも小さい。そのため、熱酸化法によって形成さ
れた酸化膜２１２の場合は、浮遊ゲート電極２０４の上
端部に電界が集中して、リーク電流が増大したことが認
められた。

【００２５】図５は、上記本発明によって形成されたＳ
ｉＯ₂膜２０５および熱酸化法によって形成された従来
のＳｉＯ₂膜２１２を、それぞれ浮遊ゲート電極と制御
ゲート電極の間の層間絶縁膜として用いた不揮発性半導
体記憶装置の、浮遊ゲートに電荷を注入し、２５０℃の
窒素雰囲気中で熱処理した際のしきい値電圧の変化を示
したものである。しきい値電圧の低下は浮遊ゲートに注
入された電荷の減少を意味する。図５から明らかなよう
に、本実施例において得られたＳｉＯ₂膜を層間絶縁膜
に用いると、熱酸化法によって形成された従来のＳｉＯ
₂膜を用いた場合よりも、しきい値電圧の低下が小さ
く、不揮発性記憶装置の電荷保持特性が向上することが
認められた。この原因は、上記のように、浮遊ゲート電
極２０４の上端部におけるＳｉＯ₂膜２０５の膜厚ｂが
上面上における膜厚ａより大きく、この部分における電
界集中が防止されたためであることはいうまでもない。

【００２６】〈実施例２〉本実施例では、浮遊ゲート電
極の側壁上における層間絶縁膜（ＳｉＯ₂膜）の膜厚を
大きくすることによって、不揮発性半導体記憶装置の電
荷保持特性をさらに向上させた例である。

【００２７】ワード線に平行な断面を示した図６を用い
て、本実施例を説明する。なお、本実施例は、多結晶Ｓ
ｉ膜からなる浮遊ゲート電極を形成した後の工程は、上
記実施例１と同一であり、図６では省略した。

【００２８】上記実施例１と同様に、まず、面方位（１
００）のＳｉ基板２０１にｐ型ウェル領域（図示せず）
を形成した後、図６（ａ）に示したように、周知のＬＯ
ＣＯＳ技術を用いて、厚さ４００ｎｍの素子分離用酸化
膜２０２を形成した。次に、熱酸化法によって厚さ８.
５ｎｍのゲート酸化膜２０３を形成した後、浮遊ゲート
電極となるリンをドーピングした厚さ１００ｎｍの多結
晶Ｓｉ膜２０４を形成し、周知のリソグラフィとドライ
エッチング技術によって不要部分を除去して所定の形状
に加工した。

【００２９】次に、図６（ｂ）に示したように、ＳｉＨ
₄とＮ₂Ｏを原料ガスとして用いた、温度７００℃のＬＰ
ＣＶＤ法により、厚さ１３ｎｍのＳｉＯ₂膜２０５を全
面に形成した後、周知の異方性ドライエッチングによっ
て、上記ＳｉＯ₂膜２０５をエッチして、図６（ｃ）に
示したように、浮遊ゲート電極２０４の側壁部上にのみ
残し、他の部分上からは除去した。

【００３０】ＳｉＨ₄とＮ₂Ｏを原料ガスとして用いたた
ＬＰＣＶＤ法により、図６（ｄ）に示したように、厚さ
１３ｎｍのＳｉＯ₂膜２１３を形成した。図６（ｅ）に
示したように、リンをドーピングした厚さ１５０ｎｍの
多結晶Ｓｉ膜２０６をを形成し、周知のホトエッチング
によって所定の形状に加工して、制御ゲート電極２０６
を形成した。

【００３１】その後、実施例１と同様にして、パンチス
ルーストッパおよびソース、ドレインとなる拡散層を形
成した後、配線層間絶縁膜を形成し、これにソース・ド
レインに達するコンタクト孔を形成した後、周知の電極
・配線形成方法を用いて金属膜からなる電極・配線を形
成して、不揮発性記憶装置を完成した。

【００３２】本実施例によって形成された不揮発性記憶
装置は、実施例１よりさらに長時間の電荷保持が可能で
あった。これは、浮遊ゲート電極２０４の側壁部にＳｉ
Ｏ_２膜２０５とＳｉＯ_２膜２１３の積層膜が形成され
て、上記実施例１の場合より絶縁膜の膜厚が大きくな
り、この部分におけるリーク電流が減少したためであ
る。

【００３３】本実施例によれば、ＳｉＯ₂膜２０５を浮
遊ゲート電極２０４を覆って形成した後、これを異方性
エッチングしてゲート電極２０４の側壁部にのみ残し、
再びＳｉＯ₂膜２１３を形成して、これを浮遊ゲート電
極２０４と制御ゲート電極２０６の間の層間絶縁膜とし
て用いている。そのため、上記のように、浮遊ゲート電
極２０４の側壁部における絶縁膜の膜厚がさらに大きく
なり、それによって電荷保持特性がさらに向上したもの
である。なお、本実施例では、ＳｉＯ₂膜２０５をＬＰ
ＣＶＤ法を用いて形成したが、例えば熱酸化法など、他
の方法を用いても同様の効果が得られた。

【００３４】また、ＬＰＣＶＤ法の代わりに通常のＣＶ
Ｄ法を用いると、浮遊ゲート電極２０４の側壁下部上に
おけるＳｉＯ₂膜の膜厚が小さくなるが、本実施例で
は、この部分ではＳｉＯ₂膜が２層になっているので、
この部分における膜厚も十分厚くなり、特性が低下する
恐れはない。

【００３５】〈実施例３〉図７は浮遊ゲート電極の上端
部および側壁部上における絶縁膜の膜厚を大きくして、
電荷保持特性をさらに向上させた実施例を示す工程図で
あり、図６と同様に、ワード線に平行な断面を示した。
なお、本実施例においても、制御ゲート電極形成後の工
程は実施例１と同じであるので、図示は省略した。

【００３６】実施例１と同様に、図７(ａ)に示したよう
に、面方位（１００）のＳｉ基板２０１にｐ型ウェル
（図示せず）を形成した後、周知のＬＯＣＯＳ技術を用
いて厚さ４００ｎｍの素子分離用酸化膜２０２をを形成
した。次に、周知の熱酸化法によって膜厚８.５ｎｍの
ゲート酸化膜２０３を形成した後、リンをドーピングし
た厚さ１００ｎｍの多結晶Ｓｉ膜２０４を全面に形成
し、これを周知のリソグラフィとドライエッチング技術
によって所定の形状に加工して、浮遊ゲート電極２０４
を形成した。

【００３７】図７(ｂ)に示したように、ＳｉＨ₄とＮ₂Ｏ
を原料ガスとして用い、堆積温度７００℃のＬＰＣＶＤ
法によって、厚さ１３ｎｍのＳｉＯ₂膜２０５を全面に
形成した。次に、周知のホトエッチングによって、図７
(ｃ)に示したように、浮遊ゲート電極２０４の上面所定
部分上の上記ＳｉＯ膜２０５を除去し、浮遊ゲート電極
２０４の側壁上端部、側壁部および素子分離用酸化膜２
０２上に残した。

【００３８】図７(ｄ)に示したように、ＳｉＨ₄とＮ₂Ｏ
を原料ガスとしたＬＰＣＶＤ法によって、厚さ１３ｎｍ
のＳｉＯ₂膜２１３を全面に形成した後、図７(ｅ)に示
すように、リンをドーピングした厚さ１５０ｎｍの多結
晶Ｓｉ膜２０６をを形成し、所定の形状に加工して制御
ゲート電極２０６を形成した。

【００３９】その後、実施例１と同様にして、パンチス
ルーストッパ、ソース、ドレインとなる拡散層を形成し
た後、配線層間絶縁膜を形成し、これにソース・ドレイ
ンに達するコンタクト孔を形成した後、金属膜を全面に
形成してこれを所定の形状にに加工して電極・配線を
形成し、不揮発性記憶装置セルを完成した。

【００４０】本実施例において形成された不揮発性記憶
装置は、浮遊ゲート電極２０４の上端部と側壁部上に、
２枚のＳｉＯ₂膜２０５、２１３が積層して形成されて
いるので、この部分における層間絶縁膜の膜厚が極めて
大きくなり、リーク電流がさらに減少したため、上記実
施例１および２よりも、さらに長時間の電荷保持が可能
であった。

【００４１】すなわち、本実施例によれば、浮遊ゲート
電極２０４を覆ってＳｉＯ₂膜２０５を形成した後、異
方性エッチングを行なって、浮遊ゲート電極２０４の側
壁部上に残し、浮遊ゲート電極２０４の上面上からは除
去した後、再びＳｉＯ₂膜２１３を全面に形成して、こ
れが浮遊ゲート電極２０４と制御ゲート電極２０６の間
の層間絶縁膜として使用される。その結果、浮遊ゲート
電極２０４の側部上における層間絶縁膜の膜厚の減少が
補償された電荷保持特性はさらに向上された。なお、本
実施例ではＳｉＯ₂膜２０５はＬＰＣＶＤ法を用いて形
成したが、例えば熱酸化法など、他の方法を用いても同
様の効果が得られる。

【００４２】〈実施例４〉図８および図９は本発明の他
の実施例を示す工程図であり、ワード線に平行な断面構
造を示している。本実施例でにおいては、上記実施例１
乃至３とは異なり、浮遊ゲート電極と制御ゲート電極の
間の層間絶縁膜を形成する前の工程においてソース・ド
レインが形成される。

【００４３】まず、図８（ａ）に示したように、面方位
（１００）のＳｉ基板１０１にボロンイオンを打込んで
ｐ型ウル領域（図示せず）を形成した後、周知の熱酸化
法を用いて厚さ８.５ｎｍのゲート酸化膜１０２、周知
のＬＰＣＶＤ法を用いてリンがドーピングされた厚さ１
００ｎｍの多結晶Ｓｉ膜１０３、周知のＬＰＣＶＤ法を
用いて厚さ５０ｎｍＳｉＯ₂膜１０４および周知のＬＰ
ＣＶＤ法を用いて厚さ８０ｎｍのＳｉ₃Ｎ₄膜１０５を順
次積層して形成し、これらの積層膜を、周知のリソグラ
フィとドライエッチング技術を用いて所定の形状に加工
した。

【００４４】周知のＬＰＣＶＤ法によって厚さ１２０ｎ
ｍのＳｉ₃Ｎ₄膜１０６を全面に形成した後、これを全面
異方性ドライエッチングして、図８(ｂ)に示すように、
上記積層膜の側壁上のみに残し、他の部分上からは除去
した。

【００４５】パイロジェニック酸化法を用いて、上記Ｓ
ｉ基板１０１の露出された部分を熱酸化して、図８(ｃ)
に示したように、厚さ３００ｎｍの熱酸化膜１０７を形
成し、記憶装置セル領域間の分離を行なった。

【００４６】熱リン酸水溶液を用いて上記Ｓｉ₃Ｎ₄膜１
０５、１０６を除去した後、二フッ化ホウ素（ＢＦ₂ ⁺）
イオンおよびヒ素（Ａｓ⁺）イオンを上記Ｓｉ基板１０
１に順次打込んで、図８(ｄ)に示したように、パンチス
ルーストッパ領域１０８、ソース領域１０９およびドレ
イン領域１１０を形成した。

【００４７】周知のＬＰＣＶＤ法によってＳｉＯ₂膜１
１１を全面に形成した後、図８(ｅ)に示したように、上
記多結晶Ｓｉ膜１０３の表面が露出するまで全面異方性
エッチングを行なった。

【００４８】リンをドーピングした厚さ４０ｎｍの多結
晶Ｓｉ膜１１２を形成した後、図９(ａ)に示したよう
に、周知のリソグラフィとドライエッチング技術によっ
て所定の形状に加工した。本実施例では、積層された２
枚の多結晶Ｓｉ膜１０３、１１２から浮遊ゲート電極が
構成されている。

【００４９】次に、図９（ｂ）に示したように、厚さ１
３ｎｍのＳｉＯ₂膜１１３を、ＳｉＨ₄とＮ₂Ｏを原料ガ
スとして用いたＬＰＣＶＤ法により、基板温度７００℃
で形成した。比較のため、酸化膜換算膜厚が上記ＳｉＯ
₂膜１１３に等しいＯＮＯ膜をを有する記憶装置セルを
形成した。当該ＯＮＯ膜の構成は下記の通りである。
(１)下層ＳｉＯ₂膜：８００℃の熱酸化により形成、膜
厚は５ｎｍ、(２)Ｓｉ₃Ｎ₄膜：ジクロルシラン(ＳｉＨ₂
Ｃｌ₂)とアンモニア(ＮＨ₃)を用いたＬＰＣＶＤ法によ
り基板温度７５０℃で形成、膜厚は１０ｎｍ、(３)上層
ＳｉＯ₂膜：上記(２)のＳｉ₃Ｎ₄膜の表面をを９００℃
で熱酸化して形成、膜厚は４ｎｍ。

【００５０】図９(ｃ)に示したように、リンをドーピン
グした多結晶Ｓｉ膜１１４を全面に形成し、周知の技術
を用いて所定の形状に加工して、制御ゲート電極１１４
を形成した。

【００５１】図９(ｄ)に示したように、ボロンとリンを
ドーピングされたＳｉＯ₂膜１１５を形成し、８５０℃
の窒素雰囲気中で熱処理してリフローさせた。次に、上
記ＳｉＯ₂膜１１５にソース１０９およびドレイン１１
０にそれぞれ到達するコンタクト孔を形成し、周知のス
パッタ法によってタングステン膜１１６を形成し、所定
の形状に加工して電極・配線を形成し、最後に水素雰囲
気中で熱処理を行なって記憶装置セルを完成した。

【００５２】本実施例において形成された不揮発性半導
体記憶装置の記憶装置セルのしきい値電圧とゲート長の
関係を図１０に示した。比較のため、上記ＯＮＯ膜を層
間絶縁膜として用いた場合の結果も示してある。図１０
から明らかなように、本実施例において形成された記憶
装置セルは、ゲート長が０.２５μｍであっても、しき
い値電圧が十分高く、動作が可能であった。これに対
し、ＯＮＯ膜を層間絶縁膜として用いた従来の記憶装置
セルの場合は、ゲート長０.３５μｍからパンチスルー
現象が顕著となってしきい値電圧が低下し、０.３μｍ
以下では安定な動作が不可能であった。

【００５３】従って、本実施例によれば、ＳｉＨ₄とＮ₂
Ｏを原料ガスとしたＬＰＣＶＤ法により形成されたＳｉ
Ｏ₂膜の単層膜を、浮遊ゲート電極と制御ゲート電極の
間の層間絶縁膜として用いることにより、例えば０.３
μｍ以下といった微細なゲート長であっても、安定な特
性を得ることができることが確認された。

【００５４】上記実施例１から４においては、浮遊ゲー
ト電極と制御ゲート電極の間の層間絶縁膜として用いら
れるＳｉＯ₂膜を、原料ガスにＳｉＨ₄とＮ₂Ｏを用いた
ＬＰＣＶＤ法によって形成したが、ＳｉＨ₄に代えて、
ＳｉＨ₂Ｃｌ₂あるいはジシラン（Ｓｉ₂Ｈ₆）を用いても
同様の効果が得られる。また、ＬＰＣＶＤ法を用いる
と、極めて好ましい結果が得られるが、通常のＣＶＤ法
を用いることもできる。さらに、実施例２および３で示
した方法を、実施例４で示した構造の記憶装置セルに用
いても同様の効果が得られた。

【００５５】本発明において、浮遊ゲート電極は、多結
晶Ｓｉ膜が最も有用であり、上記制御ゲート電極として
は、多結晶Ｓｉ膜、タングステン膜、モリブデン膜、タ
ングステンシリサイド膜およびモリブデンシリサイド膜
など、各種導電性膜を使用できる。

【００５６】なお、上記実施例１から４では、記憶装置
セルを例として説明したが、本発明は、記憶装置セルが
アレイ状に配置された高集積フラッシュ記憶装置等に適
用しても同様の効果が得られることはいうまでもない。

【００５７】

【発明の効果】上記説明から明らかなように、本発明に
よれば、不揮発性半導体記憶装置の電荷保持特性は著し
く向上された。また、浮遊ゲート電極と制御ゲート電極
の間の層間絶縁膜が、従来より低温のプロセスで形成で
きるので、安定な動作が可能な極めて微細な記憶装置が
実現される。さらに、製造プロセスの簡略化およびスル
ープットの向上など、多くの効果を得ることができ、実
用上の利益は極めて大きい。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す工程図、

【図２】本発明の第１の実施例を示す工程図、

【図３】電界とリーク電流の関係を示す図、

【図４】ＳｉＯ₂膜の断面形状を示す図、

【図５】本発明と従来技術の電荷保持特性を比較した
図、

【図６】本発明の第２の実施例を示す工程図、

【図７】本発明の第３の実施例を示す工程図、

【図８】本発明の第４の実施例を示す工程図、

【図９】本発明の第４の実施例を示す工程図、

【図１０】ゲート長としきい値電圧の関係を示す図。

【符号の説明】

１０１……Ｓｉ基板、１０２……ゲート酸化膜、１０
３、１１２、１１４……多結晶Ｓｉ膜、１０４……Ｓ
ｉＯ₂膜、１０５、１０６……Ｓｉ₃Ｎ₄膜、１０７……
素子分離用酸化膜、１０８……パンチスルーストッパ領
域、１０９……ソース領域、１１０……ドレイン領
域、１１１……ＳｉＯ₂膜、１１３……層間絶縁膜、
１１５……ＳｉＯ₂膜、１１６……Ｗ膜、２０１……
Ｓｉ基板、２０２……素子分離用酸化膜、２０３……
ゲート酸化膜、２０４、２０６……多結晶Ｓｉ膜、２
０５……層間絶縁膜、２０７……パンチスルーストッパ
領域、２０８……ソース領域、２０９……ドレイン領
域、２１０……配線層間絶縁膜、２１１……金属
膜、２１２……層間絶縁膜、２１３……２層目の層間
絶縁膜。

───────────────────────────────────────────────────── フロントページの続き (72)発明者足立哲生東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】第１導電型を有する半導体基板の表面領域
内に、所定の間隔を介して互いに離間して形成された、
上記第１導電型とは逆の第２導電型を有するソース領域
およびドレイン領域と、当該ソース領域とドレイン領域
の間の上記半導体基板の表面上にゲート絶縁膜を介して
形成された、所定の形状を有する多結晶シリコン膜から
なる浮遊ゲート電極と、当該浮遊ゲート電極上に形成さ
れた層間絶縁膜と、当該絶縁膜上に形成された制御ゲー
ト電極を具備し、上記層間絶縁膜は単層の二酸化シリコ
ン膜からなり、かつ、上記層間絶縁膜の上記浮遊ゲート
電極の上端部上における膜厚が、上記浮遊ゲート電極の
上記上端部以外の部分上における膜厚より大きいことを
特徴とする不揮発性半導体記憶装置。
【請求項２】上記浮遊ゲート電極の側部と上記層間絶縁
膜の間には、第２の絶縁膜が介在されていることを特徴
とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】上記他の絶縁膜は、上記浮遊ゲート電極の
縁部の上面上から、上記浮遊ゲート電極の側部上を経
て、上記ゲート絶縁膜の外側に形成された素子分離絶縁
膜の表面上に延伸して形成されていることを特徴とする
請求項２に記載の不揮発性半導体記憶装置。
【請求項４】上記制御ゲート電極は、多結晶シリコン、
タングステン、モリブデン、タングステン・シリサイド
およびモリブデン・シリサイドからなる群から選ばれた
材料からなる単層膜若しくはこれらの膜の積層膜である
ことを特徴とする請求項１から３のいずれか一に記載の
不揮発性半導体記憶装置。
【請求項５】第１導電型を有する半導体基板の主表面上
に、薄い二酸化シリコン膜および多結晶シリコン膜を積
層して形成する工程と、当該多結晶シリコン膜を所定の
形状に加工して浮遊ゲート電極を形成する工程と、二酸
化シリコンからなる層間絶縁膜および導電性膜を積層し
て形成する工程と、上記導電性膜、上記層間絶縁膜、上
記多結晶シリコン膜および上記薄い二酸化シリコン膜を
所定の形状に加工する工程と、上記半導体基板の表面領
域内に上記第１導電型とは逆の第２導電型を有する不純
物をドープしてソース領域およびドレイン領域を形成す
る工程を含み、上記層間絶縁膜は、上記浮遊ゲート電極
の上端部上における膜厚が上記浮遊ゲート電極の上記上
端部以外の部分上における膜厚より大きくなる方法によ
って形成されることを特徴とする不揮発性半導体記憶装
置の製造方法。
【請求項６】上記ソース領域および上記ドレイン領域を
形成する工程は、上記層間絶縁膜を形成する工程の後に
行われることを特徴とする請求項５に記載の不揮発性半
導体記憶装置の製造方法。
【請求項７】上記ソース領域および上記ドレイン領域を
形成する工程は、上記層間絶縁膜を形成する工程より先
に行われることを特徴とする請求項５に記載の不揮発性
半導体記憶装置の製造方法。
【請求項８】上記層間絶縁膜は化学気相蒸着法によって
形成されることを特徴とする請求項５から８のいずれか
一に記載の不揮発性半導体記憶装置の製造方法。
【請求項９】上記化学気相蒸着法は低圧化学気相蒸着法
であることを特徴とする請求項８に記載の不揮発性半導
体記憶装置の製造方法。
【請求項１０】上記化学気相蒸着法は７００℃〜７５０
℃において行なわれることを特徴とする請求項８若しく
は９に記載の不揮発性半導体記憶装置の製造方法。
【請求項１１】上記化学気相蒸着法は、モノシランと亜
酸化窒素を原料ガスとして用いることを特徴とする請求
項８から１０のいずれか一に記載の不揮発性半導体記憶
装置の製造方法。
【請求項１２】上記モノシランに代えてジクロルシラン
若しくはジシランが用いられることを特徴とする請求項
１１に記載の不揮発性半導体記憶装置の製造方法。
【請求項１３】上記亜酸化窒素に代えて酸素が用いられ
ることを特徴とする請求項１１若しくは１２に記載の不
揮発性半導体記憶装置の製造方法。
【請求項１４】上記層間絶縁膜は、第１の二酸化シリコ
ン膜を全面に形成した後、当該第１の二酸化シリコン膜
を全面異方性エッチして上記浮遊ゲート電極の側部上の
みに残し、さらに第２の二酸化シリコン膜を全面に形成
することによって形成されるこことを特徴とする請求項
５から１３のいずれか一に記載の不揮発性半導体記憶装
置の製造方法。
【請求項１５】上記層間絶縁膜は、第１の二酸化シリコ
ン膜を全面に形成した後、当該第１の二酸化シリコン膜
のうち、上記浮遊ゲート電極の上面上に形成された部分
の所定部分を除去した後、さらに第２の二酸化シリコン
膜を全面に形成することによって形成されるこことを特
徴とする請求項５から１３のいずれか一に記載の不揮発
性半導体記憶装置の製造方法。