JP2001127178A - 不揮発性半導体装置の製造方法 - Google Patents
不揮発性半導体装置の製造方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【課題】 素子特性のバラツキが小さく、保持特性に優
れた不揮発性半導体装置を提供する。 【解決手段】 半導体基板上に、第１絶縁膜、第１多結
晶シリコン層、第２絶縁膜、第２多結晶シリコン層の順
で積層された構成を有する不揮発性半導体装置の製造方
法において、半導体基板上に第１の絶縁膜を形成後、第
１の多結晶シリコン層を形成する工程と、第１の多結晶
シリコン層をパターニングする工程と、水素雰囲気下で
熱処理する工程と、第２の絶縁膜を形成する工程と、第
２の多結晶シリコン層を形成する工程と、第２の多結晶
シリコン層をパターニングする工程を実施する。
れた不揮発性半導体装置を提供する。 【解決手段】 半導体基板上に、第１絶縁膜、第１多結
晶シリコン層、第２絶縁膜、第２多結晶シリコン層の順
で積層された構成を有する不揮発性半導体装置の製造方
法において、半導体基板上に第１の絶縁膜を形成後、第
１の多結晶シリコン層を形成する工程と、第１の多結晶
シリコン層をパターニングする工程と、水素雰囲気下で
熱処理する工程と、第２の絶縁膜を形成する工程と、第
２の多結晶シリコン層を形成する工程と、第２の多結晶
シリコン層をパターニングする工程を実施する。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体装
置の製造方法に関する。
置の製造方法に関する。
【０００２】
【従来の技術】従来の不揮発性半導体装置の製造方法を
フラッシュメモリの場合を挙げて説明する。
フラッシュメモリの場合を挙げて説明する。
【０００３】まず、図４（ａ）に示すように、シリコン
基板１上に常法により素子分離２を形成し、シリコン基
板表面にシリコン酸化膜を形成する。続いて、しきい値
を調整するために、このシリコン酸化膜を介してシリコ
ン基板表面にボロン等の不純物のイオン注入を行う。次
いで、このシリコン酸化膜を除去した後、熱酸化法によ
りシリコン酸化膜からなるトンネル酸化膜３を形成す
る。
基板１上に常法により素子分離２を形成し、シリコン基
板表面にシリコン酸化膜を形成する。続いて、しきい値
を調整するために、このシリコン酸化膜を介してシリコ
ン基板表面にボロン等の不純物のイオン注入を行う。次
いで、このシリコン酸化膜を除去した後、熱酸化法によ
りシリコン酸化膜からなるトンネル酸化膜３を形成す
る。
【０００４】次に、図４（ｂ）に示すように、全面に、
後に浮遊ゲートとなる多結晶シリコン層４を堆積する。
導電性付与のための不純物は、多結晶シリコン層の形成
時に同時に導入してもよいし、形成後にイオン注入によ
り導入してもよい。ここでは、多結晶シリコン層の形成
と同時にＰ等のＮ型不純物を導入する。
後に浮遊ゲートとなる多結晶シリコン層４を堆積する。
導電性付与のための不純物は、多結晶シリコン層の形成
時に同時に導入してもよいし、形成後にイオン注入によ
り導入してもよい。ここでは、多結晶シリコン層の形成
と同時にＰ等のＮ型不純物を導入する。
【０００５】次いで、図４（ｃ）に示すように、リソグ
ラフィ技術とドライエッチング技術により多結晶シリコ
ン層４のパターニングを行って、浮遊ゲート５を形成す
る。
ラフィ技術とドライエッチング技術により多結晶シリコ
ン層４のパターニングを行って、浮遊ゲート５を形成す
る。
【０００６】その後、図４（ｄ）に示すように、ＯＮＯ
膜（シリコン酸化膜／シリコン窒化膜／シリコン酸化
膜）等のゲート間絶縁膜６を形成する。
膜（シリコン酸化膜／シリコン窒化膜／シリコン酸化
膜）等のゲート間絶縁膜６を形成する。
【０００７】次に、多結晶シリコン層を全面に形成した
後、Ｐ等のＮ型不純物のイオン注入を行い、続いてリソ
グラフィ技術とドライエッチング技術によりパターニン
グを行って、図４（ｅ）に示すように制御ゲート７を形
成する。
後、Ｐ等のＮ型不純物のイオン注入を行い、続いてリソ
グラフィ技術とドライエッチング技術によりパターニン
グを行って、図４（ｅ）に示すように制御ゲート７を形
成する。
【０００８】その後、常法により、ソース・ドレインの
形成のための不純物イオン注入を行う。
形成のための不純物イオン注入を行う。
【０００９】
【発明が解決しようとする課題】しかしながら、上記の
ような不揮発性半導体装置の製造方法には次のような問
題があった。
ような不揮発性半導体装置の製造方法には次のような問
題があった。
【００１０】上記の図４（ｃ）に示すように、従来の方
法で形成された浮遊ゲート５は、その両端に鋭角に切り
立った角部を有しており、またゲート表面も多結晶シリ
コンのグレインによる凹凸が存在する。そのため、この
ような浮遊ゲート上にゲート間絶縁膜６及び制御ゲート
７が積層された構成（図４（ｅ））においては、浮遊ゲ
ート両端の角部や浮遊ゲート表面の凹凸部で局所的に電
界が集中してリーク電流が生じ、その結果、消去バラツ
キや保持特性の低下など、素子特性のバラツキや低下が
起きる。このようなリーク電流は特に浮遊ゲート両端の
角部において著しい。
法で形成された浮遊ゲート５は、その両端に鋭角に切り
立った角部を有しており、またゲート表面も多結晶シリ
コンのグレインによる凹凸が存在する。そのため、この
ような浮遊ゲート上にゲート間絶縁膜６及び制御ゲート
７が積層された構成（図４（ｅ））においては、浮遊ゲ
ート両端の角部や浮遊ゲート表面の凹凸部で局所的に電
界が集中してリーク電流が生じ、その結果、消去バラツ
キや保持特性の低下など、素子特性のバラツキや低下が
起きる。このようなリーク電流は特に浮遊ゲート両端の
角部において著しい。
【００１１】そこで本発明の目的は、上記の問題を解決
し、素子特性のバラツキが小さく、保持特性に優れた不
揮発性半導体装置が作製可能な不揮発性半導体装置の製
造方法を提供することにある。
し、素子特性のバラツキが小さく、保持特性に優れた不
揮発性半導体装置が作製可能な不揮発性半導体装置の製
造方法を提供することにある。
【００１２】
【課題を解決するための手段】本発明は、半導体基板上
に、第１絶縁膜、第１多結晶シリコン層、第２絶縁膜、
第２多結晶シリコン層の順で積層された構成を有する不
揮発性半導体装置の製造方法であって、半導体基板上に
第１の絶縁膜を形成後、第１の多結晶シリコン層を形成
する工程と、第１の多結晶シリコン層をパターニングす
る工程と、水素雰囲気下で熱処理する工程と、第２の絶
縁膜を形成する工程と、第２の多結晶シリコン層を形成
する工程と、第２の多結晶シリコン層をパターニングす
る工程を有することを特徴とする不揮発性半導体装置の
製造方法に関する。
に、第１絶縁膜、第１多結晶シリコン層、第２絶縁膜、
第２多結晶シリコン層の順で積層された構成を有する不
揮発性半導体装置の製造方法であって、半導体基板上に
第１の絶縁膜を形成後、第１の多結晶シリコン層を形成
する工程と、第１の多結晶シリコン層をパターニングす
る工程と、水素雰囲気下で熱処理する工程と、第２の絶
縁膜を形成する工程と、第２の多結晶シリコン層を形成
する工程と、第２の多結晶シリコン層をパターニングす
る工程を有することを特徴とする不揮発性半導体装置の
製造方法に関する。
【００１３】
【発明の実施の形態】以下、本発明の好適な実施の形態
について説明する。
について説明する。
【００１４】本発明の製造方法は、半導体基板上に、第
１絶縁膜、第１多結晶シリコン層、第２絶縁膜、第２多
結晶シリコン層の順で積層された構成を有する不揮発性
半導体装置であって、第２絶縁膜および第２多結晶シリ
コン層が第１多結晶シリコン層による段差を覆うように
形成されている構成を有する場合に特に好適である。例
えばフラッシュメモリやＥＰＲＯＭ等に好適に適用でき
る。
１絶縁膜、第１多結晶シリコン層、第２絶縁膜、第２多
結晶シリコン層の順で積層された構成を有する不揮発性
半導体装置であって、第２絶縁膜および第２多結晶シリ
コン層が第１多結晶シリコン層による段差を覆うように
形成されている構成を有する場合に特に好適である。例
えばフラッシュメモリやＥＰＲＯＭ等に好適に適用でき
る。
【００１５】以下、フラッシュメモリの場合を挙げて本
発明を説明する。
発明を説明する。
【００１６】まず、図１（ａ）に示すように、シリコン
基板１上に常法により素子分離２を形成し、シリコン基
板表面に熱酸化法等によりシリコン酸化膜を形成する。
続いて、しきい値を調整するために、このシリコン酸化
膜を介してシリコン基板表面にボロン等の不純物のイオ
ン注入を行う。次いで、このシリコン酸化膜を除去した
後、熱酸化法等によりシリコン酸化膜からなるトンネル
酸化膜３を形成する。トンネル酸化膜の信頼性を高める
ために、酸素に加えてＮ2ＯやＮＯ、ＮＯ2、ＮＨ3等の
窒素含有化合物を含む雰囲気でランプアニールによる酸
化を行ってシリコン窒化酸化膜を形成してもよい。
基板１上に常法により素子分離２を形成し、シリコン基
板表面に熱酸化法等によりシリコン酸化膜を形成する。
続いて、しきい値を調整するために、このシリコン酸化
膜を介してシリコン基板表面にボロン等の不純物のイオ
ン注入を行う。次いで、このシリコン酸化膜を除去した
後、熱酸化法等によりシリコン酸化膜からなるトンネル
酸化膜３を形成する。トンネル酸化膜の信頼性を高める
ために、酸素に加えてＮ2ＯやＮＯ、ＮＯ2、ＮＨ3等の
窒素含有化合物を含む雰囲気でランプアニールによる酸
化を行ってシリコン窒化酸化膜を形成してもよい。
【００１７】次に、図１（ｂ）に示すように、全面に、
ＣＶＤ法により後に浮遊ゲートとなる多結晶シリコン層
４を堆積する。導電性付与のための不純物は、多結晶シ
リコン層の形成時に同時に導入してもよいし、形成後に
イオン注入により導入してもよい。ここでは、多結晶シ
リコン層の形成と同時にＰ等のＮ型不純物を導入する。
ＣＶＤ法により後に浮遊ゲートとなる多結晶シリコン層
４を堆積する。導電性付与のための不純物は、多結晶シ
リコン層の形成時に同時に導入してもよいし、形成後に
イオン注入により導入してもよい。ここでは、多結晶シ
リコン層の形成と同時にＰ等のＮ型不純物を導入する。
【００１８】次いで、図１（ｃ）に示すように、リソグ
ラフィ技術とドライエッチング技術により多結晶シリコ
ン層４のパターニングを行って、浮遊ゲート５を形成す
る。
ラフィ技術とドライエッチング技術により多結晶シリコ
ン層４のパターニングを行って、浮遊ゲート５を形成す
る。
【００１９】次に、図１（ｄ）に示すように、浮遊ゲー
ト５の両端の角がなだらかになり、またゲート表面が平
坦化するように、水素雰囲気下で加熱処理（水素アニー
ル）を行って、浮遊ゲートの形状を変化させる。
ト５の両端の角がなだらかになり、またゲート表面が平
坦化するように、水素雰囲気下で加熱処理（水素アニー
ル）を行って、浮遊ゲートの形状を変化させる。
【００２０】この水素アニールの温度は、アニール装置
の種類や装置内の圧力、水素分圧にも依存するが、比較
的短時間で十分な形状変化が生じるように、８５０℃以
上とすることが好ましい。さらに、９００℃以上が好ま
しく、９５０℃以上がより好ましい。また、アニール温
度の上限としては、装置の耐熱限界や不純物プロファイ
ルの熱拡散変化抑制の点から１２００℃以下が好まし
く、１１００℃以下がより好ましく、１０５０℃以下が
さらに好ましい。
の種類や装置内の圧力、水素分圧にも依存するが、比較
的短時間で十分な形状変化が生じるように、８５０℃以
上とすることが好ましい。さらに、９００℃以上が好ま
しく、９５０℃以上がより好ましい。また、アニール温
度の上限としては、装置の耐熱限界や不純物プロファイ
ルの熱拡散変化抑制の点から１２００℃以下が好まし
く、１１００℃以下がより好ましく、１０５０℃以下が
さらに好ましい。
【００２１】水素アニールにおける水素雰囲気は、水素
１００％雰囲気でよいが、所望のアニール時間内で所望
の形状変化が生じる範囲内で、窒素やアルゴン、ヘリウ
ム等の不活性ガスを混合した混合ガス雰囲気で行っても
よい。また、水素雰囲気の全圧あるいは水素分圧は、安
全性の点から減圧下で行うことが好ましいが、常圧や加
圧下で行うこともできる。減圧下で行う場合は、例えば
５×１０3Ｐａ〜５×１０4Ｐａ程度で行うことができ
る。
１００％雰囲気でよいが、所望のアニール時間内で所望
の形状変化が生じる範囲内で、窒素やアルゴン、ヘリウ
ム等の不活性ガスを混合した混合ガス雰囲気で行っても
よい。また、水素雰囲気の全圧あるいは水素分圧は、安
全性の点から減圧下で行うことが好ましいが、常圧や加
圧下で行うこともできる。減圧下で行う場合は、例えば
５×１０3Ｐａ〜５×１０4Ｐａ程度で行うことができ
る。
【００２２】アニール時間は、アニール温度、水素雰囲
気の全圧や水素分圧等により適宜設定されるが、ランプ
アニールを行う場合は、３０秒から５分程度の水素アニ
ールで十分な形状変化を起こすことが可能である。
気の全圧や水素分圧等により適宜設定されるが、ランプ
アニールを行う場合は、３０秒から５分程度の水素アニ
ールで十分な形状変化を起こすことが可能である。
【００２３】水素アニールの加熱方式としては、ランプ
加熱（ランプアニール）方式や、熱拡散炉による加熱方
式を挙げることができる。本発明の水素アニールはラン
プアニールによることが好ましい。ランプアニールは、
熱拡散炉に比べて、昇温と降温が非常に短時間にできる
ため、アニールプロセスを短時間化できる点で生産性に
優れると同時に不純物プロファイルの熱拡散変化を抑え
ることができる。
加熱（ランプアニール）方式や、熱拡散炉による加熱方
式を挙げることができる。本発明の水素アニールはラン
プアニールによることが好ましい。ランプアニールは、
熱拡散炉に比べて、昇温と降温が非常に短時間にできる
ため、アニールプロセスを短時間化できる点で生産性に
優れると同時に不純物プロファイルの熱拡散変化を抑え
ることができる。
【００２４】上述のようにして水素アニールを行った
後、図１（ｅ）に示すように、ゲート間絶縁膜６とし
て、ＣＶＤ法等によりＯＮＯ膜（シリコン酸化膜／シリ
コン窒化膜／シリコン酸化膜）を形成する。続いて、Ｃ
ＶＤ法により多結晶シリコン層を全面に形成した後、Ｐ
等のＮ型不純物のイオン注入を行い、次いでリソグラフ
ィ技術とドライエッチング技術によりパターニングを行
って制御ゲート７を形成する。
後、図１（ｅ）に示すように、ゲート間絶縁膜６とし
て、ＣＶＤ法等によりＯＮＯ膜（シリコン酸化膜／シリ
コン窒化膜／シリコン酸化膜）を形成する。続いて、Ｃ
ＶＤ法により多結晶シリコン層を全面に形成した後、Ｐ
等のＮ型不純物のイオン注入を行い、次いでリソグラフ
ィ技術とドライエッチング技術によりパターニングを行
って制御ゲート７を形成する。
【００２５】その後、常法により、ソース・ドレインの
形成のための不純物イオン注入を行う。
形成のための不純物イオン注入を行う。
【００２６】以上のようにして作製された不揮発性半導
体装置は、図１（ｄ）、（ｅ）に示すように、浮遊ゲー
ト５の両端の角がなだらかになり、そのゲート表面は平
坦化されるため、浮遊ゲート５とその上に積層された制
御ゲート７との間のリーク電流を低減することができ、
消去バラツキや保持特性を改善することができる。さら
に、このようにリーク電流を低減できるため、ゲート間
絶縁膜６を従来より薄く形成することが可能になり、そ
の結果、消去電圧を下げることができ低電圧化が可能と
なる。また、ゲート間絶縁膜６としてＯＮＯ膜を形成す
る場合、従来は、浮遊ゲート側の酸化膜を厚く形成する
必要があるためにＣＶＤ法により成膜を行っていたが、
本発明によれば薄い酸化膜でよいため比較的簡便な熱酸
化法により形成することができる。
体装置は、図１（ｄ）、（ｅ）に示すように、浮遊ゲー
ト５の両端の角がなだらかになり、そのゲート表面は平
坦化されるため、浮遊ゲート５とその上に積層された制
御ゲート７との間のリーク電流を低減することができ、
消去バラツキや保持特性を改善することができる。さら
に、このようにリーク電流を低減できるため、ゲート間
絶縁膜６を従来より薄く形成することが可能になり、そ
の結果、消去電圧を下げることができ低電圧化が可能と
なる。また、ゲート間絶縁膜６としてＯＮＯ膜を形成す
る場合、従来は、浮遊ゲート側の酸化膜を厚く形成する
必要があるためにＣＶＤ法により成膜を行っていたが、
本発明によれば薄い酸化膜でよいため比較的簡便な熱酸
化法により形成することができる。
【００２７】本発明においては、水素アニールを行うこ
とによって、浮遊ゲート表面で還元反応が生じ、表面付
近の多結晶シリコンのＳｉ−Ｏ結合が切れ、表面マイグ
レーションが起こりやすくなる。その結果、表面自由エ
ネルギーを安定化するために、浮遊ゲート表面は平坦化
され、浮遊ゲート角部はなだらかになると考えられる。
とによって、浮遊ゲート表面で還元反応が生じ、表面付
近の多結晶シリコンのＳｉ−Ｏ結合が切れ、表面マイグ
レーションが起こりやすくなる。その結果、表面自由エ
ネルギーを安定化するために、浮遊ゲート表面は平坦化
され、浮遊ゲート角部はなだらかになると考えられる。
【００２８】図２に、水素アニールを行った場合と行わ
なかった場合の浮遊ゲート/制御ゲート間のリーク電流
を示す。この図からも明らかなように、水素アニールを
行うことにより、リーク電流が低減されることがわか
る。
なかった場合の浮遊ゲート/制御ゲート間のリーク電流
を示す。この図からも明らかなように、水素アニールを
行うことにより、リーク電流が低減されることがわか
る。
【００２９】このリーク電流の測定は、図３に示す構成
を有する半導体装置を用いて行った。図３（ａ）は、制
御ゲート７の長手方向に沿って切断した断面図であり、
図３（ｂ）は、図３（ａ）のＡ−Ａ線断面図である。
を有する半導体装置を用いて行った。図３（ａ）は、制
御ゲート７の長手方向に沿って切断した断面図であり、
図３（ｂ）は、図３（ａ）のＡ−Ａ線断面図である。
【００３０】浮遊ゲート５と制御ゲート７間のリーク電
流の測定のために、制御ゲート側では図３（ａ）に示す
ように層間絶縁膜８上に形成された配線９をコンタクト
９ａにより制御ゲート７と導通させ、浮遊ゲート側では
図３（ｂ）に示すように層間絶縁膜８上に形成された配
線１０をコンタクト１０ａにより浮遊ゲート５と導通さ
せた。
流の測定のために、制御ゲート側では図３（ａ）に示す
ように層間絶縁膜８上に形成された配線９をコンタクト
９ａにより制御ゲート７と導通させ、浮遊ゲート側では
図３（ｂ）に示すように層間絶縁膜８上に形成された配
線１０をコンタクト１０ａにより浮遊ゲート５と導通さ
せた。
【００３１】浮遊ゲート５の厚さは１５０ｎｍとし、そ
の不純物（Ｐ）濃度は３×１０19〜１×１０20／ｃｍ3
とした。制御ゲート７の厚さは１５０ｎｍとし、その不
純物（Ｐ）濃度は５×１０20／ｃｍ3とした。第２絶縁
膜はＯＮＯ膜とし、各層の厚さを順に、６ｎｍ／７ｎｍ
／６ｎｍとした。
の不純物（Ｐ）濃度は３×１０19〜１×１０20／ｃｍ3
とした。制御ゲート７の厚さは１５０ｎｍとし、その不
純物（Ｐ）濃度は５×１０20／ｃｍ3とした。第２絶縁
膜はＯＮＯ膜とし、各層の厚さを順に、６ｎｍ／７ｎｍ
／６ｎｍとした。
【００３２】水素アニールは、ランプアニールにより、
水素１００％雰囲気下、１．３３３２２×１０4Ｐａ
（１００Torr）、１０００℃で１分間行った（昇温時
間：５０℃／秒、降温時間：５０℃／秒）。
水素１００％雰囲気下、１．３３３２２×１０4Ｐａ
（１００Torr）、１０００℃で１分間行った（昇温時
間：５０℃／秒、降温時間：５０℃／秒）。
【００３３】
【発明の効果】以上の説明から明らかなように本発明に
よれば、従来の製造方法で問題であった素子特性のバラ
ツキや低下が抑えられ、また、ゲート間絶縁膜を薄くす
ることができるため、消去電圧を下げることができ低電
圧化が可能となる。
よれば、従来の製造方法で問題であった素子特性のバラ
ツキや低下が抑えられ、また、ゲート間絶縁膜を薄くす
ることができるため、消去電圧を下げることができ低電
圧化が可能となる。
【図１】本発明の製造方法の工程断面図である。
【図２】水素アニールを行った場合と行わなかった場合
の浮遊ゲート/制御ゲート間のリーク電流を示す図であ
る。
の浮遊ゲート/制御ゲート間のリーク電流を示す図であ
る。
【図３】リーク電流を測定するために用いた半導体装置
の説明図である。
の説明図である。
【図４】従来の製造方法の工程断面図である。
１ シリコン基板 ２ 素子分離 ３ トンネル酸化膜 ４ 多結晶シリコン層 ５ 浮遊ゲート ６ ゲート間絶縁膜 ７ 制御ゲート ８ 層間絶縁膜 ９、１０ 配線 ９ａ、１０ａ コンタクト
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F001 AA25 AA43 AA63 AB02 AB09 AF06 AF25 AG21 AG22 AG30 AG31 5F083 EP02 EP27 EP55 ER22 GA05 GA19 GA22 PR18 PR33 ZA20 5F101 BA07 BA28 BA36 BB02 BB17 BF02 BF09 BH02 BH04 BH16 BH17
Claims (5)
- 【請求項１】 半導体基板上に、第１絶縁膜、第１多結
晶シリコン層、第２絶縁膜、第２多結晶シリコン層の順
で積層された構成を有する不揮発性半導体装置の製造方
法であって、 半導体基板上に第１の絶縁膜を形成後、第１の多結晶シ
リコン層を形成する工程と、第１の多結晶シリコン層を
パターニングする工程と、水素雰囲気下で熱処理する工
程と、第２の絶縁膜を形成する工程と、第２の多結晶シ
リコン層を形成する工程と、第２の多結晶シリコン層を
パターニングする工程を有することを特徴とする不揮発
性半導体装置の製造方法。 - 【請求項２】 水素雰囲気下での熱処理を８５０℃以上
で行う請求項１記載のの不揮発性半導体装置の製造方
法。 - 【請求項３】 水素雰囲気下での熱処理をランプアニー
ルにより行う請求項１又は２記載の不揮発性半導体装置
の製造方法。 - 【請求項４】 第２絶縁膜がＯＮＯ膜である請求項１、
２又は３記載の不揮発性半導体装置の製造方法。 - 【請求項５】 フラッシュメモリの製造方法であって、
第１絶縁膜がトンネル絶縁膜を構成し、パターニングさ
れた第１多結晶シリコン層が浮遊ゲートを構成し、第２
絶縁膜がゲート間絶縁膜を構成し、パターニングされた
第２多結晶シリコン層が制御ゲートを構成する請求項１
〜４のいずれか１項に記載の不揮発性半導体装置の製造
方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30906599A JP3391317B2 (ja) | 1999-10-29 | 1999-10-29 | 不揮発性半導体装置の製造方法 |
| US09/698,245 US6387756B1 (en) | 1999-10-29 | 2000-10-30 | Manufacturing method of non-volatile semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30906599A JP3391317B2 (ja) | 1999-10-29 | 1999-10-29 | 不揮発性半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001127178A true JP2001127178A (ja) | 2001-05-11 |
| JP3391317B2 JP3391317B2 (ja) | 2003-03-31 |
Family
ID=17988469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30906599A Expired - Fee Related JP3391317B2 (ja) | 1999-10-29 | 1999-10-29 | 不揮発性半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6387756B1 (ja) |
| JP (1) | JP3391317B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008078393A (ja) * | 2006-09-21 | 2008-04-03 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
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|---|---|---|---|---|
| US6680256B2 (en) * | 2001-05-10 | 2004-01-20 | Macronix International, Co., Ltd. | Process for planarization of flash memory cell |
| KR100396473B1 (ko) * | 2001-05-29 | 2003-09-02 | 삼성전자주식회사 | 플로팅 게이트를 갖는 반도체 메모리 장치 및 그 제조방법 |
| EP1333473A1 (en) * | 2002-01-31 | 2003-08-06 | STMicroelectronics S.r.l. | Interpoly dielectric manufacturing process for non volatile semiconductor memories |
| JP4123961B2 (ja) * | 2002-03-26 | 2008-07-23 | 富士電機デバイステクノロジー株式会社 | 半導体装置の製造方法 |
| US20050106794A1 (en) * | 2002-03-26 | 2005-05-19 | Fuji Electric Holdings Co., Ltd. | Method of manufacturing a semiconductor device |
| JP2004179586A (ja) * | 2002-11-29 | 2004-06-24 | Renesas Technology Corp | フラッシュメモリ装置の製造方法 |
| KR100520846B1 (ko) * | 2004-05-11 | 2005-10-12 | 삼성전자주식회사 | 플로팅 게이트 형성 방법 및 이를 이용한 불휘발성 메모리장치의 제조방법 |
| KR100824535B1 (ko) * | 2006-11-20 | 2008-04-24 | 동부일렉트로닉스 주식회사 | 플래시 메모리 셀 및 그 제조 방법 |
| US20080197402A1 (en) * | 2007-02-16 | 2008-08-21 | Samsung Electronics Co., Ltd. | Methods of Forming Nonvolatile Memory Devices and Memory Devices Formed Thereby |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08330198A (ja) | 1995-05-29 | 1996-12-13 | Toshiba Microelectron Corp | 半導体装置の製造方法 |
| JPH10189579A (ja) * | 1996-12-27 | 1998-07-21 | Toshiba Corp | 半導体装置の製造方法 |
| JPH10284588A (ja) | 1997-04-11 | 1998-10-23 | Toshiba Corp | 半導体装置の製造方法 |
-
1999
- 1999-10-29 JP JP30906599A patent/JP3391317B2/ja not_active Expired - Fee Related
-
2000
- 2000-10-30 US US09/698,245 patent/US6387756B1/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008078393A (ja) * | 2006-09-21 | 2008-04-03 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| US7821056B2 (en) | 2006-09-21 | 2010-10-26 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US6387756B1 (en) | 2002-05-14 |
| JP3391317B2 (ja) | 2003-03-31 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |