JPS60115255A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60115255A JPS60115255A JP22204183A JP22204183A JPS60115255A JP S60115255 A JPS60115255 A JP S60115255A JP 22204183 A JP22204183 A JP 22204183A JP 22204183 A JP22204183 A JP 22204183A JP S60115255 A JPS60115255 A JP S60115255A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置およびその製造方法に係り、特に集
積回路に好適な微細で低容量の抵抗体およびその製造方
法に関する。
積回路に好適な微細で低容量の抵抗体およびその製造方
法に関する。
近年における加工技術の進歩により能動素子であるトラ
ンジスタの占有面積は小さくなり、高速動作も可能にな
った。それに伴ない、集積回路の構成要素として不可欠
な抵抗体も、占有面積や容量の小さなものが望まれてい
る。
ンジスタの占有面積は小さくなり、高速動作も可能にな
った。それに伴ない、集積回路の構成要素として不可欠
な抵抗体も、占有面積や容量の小さなものが望まれてい
る。
第１図に示す抵抗体は従来の低容量抵抗の一例である。
第１図（＆）は平面図を、第１図（ｂ）は、そのＩ −
Ｉ’に沿った断面構造を示す。シリコン基板１、および
シリコン酸化膜２上に形成された多結“晶シリコン層４
によシ抵抗体を構成している。シリコン酸化膜３および
５は多結晶シリコン４の熱酸化によ多形成される。抵抗
体の両端は、酸化膜５を選択エツチングすることによ多
形成されるコンタクト穴７ ａ＃ ７ ｂを通してアル
ミニウム電極６ａ、６ｂと結線される０第１図に示した
抵抗体は、酸化膜２によシ、基板１と分離されているた
め、容量が小さい特長を有してはいるが、次の欠点を持
っている。
Ｉ’に沿った断面構造を示す。シリコン基板１、および
シリコン酸化膜２上に形成された多結“晶シリコン層４
によシ抵抗体を構成している。シリコン酸化膜３および
５は多結晶シリコン４の熱酸化によ多形成される。抵抗
体の両端は、酸化膜５を選択エツチングすることによ多
形成されるコンタクト穴７ ａ＃ ７ ｂを通してアル
ミニウム電極６ａ、６ｂと結線される０第１図に示した
抵抗体は、酸化膜２によシ、基板１と分離されているた
め、容量が小さい特長を有してはいるが、次の欠点を持
っている。
＋１）酸化膜２および３がエツチングされるのを防ぐに
はコンタクト穴７は多結晶シリコン領域４上に形成しな
ければならない。このため、抵抗体の最小幅はコンタク
ト穴の最小加工寸法および、多結晶シリコン領域とのマ
スク合せ余裕によシ決まる。また、コンタクト穴を小さ
く形成すると、接触抵抗が大きくなシ１女定Ｋ一定の抵
抗値を得ることが困難となる。このため、精度良く所望
の抵抗値を持つ抵抗体を形成するＫは、抵抗体の幅を大
きく設計しなければならない。これは回路の高集積化の
さまたげになる。
はコンタクト穴７は多結晶シリコン領域４上に形成しな
ければならない。このため、抵抗体の最小幅はコンタク
ト穴の最小加工寸法および、多結晶シリコン領域とのマ
スク合せ余裕によシ決まる。また、コンタクト穴を小さ
く形成すると、接触抵抗が大きくなシ１女定Ｋ一定の抵
抗値を得ることが困難となる。このため、精度良く所望
の抵抗値を持つ抵抗体を形成するＫは、抵抗体の幅を大
きく設計しなければならない。これは回路の高集積化の
さまたげになる。
本発明の目的は上記従来の問題を解決し、微細な集積回
路用の低容量抵抗体およびその製造方法を提供すること
にある。
路用の低容量抵抗体およびその製造方法を提供すること
にある。
上記目的を達成するため、本発明はＳｉ３Ｎ４を高選択
比でエッチできるエツチング方法によシ、マスク合せ余
裕を不要にし、それによって極めて微細な抵抗体を形成
するものである。
比でエッチできるエツチング方法によシ、マスク合せ余
裕を不要にし、それによって極めて微細な抵抗体を形成
するものである。
第２図に本発明の第一の実施例を示す。本実施例では多
結晶シリコンと金属電極の接続に、シリコンちっ化膜８
の開口部７を通して行なっている。
結晶シリコンと金属電極の接続に、シリコンちっ化膜８
の開口部７を通して行なっている。
抵抗体４の幅は多結晶シリコンを切るマスクで定まり、
抵抗体の長さはシリコンちっ化膜を切るマスクによシ定
められ１両マスク間の正確なマスク合わせを必要としな
い。更に金属電極６と多結晶シリコン４との接触面積が
大きく、接衝抵抗の小さな、精度の良い抵抗体を形成す
ることができる。
抵抗体の長さはシリコンちっ化膜を切るマスクによシ定
められ１両マスク間の正確なマスク合わせを必要としな
い。更に金属電極６と多結晶シリコン４との接触面積が
大きく、接衝抵抗の小さな、精度の良い抵抗体を形成す
ることができる。
以下、本実施例の製造方法について述べる。シリコン基
板１上に、熱酸化によシリコン酸化膜２を形成した後、
多結晶シリコンを表面に蒸着する。
板１上に、熱酸化によシリコン酸化膜２を形成した後、
多結晶シリコンを表面に蒸着する。
パターニングしたフォトレジスト膜をマスクに多結晶シ
リコン層４をエツチングする。その後、フォトレジスト
を除去し、全面にシリコンちつ化膜８を１００ ｎｍを
蒸着する。その後、ベターニングしたフォトレジストを
マスクにして、次に詳細に述べる新しいドライエツチン
グ法によりシリコンちっ化膜を選択エツチングする。
リコン層４をエツチングする。その後、フォトレジスト
を除去し、全面にシリコンちつ化膜８を１００ ｎｍを
蒸着する。その後、ベターニングしたフォトレジストを
マスクにして、次に詳細に述べる新しいドライエツチン
グ法によりシリコンちっ化膜を選択エツチングする。
周知のように、シリコンもしくはその化合物のドライエ
ツチングは、たとえば Ｃ１；’４．ＣＦ４＋０□、Ｎ
Ｆ３．ＳＦ、、Ｃ）ＩＦ３．ＣＦ４＋１（２などを反応
ガスとして用いて行なわれた。
ツチングは、たとえば Ｃ１；’４．ＣＦ４＋０□、Ｎ
Ｆ３．ＳＦ、、Ｃ）ＩＦ３．ＣＦ４＋１（２などを反応
ガスとして用いて行なわれた。
しかし、Ｓｉ、５ｉ０２およびＳ ｉ 、Ｎ ４ のエ
ツチング速度を比較すると、 ＣＦ４．ＣＦ４＋０□。
ツチング速度を比較すると、 ＣＦ４．ＣＦ４＋０□。
ＮＦ３もしくはＳＦ４を用いた場合は、Ｓｉのエツチン
グ速度が最も大きく、Ｓｉ３Ｎ４．Ｓｉｎ、の順で反応
速度は小さくなる。
グ速度が最も大きく、Ｓｉ３Ｎ４．Ｓｉｎ、の順で反応
速度は小さくなる。
また、反応ガスとしてＣＩ（Ｆ３もしくはＣＦ４＋Ｈ２
を用いると、ＳｉにくらべてＳｉＯ□とＳ ｉ３Ｎ４の
エツチング速度が大きくなるが、ＳｉＯ２とＳｉ３Ｎ４
のエツチング速度比は、はぼ２〜３程度にすぎなかっ
た。
を用いると、ＳｉにくらべてＳｉＯ□とＳ ｉ３Ｎ４の
エツチング速度が大きくなるが、ＳｉＯ２とＳｉ３Ｎ４
のエツチング速度比は、はぼ２〜３程度にすぎなかっ
た。
そのため、Ｓ ｉ ３Ｎ ４ を選択的にエッチする際
には、ＣＦ４＋０□やＳＦ４が反応ガスとして用いられ
てきたが、この場合、Ｓｉのエツチング速度が大きいた
め、下地のＳｉがエッチされるのを防止するため、Ｓｉ
３Ｎ４換と下地Ｓｉの間に、８ｉ０２膜を形成しなけれ
ばならず、しかも、ＳｉＯ２とＳｉ３Ｎ４の選択比が小
さいため、上記８ｉ０２ｆｉｌを厚くする必要があった
。
には、ＣＦ４＋０□やＳＦ４が反応ガスとして用いられ
てきたが、この場合、Ｓｉのエツチング速度が大きいた
め、下地のＳｉがエッチされるのを防止するため、Ｓｉ
３Ｎ４換と下地Ｓｉの間に、８ｉ０２膜を形成しなけれ
ばならず、しかも、ＳｉＯ２とＳｉ３Ｎ４の選択比が小
さいため、上記８ｉ０２ｆｉｌを厚くする必要があった
。
すなわち、従来は１．Ｓｉ＋８ｉ０□に対して、高い選
択比をもってＳｉ、Ｎ４膜を選択的にドライエッチする
ことが困難であった０ そこで本発明では、特に反応ガスとして従来のドライエ
ツチングでは用いられていなかったＣ１（２Ｆ２および
もしくはＣ）１３Ｆなど、ｃ、ｕおよびＦを含みＦ対Ｈ
の比が約２以下であるガスを反応ガスとして用い、Ｓｉ
３Ｎ４の高選択ドライエ、チングを行なった。たとえば
一般に平行平板屋几Ｉ Ｅ （Ｒｅａｃｔｉｖｅ Ｉｏ
ｎ Ｅｔｃｈｉｎｇ）と呼ばれる装置を用い、真空容器
内の高周波電極上に石英板を介して半導体基板を設置し
、真空容器内を１×１Ｏ−３Ｔｏｒｒ以下に排気した後
ＣＨ２Ｆ２ ガスを導入して圧力を０．０３Ｔｏｒｒ
に保持した。しかる後周波数１３．５６ＭＨｚの高周波
電力を高周波電極に印加し、プラズマを発生させ、８１
３Ｎ４をエツチングした。このとき高周波電力は約５０
０Ｗに保持したが、Ｓｉ３Ｎ４とＳｉＯ２のエツチング
速度比は約２０、Ｓｉ３Ｎ４とＳｉまたはｐｏｌｙ Ｓ
ｉとのエツチング送度比は約２５とＳｉ３Ｎ４だけが高
選択でエツチングできた。またＳｉ３Ｎ４のエツチング
速度は約：３０ｎｍ／分であり１本実施例では約５分間
エツチングしたが、５ｉｎ２やｐｏｌｙｓｉはほとんど
エツチングされることがなかった。この後、アルミニウ
ムを蒸着し、パターニングしたフォトレジストをマスク
に選択エツチングすることによシ第２図に示した構造が
得られる。
択比をもってＳｉ、Ｎ４膜を選択的にドライエッチする
ことが困難であった０ そこで本発明では、特に反応ガスとして従来のドライエ
ツチングでは用いられていなかったＣ１（２Ｆ２および
もしくはＣ）１３Ｆなど、ｃ、ｕおよびＦを含みＦ対Ｈ
の比が約２以下であるガスを反応ガスとして用い、Ｓｉ
３Ｎ４の高選択ドライエ、チングを行なった。たとえば
一般に平行平板屋几Ｉ Ｅ （Ｒｅａｃｔｉｖｅ Ｉｏ
ｎ Ｅｔｃｈｉｎｇ）と呼ばれる装置を用い、真空容器
内の高周波電極上に石英板を介して半導体基板を設置し
、真空容器内を１×１Ｏ−３Ｔｏｒｒ以下に排気した後
ＣＨ２Ｆ２ ガスを導入して圧力を０．０３Ｔｏｒｒ
に保持した。しかる後周波数１３．５６ＭＨｚの高周波
電力を高周波電極に印加し、プラズマを発生させ、８１
３Ｎ４をエツチングした。このとき高周波電力は約５０
０Ｗに保持したが、Ｓｉ３Ｎ４とＳｉＯ２のエツチング
速度比は約２０、Ｓｉ３Ｎ４とＳｉまたはｐｏｌｙ Ｓ
ｉとのエツチング送度比は約２５とＳｉ３Ｎ４だけが高
選択でエツチングできた。またＳｉ３Ｎ４のエツチング
速度は約：３０ｎｍ／分であり１本実施例では約５分間
エツチングしたが、５ｉｎ２やｐｏｌｙｓｉはほとんど
エツチングされることがなかった。この後、アルミニウ
ムを蒸着し、パターニングしたフォトレジストをマスク
に選択エツチングすることによシ第２図に示した構造が
得られる。
第３図は本発明の第２の実施例である。本実施例では多
結晶シリコンの選択酸化によりシリコン酸化膜３を形成
した。上記酸化膜３とシリコンちっ化膜８によシミ極接
続コンタクト穴を構成している。本実施例は第２図に示
した抵抗体に比べ平坦な表面を有し、多層配線を行なっ
た場合、断線のおこシにくい構造となっでいる。＠４図
は第３図に示した構造を得る製造工程を示したものであ
る。シリコン基板１の表面を熱酸化しシリコン酸化膜２
を形成する。その後、全面に多結晶シリコン４およびシ
リコンちっ化膜８およびフォトレジスト９を形成し、パ
ターニングして、第４図ｔａ）に示した構造を得る。フ
ォトレジスト９をマスクに上述のエツチング法によシシ
リコンちっ化膜８を選択エツチングし、フォトレジスト
を除去する。
結晶シリコンの選択酸化によりシリコン酸化膜３を形成
した。上記酸化膜３とシリコンちっ化膜８によシミ極接
続コンタクト穴を構成している。本実施例は第２図に示
した抵抗体に比べ平坦な表面を有し、多層配線を行なっ
た場合、断線のおこシにくい構造となっでいる。＠４図
は第３図に示した構造を得る製造工程を示したものであ
る。シリコン基板１の表面を熱酸化しシリコン酸化膜２
を形成する。その後、全面に多結晶シリコン４およびシ
リコンちっ化膜８およびフォトレジスト９を形成し、パ
ターニングして、第４図ｔａ）に示した構造を得る。フ
ォトレジスト９をマスクに上述のエツチング法によシシ
リコンちっ化膜８を選択エツチングし、フォトレジスト
を除去する。
その後、シリコンちっ化膜８をマスクに、シリコン酸化
膜３を熱酸化によシ形成し、第４図（ｂ）に示した構造
を得る。全面にフォトレジス）１０を塗布し、パターニ
ングし、第４図（Ｃ）に示した構造を得る。フォトレジ
スト１（ｌマスクに上述のエツチング法を用いで、シリ
コンちっ化膜を選択エツチングし、フォトレジストを除
去する。その後、−アルミニウムを蒸着し、）くターニ
ングして、図３の構造を得る。
膜３を熱酸化によシ形成し、第４図（ｂ）に示した構造
を得る。全面にフォトレジス）１０を塗布し、パターニ
ングし、第４図（Ｃ）に示した構造を得る。フォトレジ
スト１（ｌマスクに上述のエツチング法を用いで、シリ
コンちっ化膜を選択エツチングし、フォトレジストを除
去する。その後、−アルミニウムを蒸着し、）くターニ
ングして、図３の構造を得る。
上記説明から明らかなように１本発明によれば、マスク
合わせ余裕を必要とせず、微細な抵抗体を形成すること
ができる。
合わせ余裕を必要とせず、微細な抵抗体を形成すること
ができる。
たとえば、従来はマスク合わせ０．５μｍ、コンタクト
穴２μｍ の加工技術を用いて、最小幅３μｍの抵抗し
か形成できなかったのに対し、約半分の１．５μｍ幅の
抵抗体も精度良く形成することが可能となった０更に従
来の製造法に比ベニ程が簡略されるので、この点も、実
用上極めて有利である。
穴２μｍ の加工技術を用いて、最小幅３μｍの抵抗し
か形成できなかったのに対し、約半分の１．５μｍ幅の
抵抗体も精度良く形成することが可能となった０更に従
来の製造法に比ベニ程が簡略されるので、この点も、実
用上極めて有利である。
、＠１図は従来の低容量抵抗体を示す図、第２図は本発
明の第１の実施例を示す図、第３図は本発明の他の実施
例を示す図、第４図は本発明の実施例を示す工程図であ
る０ １−基体、２．３．５−シリコン酸化膜、４−多結晶シ
リコン、６−金属、７−コンタクト穴、８−シリコン窒
化膜、９．１０−７ォトレジスト烏１剖 （α） （ｂ） 扁 ２ 図 （ｅ） 廣 ３ ）図 （４，） （６） 潴 ４＠ （（Ｚ） （６）
明の第１の実施例を示す図、第３図は本発明の他の実施
例を示す図、第４図は本発明の実施例を示す工程図であ
る０ １−基体、２．３．５−シリコン酸化膜、４−多結晶シ
リコン、６−金属、７−コンタクト穴、８−シリコン窒
化膜、９．１０−７ォトレジスト烏１剖 （α） （ｂ） 扁 ２ 図 （ｅ） 廣 ３ ）図 （４，） （６） 潴 ４＠ （（Ｚ） （６）
Claims (1)
- 【特許請求の範囲】 １、多結晶シリコンからなる抵抗体と、該抵抗体上に形
成されたチ、ｙ化シリプン膜と、該チ、化シリコン膜の
開孔部を介して上記抵抗体と電気的に接続された電極を
有することを特徴とする半導体装置。 ２、半導体基板の主表面上に、酸化シリコン膜多結晶シ
リコン膜およびチッ化シリコン膜を積層して形成する工
程と、上記チ、化シリコン膜を所望の形状にエッチする
工程と、上記多結晶シリコ：ン膜の露出された部分を酸
化する工程と、上記チッ化シリコン膜の所望部分をエッ
チして除き、上記多結晶シリコン膜の露出された部分に
電極を接続する工程を含むことを特徴とする半導体装置
の製造方法。 ３、上記チッ化シリコン膜のエッチは、Ｃ１ＨおよびＦ
を含み、Ｆ対Ｈの比が約２以下であるガスを反応ガスと
するドライエツチングによって行なわれる特許請求の範
囲第２項記載の半導体装置の製造方法。 ４、上記ガスはＣＨ３ＦおよびまたはＣＩ（、Ｆ２であ
る特許請求の範囲第３項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22204183A JPS60115255A (ja) | 1983-11-28 | 1983-11-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22204183A JPS60115255A (ja) | 1983-11-28 | 1983-11-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60115255A true JPS60115255A (ja) | 1985-06-21 |
| JPH0558263B2 JPH0558263B2 (ja) | 1993-08-26 |
Family
ID=16776155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22204183A Granted JPS60115255A (ja) | 1983-11-28 | 1983-11-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60115255A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6284545A (ja) * | 1985-10-07 | 1987-04-18 | Nec Corp | 半導体装置 |
| US8953986B2 (en) | 2010-04-27 | 2015-02-10 | Ricoh Company, Limited | Powder container, powder conveying apparatus, and image forming apparatus |
| US9665040B2 (en) | 2011-07-14 | 2017-05-30 | Canon Kabushiki Kaisha | Developer accommodating unit, process cartridge and electrophotographic image forming apparatus |
-
1983
- 1983-11-28 JP JP22204183A patent/JPS60115255A/ja active Granted
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6284545A (ja) * | 1985-10-07 | 1987-04-18 | Nec Corp | 半導体装置 |
| US8953986B2 (en) | 2010-04-27 | 2015-02-10 | Ricoh Company, Limited | Powder container, powder conveying apparatus, and image forming apparatus |
| US9665040B2 (en) | 2011-07-14 | 2017-05-30 | Canon Kabushiki Kaisha | Developer accommodating unit, process cartridge and electrophotographic image forming apparatus |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0558263B2 (ja) | 1993-08-26 |
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