JPS60115255A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS60115255A
JPS60115255A JP22204183A JP22204183A JPS60115255A JP S60115255 A JPS60115255 A JP S60115255A JP 22204183 A JP22204183 A JP 22204183A JP 22204183 A JP22204183 A JP 22204183A JP S60115255 A JPS60115255 A JP S60115255A
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nitride film
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和郎 中里
Toru Nakamura
徹 中村
Yoshifumi Kawamoto
川本 佳史
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    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体装置およびその製造方法に係り、特に集
積回路に好適な微細で低容量の抵抗体およびその製造方
法に関する。
〔発明の背景〕
近年における加工技術の進歩により能動素子であるトラ
ンジスタの占有面積は小さくなり、高速動作も可能にな
った。それに伴ない、集積回路の構成要素として不可欠
な抵抗体も、占有面積や容量の小さなものが望まれてい
る。
第1図に示す抵抗体は従来の低容量抵抗の一例である。
第1図(&)は平面図を、第1図(b)は、そのI −
I’に沿った断面構造を示す。シリコン基板1、および
シリコン酸化膜2上に形成された多結“晶シリコン層4
によシ抵抗体を構成している。シリコン酸化膜3および
5は多結晶シリコン4の熱酸化によ多形成される。抵抗
体の両端は、酸化膜5を選択エツチングすることによ多
形成されるコンタクト穴7 a# 7 bを通してアル
ミニウム電極6a、6bと結線される0第1図に示した
抵抗体は、酸化膜2によシ、基板1と分離されているた
め、容量が小さい特長を有してはいるが、次の欠点を持
っている。
+1)酸化膜2および3がエツチングされるのを防ぐに
はコンタクト穴7は多結晶シリコン領域4上に形成しな
ければならない。このため、抵抗体の最小幅はコンタク
ト穴の最小加工寸法および、多結晶シリコン領域とのマ
スク合せ余裕によシ決まる。また、コンタクト穴を小さ
く形成すると、接触抵抗が大きくなシ1女定K一定の抵
抗値を得ることが困難となる。このため、精度良く所望
の抵抗値を持つ抵抗体を形成するKは、抵抗体の幅を大
きく設計しなければならない。これは回路の高集積化の
さまたげになる。
〔発明の目的〕
本発明の目的は上記従来の問題を解決し、微細な集積回
路用の低容量抵抗体およびその製造方法を提供すること
にある。
〔発明の概要〕
上記目的を達成するため、本発明はSi3N4を高選択
比でエッチできるエツチング方法によシ、マスク合せ余
裕を不要にし、それによって極めて微細な抵抗体を形成
するものである。
〔発明の実施例〕
第2図に本発明の第一の実施例を示す。本実施例では多
結晶シリコンと金属電極の接続に、シリコンちっ化膜8
の開口部7を通して行なっている。
抵抗体4の幅は多結晶シリコンを切るマスクで定まり、
抵抗体の長さはシリコンちっ化膜を切るマスクによシ定
められ1両マスク間の正確なマスク合わせを必要としな
い。更に金属電極6と多結晶シリコン4との接触面積が
大きく、接衝抵抗の小さな、精度の良い抵抗体を形成す
ることができる。
以下、本実施例の製造方法について述べる。シリコン基
板1上に、熱酸化によシリコン酸化膜2を形成した後、
多結晶シリコンを表面に蒸着する。
パターニングしたフォトレジスト膜をマスクに多結晶シ
リコン層4をエツチングする。その後、フォトレジスト
を除去し、全面にシリコンちつ化膜8を100 nmを
蒸着する。その後、ベターニングしたフォトレジストを
マスクにして、次に詳細に述べる新しいドライエツチン
グ法によりシリコンちっ化膜を選択エツチングする。
周知のように、シリコンもしくはその化合物のドライエ
ツチングは、たとえば C1;’4.CF4+0□、N
F3.SF、、C)IF3.CF4+1(2などを反応
ガスとして用いて行なわれた。
しかし、Si、5i02およびS i 、N 4 のエ
ツチング速度を比較すると、 CF4.CF4+0□。
NF3もしくはSF4を用いた場合は、Siのエツチン
グ速度が最も大きく、Si3N4.Sin、の順で反応
速度は小さくなる。
また、反応ガスとしてCI(F3もしくはCF4+H2
を用いると、SiにくらべてSiO□とS i3N4の
エツチング速度が大きくなるが、SiO2とSi3N4
 のエツチング速度比は、はぼ2〜3程度にすぎなかっ
た。
そのため、S i 3N 4 を選択的にエッチする際
には、CF4+0□やSF4が反応ガスとして用いられ
てきたが、この場合、Siのエツチング速度が大きいた
め、下地のSiがエッチされるのを防止するため、Si
3N4換と下地Siの間に、8i02膜を形成しなけれ
ばならず、しかも、SiO2とSi3N4の選択比が小
さいため、上記8i02filを厚くする必要があった
すなわち、従来は1.Si+8i0□に対して、高い選
択比をもってSi、N4膜を選択的にドライエッチする
ことが困難であった0 そこで本発明では、特に反応ガスとして従来のドライエ
ツチングでは用いられていなかったC1(2F2および
もしくはC)13Fなど、c、uおよびFを含みF対H
の比が約2以下であるガスを反応ガスとして用い、Si
3N4の高選択ドライエ、チングを行なった。たとえば
一般に平行平板屋几I E (Reactive Io
n Etching)と呼ばれる装置を用い、真空容器
内の高周波電極上に石英板を介して半導体基板を設置し
、真空容器内を1×1O−3Torr以下に排気した後
CH2F2 ガスを導入して圧力を0.03Torr 
に保持した。しかる後周波数13.56MHzの高周波
電力を高周波電極に印加し、プラズマを発生させ、81
3N4をエツチングした。このとき高周波電力は約50
0Wに保持したが、Si3N4とSiO2のエツチング
速度比は約20、Si3N4とSiまたはpoly S
iとのエツチング送度比は約25とSi3N4だけが高
選択でエツチングできた。またSi3N4のエツチング
速度は約:30nm/分であり1本実施例では約5分間
エツチングしたが、5in2やpolysiはほとんど
エツチングされることがなかった。この後、アルミニウ
ムを蒸着し、パターニングしたフォトレジストをマスク
に選択エツチングすることによシ第2図に示した構造が
得られる。
第3図は本発明の第2の実施例である。本実施例では多
結晶シリコンの選択酸化によりシリコン酸化膜3を形成
した。上記酸化膜3とシリコンちっ化膜8によシミ極接
続コンタクト穴を構成している。本実施例は第2図に示
した抵抗体に比べ平坦な表面を有し、多層配線を行なっ
た場合、断線のおこシにくい構造となっでいる。@4図
は第3図に示した構造を得る製造工程を示したものであ
る。シリコン基板1の表面を熱酸化しシリコン酸化膜2
を形成する。その後、全面に多結晶シリコン4およびシ
リコンちっ化膜8およびフォトレジスト9を形成し、パ
ターニングして、第4図ta)に示した構造を得る。フ
ォトレジスト9をマスクに上述のエツチング法によシシ
リコンちっ化膜8を選択エツチングし、フォトレジスト
を除去する。
その後、シリコンちっ化膜8をマスクに、シリコン酸化
膜3を熱酸化によシ形成し、第4図(b)に示した構造
を得る。全面にフォトレジス)10を塗布し、パターニ
ングし、第4図(C)に示した構造を得る。フォトレジ
スト1(lマスクに上述のエツチング法を用いで、シリ
コンちっ化膜を選択エツチングし、フォトレジストを除
去する。その後、−アルミニウムを蒸着し、)くターニ
ングして、図3の構造を得る。
〔発明の効果〕
上記説明から明らかなように1本発明によれば、マスク
合わせ余裕を必要とせず、微細な抵抗体を形成すること
ができる。
たとえば、従来はマスク合わせ0.5μm、コンタクト
穴2μm の加工技術を用いて、最小幅3μmの抵抗し
か形成できなかったのに対し、約半分の1.5μm幅の
抵抗体も精度良く形成することが可能となった0更に従
来の製造法に比ベニ程が簡略されるので、この点も、実
用上極めて有利である。
【図面の簡単な説明】
、@1図は従来の低容量抵抗体を示す図、第2図は本発
明の第1の実施例を示す図、第3図は本発明の他の実施
例を示す図、第4図は本発明の実施例を示す工程図であ
る0 1−基体、2.3.5−シリコン酸化膜、4−多結晶シ
リコン、6−金属、7−コンタクト穴、8−シリコン窒
化膜、9.10−7ォトレジスト烏1剖 (α) (b) 扁 2 図 (e) 廣 3 )図 (4,) (6) 潴 4@ ((Z) (6)

Claims (1)

  1. 【特許請求の範囲】 1、多結晶シリコンからなる抵抗体と、該抵抗体上に形
    成されたチ、y化シリプン膜と、該チ、化シリコン膜の
    開孔部を介して上記抵抗体と電気的に接続された電極を
    有することを特徴とする半導体装置。 2、半導体基板の主表面上に、酸化シリコン膜多結晶シ
    リコン膜およびチッ化シリコン膜を積層して形成する工
    程と、上記チ、化シリコン膜を所望の形状にエッチする
    工程と、上記多結晶シリコ:ン膜の露出された部分を酸
    化する工程と、上記チッ化シリコン膜の所望部分をエッ
    チして除き、上記多結晶シリコン膜の露出された部分に
    電極を接続する工程を含むことを特徴とする半導体装置
    の製造方法。 3、上記チッ化シリコン膜のエッチは、C1HおよびF
    を含み、F対Hの比が約2以下であるガスを反応ガスと
    するドライエツチングによって行なわれる特許請求の範
    囲第2項記載の半導体装置の製造方法。 4、上記ガスはCH3FおよびまたはCI(、F2であ
    る特許請求の範囲第3項記載の半導体装置の製造方法。
JP22204183A 1983-11-28 1983-11-28 半導体装置の製造方法 Granted JPS60115255A (ja)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6284545A (ja) * 1985-10-07 1987-04-18 Nec Corp 半導体装置
US8953986B2 (en) 2010-04-27 2015-02-10 Ricoh Company, Limited Powder container, powder conveying apparatus, and image forming apparatus
US9665040B2 (en) 2011-07-14 2017-05-30 Canon Kabushiki Kaisha Developer accommodating unit, process cartridge and electrophotographic image forming apparatus

Cited By (6)

* Cited by examiner, † Cited by third party
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JPS6284545A (ja) * 1985-10-07 1987-04-18 Nec Corp 半導体装置
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US9665040B2 (en) 2011-07-14 2017-05-30 Canon Kabushiki Kaisha Developer accommodating unit, process cartridge and electrophotographic image forming apparatus
US9885978B2 (en) 2011-07-14 2018-02-06 Canon Kabushiki Kaisha Developer accommodating unit, process cartridge and electrophotographic image forming apparatus
US10175609B2 (en) 2011-07-14 2019-01-08 Canon Kabushiki Kaisha Developer accommodating unit, process cartridge and electrophotographic image forming apparatus
US10620567B2 (en) 2011-07-14 2020-04-14 Canon Kabushiki Kaisha Developer accommodating unit, process cartridge and electrophotographic image forming apparatus

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JPH0558263B2 (ja) 1993-08-26

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