JPS6286712A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS6286712A JPS6286712A JP22717185A JP22717185A JPS6286712A JP S6286712 A JPS6286712 A JP S6286712A JP 22717185 A JP22717185 A JP 22717185A JP 22717185 A JP22717185 A JP 22717185A JP S6286712 A JPS6286712 A JP S6286712A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置、特に、半導体基板表面の段差部
に形盛される不純物拡散層を有する半導体装置とその製
造方法に関するものでるる。
に形盛される不純物拡散層を有する半導体装置とその製
造方法に関するものでるる。
従来この種の装置として第３図に示すＬうなものがめる
。これは、浮遊ゲートｔ−有する紫外線消去形不揮発性
ＭＯＳメそり一装置の例で、同図（ａ）は平面図、同図
（ｂ）ｉｆそのＡ−Ａ断面図、同図（Ｃ）は同じ（Ｂ−
Ｂ断面図でるる。図において、１は例えばＰ形のシリコ
ン基板、２は各素子を分離する目的で形成された比較的
厚い酸化シリコン膜（以下フィールド酸化膜と記述する
〕、３はシリコン基板１を熱酸化して得られる比較的薄
い酸化シリコ４１．以下第１ゲート酸化属と記述する〕
、４は浮遊ゲートとなる第１多結晶シリコン膜、５は２
＃の多結晶シリコン膜間の絶縁膜となる比較的薄い酸化
シリコン膜（以下第２ゲート酸化膜と記述する）、６は
制御ゲートとなる第２多結晶シリコン１７１：ｍソース
・ドレインとなるシリコン基板１と反対導電形の不純物
拡散層、８ｔＩ′ｉ層間絶縁膜となるリンを含んだ酸化
シリコン膜、９はこのリンを含んだ酸化シリコン膜８に
極部的に開孔され友コンタクトホール、１０ａ、１０ｂ
ｆ３アルミニウム配線でるる。
。これは、浮遊ゲートｔ−有する紫外線消去形不揮発性
ＭＯＳメそり一装置の例で、同図（ａ）は平面図、同図
（ｂ）ｉｆそのＡ−Ａ断面図、同図（Ｃ）は同じ（Ｂ−
Ｂ断面図でるる。図において、１は例えばＰ形のシリコ
ン基板、２は各素子を分離する目的で形成された比較的
厚い酸化シリコン膜（以下フィールド酸化膜と記述する
〕、３はシリコン基板１を熱酸化して得られる比較的薄
い酸化シリコ４１．以下第１ゲート酸化属と記述する〕
、４は浮遊ゲートとなる第１多結晶シリコン膜、５は２
＃の多結晶シリコン膜間の絶縁膜となる比較的薄い酸化
シリコン膜（以下第２ゲート酸化膜と記述する）、６は
制御ゲートとなる第２多結晶シリコン１７１：ｍソース
・ドレインとなるシリコン基板１と反対導電形の不純物
拡散層、８ｔＩ′ｉ層間絶縁膜となるリンを含んだ酸化
シリコン膜、９はこのリンを含んだ酸化シリコン膜８に
極部的に開孔され友コンタクトホール、１０ａ、１０ｂ
ｆ３アルミニウム配線でるる。
この工うな装ａは、第４図お工び第５図に示す工うに製
造される。第４図は第３図のＣ−Ｃ断面、第５図は同じ
＜Ｂ−Ｂ断面に相当する図でるる。
造される。第４図は第３図のＣ−Ｃ断面、第５図は同じ
＜Ｂ−Ｂ断面に相当する図でるる。
まず、シリコン基板１の一主表面上にフィールド酸化膜
２、第１ゲート酸化膜３お工び第１多結晶シリコン膜４
を順次形成した後、浮遊ゲートの長さを決めるように、
第１多結晶シリコン膜４をエツチングする（第４図（ａ
）、第５図（ａ））。この時、第３図（ａ）に斜１ｓを
付して示し次領域１１は、第１ゲート酸化膜３が露出す
る。次に、第２ゲート酸化膜５を生成する。この時、第
３図（ａ）に示した前記斜線領域１１に生成される酸化
膜１２は、第１ゲート酸化膜３と第２ゲート酸化膜５と
を積みたし念ものとな９、膜厚は７００Ａ程度でろる。
２、第１ゲート酸化膜３お工び第１多結晶シリコン膜４
を順次形成した後、浮遊ゲートの長さを決めるように、
第１多結晶シリコン膜４をエツチングする（第４図（ａ
）、第５図（ａ））。この時、第３図（ａ）に斜１ｓを
付して示し次領域１１は、第１ゲート酸化膜３が露出す
る。次に、第２ゲート酸化膜５を生成する。この時、第
３図（ａ）に示した前記斜線領域１１に生成される酸化
膜１２は、第１ゲート酸化膜３と第２ゲート酸化膜５と
を積みたし念ものとな９、膜厚は７００Ａ程度でろる。
その上に、制御ゲートとなる第２ゲート多結晶シリコン
膜６を生成する（第４図（ｂ）、第５図（ｂ）〕。次に
、ソースドレイン間隔を決めるように、レジスト１３を
マスクとして順次第２多結晶シリコン膜６、第２ゲート
酸化膜５をエツチングする（第４図（Ｃ）。
膜６を生成する（第４図（ｂ）、第５図（ｂ）〕。次に
、ソースドレイン間隔を決めるように、レジスト１３を
マスクとして順次第２多結晶シリコン膜６、第２ゲート
酸化膜５をエツチングする（第４図（Ｃ）。
第５図（Ｃ））。このとき、酸化膜残孕発生させないよ
うに通常膜厚の１．５〜２．０倍エツチングを行なう。
うに通常膜厚の１．５〜２．０倍エツチングを行なう。
このため、第３図（ａ）の斜線領域１１に生成されてい
た酸化膜１２％、第２ゲート酸化膜５をエツチングする
際、はぼ完全に除去され、シリコン基板１が露出する。
た酸化膜１２％、第２ゲート酸化膜５をエツチングする
際、はぼ完全に除去され、シリコン基板１が露出する。
次に同じレジスト１３をマスクとして、第１多結晶シリ
コン膜４をエツチングする。この際、第３図（ａ）の斜
線領域１１−では、シリコン基板１がエツチングされる
。第１多結晶シリコン膜４お工び第２多結晶シリコン膜
６のエツチングは、通常６７ツ化イオウとフレオンノ１
４との混合ガスによる異方性エッチによって行なわれる
が、この場合第１多結晶シリコン膜４とシリコン基板１
とのエッチレート比はほぼｌ：１でるるため、第１多結
晶シリコン膜４をエツチングする際オーバーエッチも含
めると、シリコン基板１のエツチングされる量は第１多
結晶シリコン膜４の膜厚の約１．５倍となる。次に、第
１ゲート酸化膜３お工びレジスト１３全除去した後、ソ
ース・ドレインとなる不純物拡散層１′ｌｔ形成する目
的で、イオン注入技術を用いてヒ素を注入する（第４図
（ｄ）、第５図（ｄ））。その後、熱処理によりヒ素を
拡散させる（第４図（ｅ）、第５図（ｅ））。
コン膜４をエツチングする。この際、第３図（ａ）の斜
線領域１１−では、シリコン基板１がエツチングされる
。第１多結晶シリコン膜４お工び第２多結晶シリコン膜
６のエツチングは、通常６７ツ化イオウとフレオンノ１
４との混合ガスによる異方性エッチによって行なわれる
が、この場合第１多結晶シリコン膜４とシリコン基板１
とのエッチレート比はほぼｌ：１でるるため、第１多結
晶シリコン膜４をエツチングする際オーバーエッチも含
めると、シリコン基板１のエツチングされる量は第１多
結晶シリコン膜４の膜厚の約１．５倍となる。次に、第
１ゲート酸化膜３お工びレジスト１３全除去した後、ソ
ース・ドレインとなる不純物拡散層１′ｌｔ形成する目
的で、イオン注入技術を用いてヒ素を注入する（第４図
（ｄ）、第５図（ｄ））。その後、熱処理によりヒ素を
拡散させる（第４図（ｅ）、第５図（ｅ））。
上記の工うな製造方法による場合、ソースドレイン拡散
層Ｔの形成に際し、イオン注入技術に工ってはイオンが
ほば厘線的に進むｋめ、第３図（ａ）の斜線領域１１の
シリコン基板１がエツチングされてできた段差の側面１
４の少なくとも一方には、はとんど砒素が注入されない
。したがってその後の熱処理により砒素が拡散しても、
通常上記拡散層７の深さは０，４Ｍ〜０．５μ程度以下
でるるため、前記シリコン基板１０段差の側面１４では
不純物拡散層Ｔが形成されにくく、場合によっては不純
物拡散層７が不連続となるかどの欠点がめった。
層Ｔの形成に際し、イオン注入技術に工ってはイオンが
ほば厘線的に進むｋめ、第３図（ａ）の斜線領域１１の
シリコン基板１がエツチングされてできた段差の側面１
４の少なくとも一方には、はとんど砒素が注入されない
。したがってその後の熱処理により砒素が拡散しても、
通常上記拡散層７の深さは０，４Ｍ〜０．５μ程度以下
でるるため、前記シリコン基板１０段差の側面１４では
不純物拡散層Ｔが形成されにくく、場合によっては不純
物拡散層７が不連続となるかどの欠点がめった。
この発明は、上記の工うな従来のものの欠点を除去する
ためになされたもので、基板の段差部側面においても不
純物拡散層のシート抵抗の低い半導体装置およびその製
造方法を得ることを目的としている。
ためになされたもので、基板の段差部側面においても不
純物拡散層のシート抵抗の低い半導体装置およびその製
造方法を得ることを目的としている。
［問題点を解決するための手段Ｊ
この発明に係る半導体装ｔは、半導体基板段差部の土部
領域に対し、下部領域の不純物濃度を高くし友ものでる
る。
領域に対し、下部領域の不純物濃度を高くし友ものでる
る。
また、この発明に係る半導体装置の製造方法は、半導体
基板にエツチングにより段差部を形成する際に用い友マ
スク材層をマスクとして、熱拡散に、Ｃり上記段差部に
不純物を導入し、その後マスク材層を除去して再度不純
物を導入するものでろる。
基板にエツチングにより段差部を形成する際に用い友マ
スク材層をマスクとして、熱拡散に、Ｃり上記段差部に
不純物を導入し、その後マスク材層を除去して再度不純
物を導入するものでろる。
熱拡散にエフ、段差部底面領域お工ひ側面領域に不純物
が導入され、その後重ねでの導入により上部の不純物袋
度に比較して下部では高い不純物濃度となる。
が導入され、その後重ねでの導入により上部の不純物袋
度に比較して下部では高い不純物濃度となる。
以下この発明の一実施例全第１図および第２図を用いて
、また途中までは第４図および第５図に示したものと同
様の技術が使用できるため第４図（ａ）〜（ｃ）お工び
第５図（ａ）〜（ｃ）を用いて説明する。なお、第１図
は第４図と同様に第１図のＣ−Ｃ断面図、第２図は第５
図と同様に第１図のＢ−ＢＩＩＩｒ面図に相当する。
、また途中までは第４図および第５図に示したものと同
様の技術が使用できるため第４図（ａ）〜（ｃ）お工び
第５図（ａ）〜（ｃ）を用いて説明する。なお、第１図
は第４図と同様に第１図のＣ−Ｃ断面図、第２図は第５
図と同様に第１図のＢ−ＢＩＩＩｒ面図に相当する。
まず、従来技術と同様に、Ｐ形のシリコン基板１の一生
表面上に膜厚ｌμ程度のフィールド酸化膜２おＬび膜厚
５００Ａ程度の第１ゲート酸化膜３を形成する。次に、
浮遊ゲートとなる第１多結晶シリコン膜４ ’ｋ ＣＶ
Ｄ技術にエフ約４００ＯＡ生成した俊、第４図（ａ）に
示した工うに、浮遊ゲートの長さを決めるべく第１多結
晶シリコン膜４をエツチングする０この時、前述したよ
うに第３図（ａ）に示した斜線領域１１には第１ゲート
酸化膜３が露出する。次に、第４図（ｂ）および第５図
（ｂ）に示した工うに、第２ゲート酸化膜５を第１多結
晶シリコン膜４上で５００Ａ程度の膜厚となるＬうに生
成する。この時、第３図（ａ）に示し几斜線領域１１に
生成される酸化膜１２は、第１ゲート酸化膜３と第２ゲ
ート酸化膜５との積みたし酸化となり、膜厚は約７０Ｏ
Ａでるる。その上に制御ゲートとなる第２ゲート多結晶
シリコン膜６を約４０００Ｘ生成する。次に、浮遊ゲー
ト不揮発性Ｍｏｓトランジスタのソースドレイン間隔を
決める工うに、レジスト１３をマスクとして順次、第２
多結晶シリコン膜６、第２ゲート酸化膜５をエツチング
する。前述し友ように、この第２ゲート酸化膜５の膜厚
は第１多結晶シリコン膜４上で約５００Ｘでろるが、酸
化膜残を発生させない次め通常膜厚の１．５〜２．０倍
エツチングを行なう結果、第３図（ａ）の領域１１に生
成されてい皮酸化膜１２もほぼ完全に除去されてシリコ
ン基板１が露出する。次に同じレジスト１３をマスクに
、第１多結晶シリコン膜４をエツチングする。この際、
前述したように第３図（ａ）の領域１１Ｆｉ、シリコン
基板１自体がエツチングされる。Ｍｌ多結晶シリコン膜
４および第２多結晶シリコン膜６のエツチングは、前述
したように６フツ化イオウと、フレオンノ１４との混合
ガスによる異方性エッチにＬり行ない、オーバーエッチ
も含めると、シリコン基板１のエツチングされる量は、
第１多結晶シリコン膜４の膜厚の約１．５倍の６０００
Ａ程度となる。その後、レジスト１３を除去する（第１
図（ａ）、第２図（ａ））。
表面上に膜厚ｌμ程度のフィールド酸化膜２おＬび膜厚
５００Ａ程度の第１ゲート酸化膜３を形成する。次に、
浮遊ゲートとなる第１多結晶シリコン膜４ ’ｋ ＣＶ
Ｄ技術にエフ約４００ＯＡ生成した俊、第４図（ａ）に
示した工うに、浮遊ゲートの長さを決めるべく第１多結
晶シリコン膜４をエツチングする０この時、前述したよ
うに第３図（ａ）に示した斜線領域１１には第１ゲート
酸化膜３が露出する。次に、第４図（ｂ）および第５図
（ｂ）に示した工うに、第２ゲート酸化膜５を第１多結
晶シリコン膜４上で５００Ａ程度の膜厚となるＬうに生
成する。この時、第３図（ａ）に示し几斜線領域１１に
生成される酸化膜１２は、第１ゲート酸化膜３と第２ゲ
ート酸化膜５との積みたし酸化となり、膜厚は約７０Ｏ
Ａでるる。その上に制御ゲートとなる第２ゲート多結晶
シリコン膜６を約４０００Ｘ生成する。次に、浮遊ゲー
ト不揮発性Ｍｏｓトランジスタのソースドレイン間隔を
決める工うに、レジスト１３をマスクとして順次、第２
多結晶シリコン膜６、第２ゲート酸化膜５をエツチング
する。前述し友ように、この第２ゲート酸化膜５の膜厚
は第１多結晶シリコン膜４上で約５００Ｘでろるが、酸
化膜残を発生させない次め通常膜厚の１．５〜２．０倍
エツチングを行なう結果、第３図（ａ）の領域１１に生
成されてい皮酸化膜１２もほぼ完全に除去されてシリコ
ン基板１が露出する。次に同じレジスト１３をマスクに
、第１多結晶シリコン膜４をエツチングする。この際、
前述したように第３図（ａ）の領域１１Ｆｉ、シリコン
基板１自体がエツチングされる。Ｍｌ多結晶シリコン膜
４および第２多結晶シリコン膜６のエツチングは、前述
したように６フツ化イオウと、フレオンノ１４との混合
ガスによる異方性エッチにＬり行ない、オーバーエッチ
も含めると、シリコン基板１のエツチングされる量は、
第１多結晶シリコン膜４の膜厚の約１．５倍の６０００
Ａ程度となる。その後、レジスト１３を除去する（第１
図（ａ）、第２図（ａ））。
次に、リン金熱拡散し不純物拡散層１５を形成する。こ
の場合、ｆｇ３図（ａ）に示した斜線領域１１アなわち
、シリコン基板１がエツチングされた領域以外は、第１
ゲート酸化膜３または、フィールド酸化膜２が存在する
九め、前記リンの不純物拡散層１５は、領域１１のみに
形成される。ま几、このリンの不純物拡散層１５は、熱
拡散で形成するため、従来技術で問題でめったシリコン
基板１のエツチングされた段差部の側面１４にもリンが
十分に導入され不純物拡散層１５が形成される。
の場合、ｆｇ３図（ａ）に示した斜線領域１１アなわち
、シリコン基板１がエツチングされた領域以外は、第１
ゲート酸化膜３または、フィールド酸化膜２が存在する
九め、前記リンの不純物拡散層１５は、領域１１のみに
形成される。ま几、このリンの不純物拡散層１５は、熱
拡散で形成するため、従来技術で問題でめったシリコン
基板１のエツチングされた段差部の側面１４にもリンが
十分に導入され不純物拡散層１５が形成される。
なお、このリンの不純物拡散は、拡散時、拡散層のシー
ト抵抗が少なくとも２０００７屯以下になるように行な
う（第１図伽）、第２図（ｂ））。
ト抵抗が少なくとも２０００７屯以下になるように行な
う（第１図伽）、第２図（ｂ））。
次に、従来技術と同様に第１ゲート酸化膜３ｔ−エツチ
ングし比後、ソース・ドレインとなる不純物拡散層７を
形成する（第１図（Ｃ）、第２図（Ｃ））。
ングし比後、ソース・ドレインとなる不純物拡散層７を
形成する（第１図（Ｃ）、第２図（Ｃ））。
シリコン基板１のエツチングされた領域１１の不純物拡
散層は、不純物拡散層１５の形成時と不純物拡散層Ｔの
形成時と、重ねて拡散が行なわれるために、ソース・ド
レインとなる上面部の不純物拡散層７の領域に比較して
不純物濃度が高くなる。
散層は、不純物拡散層１５の形成時と不純物拡散層Ｔの
形成時と、重ねて拡散が行なわれるために、ソース・ド
レインとなる上面部の不純物拡散層７の領域に比較して
不純物濃度が高くなる。
上記実施例では、浮遊ゲートを有する紫外線消去形不揮
発性ＭＯＳメモリー装置ｒ例に示したが、同一のレジス
トマスクで２層の多結晶シリコン膜を自己整合によりエ
ツチングする工程ｔＶし、シリコン基板の一部が、第１
層目の多結晶シリコン膜をエツチングする際にエツチン
グされ、しかもそこに不純物拡散層を形成する必要がる
るような半導体装置でめれば、上述したと全く同様の効
果が得られる。また、熱拡散させる不純物としてリンを
用いる場合を示し九が、ツース−ドレイン拡散層Ｔと同
じ導電形の不純物であればよい。
発性ＭＯＳメモリー装置ｒ例に示したが、同一のレジス
トマスクで２層の多結晶シリコン膜を自己整合によりエ
ツチングする工程ｔＶし、シリコン基板の一部が、第１
層目の多結晶シリコン膜をエツチングする際にエツチン
グされ、しかもそこに不純物拡散層を形成する必要がる
るような半導体装置でめれば、上述したと全く同様の効
果が得られる。また、熱拡散させる不純物としてリンを
用いる場合を示し九が、ツース−ドレイン拡散層Ｔと同
じ導電形の不純物であればよい。
以上の工うに、この発明の半導体装置によれば半導体基
板の段差部下部領域の不純物拡散層全通常のソースドレ
インなど段差部上部領域に形成される不純物拡散層より
高ａ［に形成することに１９、シリコン基板の段差部で
の不純物拡散層の不連続性を防ぐことができ、特性の曳
好な牛導体装置が得られる効果がめる。
板の段差部下部領域の不純物拡散層全通常のソースドレ
インなど段差部上部領域に形成される不純物拡散層より
高ａ［に形成することに１９、シリコン基板の段差部で
の不純物拡散層の不連続性を防ぐことができ、特性の曳
好な牛導体装置が得られる効果がめる。
まｔｌこの発明の製造方法に工れば、段差部上部領域へ
の不純物の導入に先立って当該段差部に熱拡散に１９不
純物を導入することにより、上述したような構造が簡単
に得られる効果がるる。しかも、熱拡散に際しては、牛
導体基板に段差部を形成する際に用いたマスク金そのま
ま用いて自己整合的に行なえる利点がるる。
の不純物の導入に先立って当該段差部に熱拡散に１９不
純物を導入することにより、上述したような構造が簡単
に得られる効果がるる。しかも、熱拡散に際しては、牛
導体基板に段差部を形成する際に用いたマスク金そのま
ま用いて自己整合的に行なえる利点がるる。
第１自お工び第２図は本発明の一実施例を示す工程断面
図、第３図（ａ）は従来の浮遊ゲートを有する紫外線消
去形不揮発性ＭＯＳメモリー装童の平面図、同図（ｂ）
および（ｃ）はそれぞれ第３図（ａ）のＡ−Ａ断面図お
ＬびＢ−ＢＦｒｆｆｉ図、第４図および第５因は従来の
この種の装置の製造方法を示す工程断面図でるる。 １・・・・シリコン基板、３・・・・第１ゲート酸化膜
、４轡拳・−第１多結晶シリコン膜、５・・・・第２ゲ
ート酸化膜、６・・・・第２多結晶シリコンＭ、７−−
・・ソース・ドレイントする不純物拡散層、１４・・・
・段差部側面、１５・・・・熱拡散による不純物拡散層
。
図、第３図（ａ）は従来の浮遊ゲートを有する紫外線消
去形不揮発性ＭＯＳメモリー装童の平面図、同図（ｂ）
および（ｃ）はそれぞれ第３図（ａ）のＡ−Ａ断面図お
ＬびＢ−ＢＦｒｆｆｉ図、第４図および第５因は従来の
この種の装置の製造方法を示す工程断面図でるる。 １・・・・シリコン基板、３・・・・第１ゲート酸化膜
、４轡拳・−第１多結晶シリコン膜、５・・・・第２ゲ
ート酸化膜、６・・・・第２多結晶シリコンＭ、７−−
・・ソース・ドレイントする不純物拡散層、１４・・・
・段差部側面、１５・・・・熱拡散による不純物拡散層
。
Claims (2)
- （１）半導体基板主表面の段差部に不純物拡散層を有す
る半導体装置において、上記不純物拡散層の不純物濃度
が、段差部の上部領域に対して下部領域で高いことを特
徴とする半導体装置。 - （２）第１導電形の半導体基板の主表面にマスク材層を
形成する工程と、このマスク材層を選択的にエッチング
することによりその一部を除去し半導体基板主表面を露
出させる工程と、残つたマスク材層をマスクとして露出
した半導体基板をエッチングし段差部を形成する工程と
、上記マスク材層をマスクとして上記段差部の半導体基
板に第２導電形の不純物を熱拡散により導入する工程と
、少なくとも上記段差部周辺のマスク材層を除去した後
当該段差部を有する半導体基板主表面に第２導電形の不
純物を導入する工程とを少なくとも含む半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22717185A JPS6286712A (ja) | 1985-10-12 | 1985-10-12 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22717185A JPS6286712A (ja) | 1985-10-12 | 1985-10-12 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6286712A true JPS6286712A (ja) | 1987-04-21 |
Family
ID=16856596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22717185A Pending JPS6286712A (ja) | 1985-10-12 | 1985-10-12 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6286712A (ja) |
-
1985
- 1985-10-12 JP JP22717185A patent/JPS6286712A/ja active Pending
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