JP2001035931A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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Abstract
(57)【要約】
【課題】 前記熱工程の数を減少させ、素子特性の変化
を防止し得る半導体素子の製造方法を提供すること。 【解決手段】 本発明、セル領域及び周辺領域が限定さ
れた半導体基板の上にゲート電極を形成する段階と、前
記ゲート電極の両側壁に側壁スペーサを形成する段階
と、前記周辺領域に該当するゲート電極の両側に接合用
不純物を打ち込む段階と、前記周辺領域の半導体基板の
結果物上に成長抑制用層を形成する段階と、前記露出さ
れたセル領域の接合予定領域の上に不純物がドープされ
たエピタキシャル層を成長させる段階と、前記成長抑制
用層を除去する段階とを含み、前記ドープされたエピタ
キシャル層の成長時、周辺領域にイオン注入された不純
物は半導体基板内に拡散して接合領域を成し、セル領域
ではドープされたエピタキシャル層内の不純物が一部半
導体基板内に拡散されることを特徴とする。
を防止し得る半導体素子の製造方法を提供すること。 【解決手段】 本発明、セル領域及び周辺領域が限定さ
れた半導体基板の上にゲート電極を形成する段階と、前
記ゲート電極の両側壁に側壁スペーサを形成する段階
と、前記周辺領域に該当するゲート電極の両側に接合用
不純物を打ち込む段階と、前記周辺領域の半導体基板の
結果物上に成長抑制用層を形成する段階と、前記露出さ
れたセル領域の接合予定領域の上に不純物がドープされ
たエピタキシャル層を成長させる段階と、前記成長抑制
用層を除去する段階とを含み、前記ドープされたエピタ
キシャル層の成長時、周辺領域にイオン注入された不純
物は半導体基板内に拡散して接合領域を成し、セル領域
ではドープされたエピタキシャル層内の不純物が一部半
導体基板内に拡散されることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子の製造方
法に係り、より具体的には半導体素子の接合領域形成方
法に関する。
法に係り、より具体的には半導体素子の接合領域形成方
法に関する。
【０００２】
【従来の技術】一般に、半導体素子が形成される領域
は、駆動回路が稠密に集積されているセル領域と、素子
が疎らに配置されている周辺回路領域とに分けられる。
セル領域では多数の半導体素子が稠密に配置されてお
り、集積密度が高く、これに対して、周辺回路領域では
素子が疎らに配置されており、集積密度が低い。そこ
で、同じ段差がついても、相対的にセル領域のアスペク
ト比が一層高い。たとえば、コンタクトホールを形成す
る工程の際、同一エッチング条件の下でコンタクトホー
ルのエッチングを行なうと、周辺領域は接合領域が完全
にオープンされる一方、セル領域は高い集積密度及びゲ
ート電極の段差によってコンタクトホールオープンが行
なわれない。
は、駆動回路が稠密に集積されているセル領域と、素子
が疎らに配置されている周辺回路領域とに分けられる。
セル領域では多数の半導体素子が稠密に配置されてお
り、集積密度が高く、これに対して、周辺回路領域では
素子が疎らに配置されており、集積密度が低い。そこ
で、同じ段差がついても、相対的にセル領域のアスペク
ト比が一層高い。たとえば、コンタクトホールを形成す
る工程の際、同一エッチング条件の下でコンタクトホー
ルのエッチングを行なうと、周辺領域は接合領域が完全
にオープンされる一方、セル領域は高い集積密度及びゲ
ート電極の段差によってコンタクトホールオープンが行
なわれない。
【０００３】このため、従来はセル領域の接合領域を基
板上に上昇させ、コンタクト不良を防止する方法が提案
された。以下、添付図を参照してこれについて説明す
る。
板上に上昇させ、コンタクト不良を防止する方法が提案
された。以下、添付図を参照してこれについて説明す
る。
【０００４】まず、図１ａを参照して、セル領域Ｃ及び
周辺領域Ｐが限定された半導体半導体基板１の所定の部
分にフィールド酸化膜２を公知の方法で形成する。その
後、半導体基板１の上にゲート絶縁膜３、導電層４及び
ハードマスク膜５が順次蒸着した上、所定の部分パター
ニングして、ゲート電極を形成する。
周辺領域Ｐが限定された半導体半導体基板１の所定の部
分にフィールド酸化膜２を公知の方法で形成する。その
後、半導体基板１の上にゲート絶縁膜３、導電層４及び
ハードマスク膜５が順次蒸着した上、所定の部分パター
ニングして、ゲート電極を形成する。
【０００５】次に、図１ｂに示すように、ゲート電極の
両側壁に公知の通りに側壁スペーサ６を形成する。その
後、半導体基板１の結果物の上にシリコン窒化膜７を蒸
着し、周辺領域Ｐの上部のみを覆うようにシリコン窒化
膜をパターニングする。
両側壁に公知の通りに側壁スペーサ６を形成する。その
後、半導体基板１の結果物の上にシリコン窒化膜７を蒸
着し、周辺領域Ｐの上部のみを覆うようにシリコン窒化
膜をパターニングする。
【０００６】図１ｃに示すように、露出した半導体基板
１のセル領域Ｃに化学気相成長法でドープされたエピタ
キシャル層８を成長する。この際、エピタキシャル層８
は公知の如く酸化膜及びシリコン窒化膜の上では成長し
ない特性をもつ。これにより、セル領域Ｃのフィールド
酸化膜２上、側壁スペーサ６上及びハードマスク膜５上
にはエピタキシャル層８が形成されず、シリコン窒化膜
７の覆われた周辺領域においてもエピタキシャル層が形
成されない。即ち、ドープされたエピタキシャル層８は
セル領域Ｃの接合予定領域上にのみ形成される。ドープ
されたエピタキシャル層８の形成で、セル領域Ｃはゲー
ト電極と基板との段差が減少する。
１のセル領域Ｃに化学気相成長法でドープされたエピタ
キシャル層８を成長する。この際、エピタキシャル層８
は公知の如く酸化膜及びシリコン窒化膜の上では成長し
ない特性をもつ。これにより、セル領域Ｃのフィールド
酸化膜２上、側壁スペーサ６上及びハードマスク膜５上
にはエピタキシャル層８が形成されず、シリコン窒化膜
７の覆われた周辺領域においてもエピタキシャル層が形
成されない。即ち、ドープされたエピタキシャル層８は
セル領域Ｃの接合予定領域上にのみ形成される。ドープ
されたエピタキシャル層８の形成で、セル領域Ｃはゲー
ト電極と基板との段差が減少する。
【０００７】図１ｄに示すように、結果物の上にソー
ス、ドレーン用不純物をイオン注入した後、急速熱処理
工程(rapid thermal annealing)を行なって、接合領域
（９ａ、９ｂ、９ｃ、９ｄ）が形成される。イオン注入
の際、周辺領域Ｐにはシリコン窒化膜７が覆われている
ので、ソース、ドレーン用不純物が基板の表面に配置さ
れ、これにより接合領域９ｃ、９ｄは薄く形成される。
また、急速熱処理工程によって、ドープされたエピタキ
シャル層８内の不純物は基板１に一部拡散される。この
際、セル領域Ｃの実際的な接合領域は、基板側に拡散し
た不純物領域９ａ、９ｂと基板の上側に成長したエピタ
キシャル層８となる。
ス、ドレーン用不純物をイオン注入した後、急速熱処理
工程(rapid thermal annealing)を行なって、接合領域
（９ａ、９ｂ、９ｃ、９ｄ）が形成される。イオン注入
の際、周辺領域Ｐにはシリコン窒化膜７が覆われている
ので、ソース、ドレーン用不純物が基板の表面に配置さ
れ、これにより接合領域９ｃ、９ｄは薄く形成される。
また、急速熱処理工程によって、ドープされたエピタキ
シャル層８内の不純物は基板１に一部拡散される。この
際、セル領域Ｃの実際的な接合領域は、基板側に拡散し
た不純物領域９ａ、９ｂと基板の上側に成長したエピタ
キシャル層８となる。
【０００８】その後、図１ｅに示すように、周辺領域Ｐ
を覆っているシリコン窒化膜７を公知の方式で除去した
後、半導体基板１の結果物上に層間絶縁膜１０を形成す
る。
を覆っているシリコン窒化膜７を公知の方式で除去した
後、半導体基板１の結果物上に層間絶縁膜１０を形成す
る。
【０００９】このように、セル領域Ｃの接合領域を基板
の上部に突出するように形成することにより、ゲート電
極と接合領域との段差を減らすことができる。これによ
り、コンタクトホールの形成が容易になる。
の上部に突出するように形成することにより、ゲート電
極と接合領域との段差を減らすことができる。これによ
り、コンタクトホールの形成が容易になる。
【００１０】ところが、前記従来の技術は次のような問
題点を有する。
題点を有する。
【００１１】前記従来の方法は多数回の熱工程が要求さ
れることから、セル領域Ｃまたは周辺領域Ｐに形成され
るＰＭＯＳトランジスタのしきい値電圧が増加される。
すなわち、前記従来の方法はエピタキシャル層８を成長
させる時と、接合領域（９ａ、９ｂ、９ｃ、９ｄ）を形
成するための熱処理工程の時に高温の熱工程が要求され
る。このような工程は、熱に敏感なＰＭＯＳトランジス
タのチャネル地域のしきい値電圧を変化させる。
れることから、セル領域Ｃまたは周辺領域Ｐに形成され
るＰＭＯＳトランジスタのしきい値電圧が増加される。
すなわち、前記従来の方法はエピタキシャル層８を成長
させる時と、接合領域（９ａ、９ｂ、９ｃ、９ｄ）を形
成するための熱処理工程の時に高温の熱工程が要求され
る。このような工程は、熱に敏感なＰＭＯＳトランジス
タのチャネル地域のしきい値電圧を変化させる。
【００１２】
【発明が解決しようとする課題】従って、本発明は前記
熱工程の数を減少させ、素子特性の変化を防止し得る半
導体素子の製造方法を提供することを目的とする。
熱工程の数を減少させ、素子特性の変化を防止し得る半
導体素子の製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】前記目的を達成するため
の本発明は、セル領域及び周辺領域が限定された半導体
基板の上にゲート電極を形成する段階と、前記ゲート電
極の両側壁に側壁スペーサを形成する段階と、前記周辺
領域に該当するゲート電極の両側に接合用不純物を打ち
込む段階と、前記周辺領域の半導体基板の結果物上に成
長抑制用層を形成する段階と、前記露出されたセル領域
の接合予定領域の上に不純物がドープされたエピタキシ
ャル層を成長させる段階と、前記成長抑制用層を除去す
る段階とを含み、前記ドープされたエピタキシャル層の
成長時、周辺領域にイオン注入された不純物は半導体基
板内に拡散して接合領域を成し、セル領域ではドープさ
れたエピタキシャル層内の不純物が一部半導体基板内に
拡散されることを特徴とする。
の本発明は、セル領域及び周辺領域が限定された半導体
基板の上にゲート電極を形成する段階と、前記ゲート電
極の両側壁に側壁スペーサを形成する段階と、前記周辺
領域に該当するゲート電極の両側に接合用不純物を打ち
込む段階と、前記周辺領域の半導体基板の結果物上に成
長抑制用層を形成する段階と、前記露出されたセル領域
の接合予定領域の上に不純物がドープされたエピタキシ
ャル層を成長させる段階と、前記成長抑制用層を除去す
る段階とを含み、前記ドープされたエピタキシャル層の
成長時、周辺領域にイオン注入された不純物は半導体基
板内に拡散して接合領域を成し、セル領域ではドープさ
れたエピタキシャル層内の不純物が一部半導体基板内に
拡散されることを特徴とする。
【００１４】ここで、成長抑制用層はシリコン窒化膜で
あり、前記周辺領域の半導体基板の結果物にシリコン窒
化膜を形成する段階は、前記半導体基板の結果物上にシ
リコン窒化膜を形成する段階と、前記シリコン窒化膜が
周辺領域上にのみ存在するように、所定の部分オーバー
エッチングする段階とを含む。前記シリコン窒化膜は厚
さ１００乃至２００Åに形成され、低圧化学気相成長法
で形成される。
あり、前記周辺領域の半導体基板の結果物にシリコン窒
化膜を形成する段階は、前記半導体基板の結果物上にシ
リコン窒化膜を形成する段階と、前記シリコン窒化膜が
周辺領域上にのみ存在するように、所定の部分オーバー
エッチングする段階とを含む。前記シリコン窒化膜は厚
さ１００乃至２００Åに形成され、低圧化学気相成長法
で形成される。
【００１５】更に、前記成長抑制用層がシリコン窒化膜
の場合、前記側壁スペーサは酸化膜で形成することが好
ましい。
の場合、前記側壁スペーサは酸化膜で形成することが好
ましい。
【００１６】前記不純物のドープされたエピタキシャル
層は、基板から厚さ５００乃至１５００Åに成長する。
この際、前記不純物のドープされたエピタキシャル層に
は燐が含まれていることが好ましい。
層は、基板から厚さ５００乃至１５００Åに成長する。
この際、前記不純物のドープされたエピタキシャル層に
は燐が含まれていることが好ましい。
【００１７】ここで、前記ドープされたエピタキシャル
層は低圧化学気相成長法で形成する場合、８００乃至９
００℃の温度及び水素雰囲気中で約１乃至５分間ペーキ
ング工程を行ない、インサイチュでＤＣＳ(dichlorosil
ane)は３０乃至３００ｓｃｃｍ程度、ホスフィン(phosp
hine)は５０乃至３００ｓｃｃｍ程度、ＨＣｌは３０乃
至２００ｓｃｃｍ程度供給し、圧力は１０乃至５０ｔｏ
ｒｒ、温度は７５０乃至９５０℃程度に維持して、約３
乃至１０分間熱工程を行ない、ドープされたエピタキシ
ャル層を形成する。
層は低圧化学気相成長法で形成する場合、８００乃至９
００℃の温度及び水素雰囲気中で約１乃至５分間ペーキ
ング工程を行ない、インサイチュでＤＣＳ(dichlorosil
ane)は３０乃至３００ｓｃｃｍ程度、ホスフィン(phosp
hine)は５０乃至３００ｓｃｃｍ程度、ＨＣｌは３０乃
至２００ｓｃｃｍ程度供給し、圧力は１０乃至５０ｔｏ
ｒｒ、温度は７５０乃至９５０℃程度に維持して、約３
乃至１０分間熱工程を行ない、ドープされたエピタキシ
ャル層を形成する。
【００１８】尚、ドープされたエピタキシャル層を高真
空化学気相成長法（ＵＨＣＶＤ）で形成する場合、シラ
ン(silane)もしくはジシラン(disilane)ガスを用いて１
ｔｏｒｒ以下の圧力と６００乃至７００℃の温度で熱工
程を行なうことにより、ドープされたエピタキシャル層
を形成する。
空化学気相成長法（ＵＨＣＶＤ）で形成する場合、シラ
ン(silane)もしくはジシラン(disilane)ガスを用いて１
ｔｏｒｒ以下の圧力と６００乃至７００℃の温度で熱工
程を行なうことにより、ドープされたエピタキシャル層
を形成する。
【００１９】前記周辺領域の半導体基板の結果物上に成
長抑制用層を形成する段階と、前記ドープされたエピタ
キシャル層を形成する段階との間に、基板の表面に発生
した自然酸化膜及びセル領域上に残留する成長抑制用層
を除去するため、クリーニングする段階をさらに含むこ
とが好ましい。この際、クリーニング工程としては、Ｒ
ＣＡクリーニング、ＵＶオゾンクリーニングまたはＨＦ
浸漬工程を用いることが好ましい。また、ゲート電極を
形成する段階は、半導体基板上にゲート絶縁膜、導電層
及びハードマスク膜を順次積層する段階と、前記ハード
マスク膜、導電層及びゲート絶縁膜を所定の部分パター
ニングしてゲート電極を形成する段階とを含む。
長抑制用層を形成する段階と、前記ドープされたエピタ
キシャル層を形成する段階との間に、基板の表面に発生
した自然酸化膜及びセル領域上に残留する成長抑制用層
を除去するため、クリーニングする段階をさらに含むこ
とが好ましい。この際、クリーニング工程としては、Ｒ
ＣＡクリーニング、ＵＶオゾンクリーニングまたはＨＦ
浸漬工程を用いることが好ましい。また、ゲート電極を
形成する段階は、半導体基板上にゲート絶縁膜、導電層
及びハードマスク膜を順次積層する段階と、前記ハード
マスク膜、導電層及びゲート絶縁膜を所定の部分パター
ニングしてゲート電極を形成する段階とを含む。
【００２０】本発明によれば、周辺領域の接合領域を形
成するための拡散がエピタキシャル層の成長と同時に行
なわれることにより、接合領域を形成するための急速熱
処理工程が排除される。
成するための拡散がエピタキシャル層の成長と同時に行
なわれることにより、接合領域を形成するための急速熱
処理工程が排除される。
【００２１】これにより、一回の熱処理工程を減縮する
ことができ、ＰＭＯＳトランジスタの熱負担を減らすこ
とになる。従って、ＰＭＯＳトランジスタしきい値電圧
の変化を減少することができる。
ことができ、ＰＭＯＳトランジスタの熱負担を減らすこ
とになる。従って、ＰＭＯＳトランジスタしきい値電圧
の変化を減少することができる。
【００２２】しかも、ドープされたエピタキシャル層の
形成によりゲート電極と接合領域との段差が減って、コ
ンタクトホールの形成が容易である。
形成によりゲート電極と接合領域との段差が減って、コ
ンタクトホールの形成が容易である。
【００２３】
【発明の実施の形態】以下、添付図を参照して本発明の
好適な実施例を説明する。
好適な実施例を説明する。
【００２４】図２ａ乃至図２ｄは本発明による半導体素
子の製造方法を説明するための各工程別の断面図であ
る。
子の製造方法を説明するための各工程別の断面図であ
る。
【００２５】まず、図２ａを参照して、セル領域Ｃ及び
周辺領域Ｐが限定された半導体基板１１の所定の部分に
フィールド酸化膜１２を公知の方法で形成する。その
後、半導体基板１１の上にゲート絶縁膜１３、導電層１
４及びハードマスク１５を順次蒸着した後、所定の部分
パターニングしてゲート電極を形成する。
周辺領域Ｐが限定された半導体基板１１の所定の部分に
フィールド酸化膜１２を公知の方法で形成する。その
後、半導体基板１１の上にゲート絶縁膜１３、導電層１
４及びハードマスク１５を順次蒸着した後、所定の部分
パターニングしてゲート電極を形成する。
【００２６】その後、図２ｂに示すように、半導体基板
１１の結果物上に所定の厚さの酸化膜を約３００乃至８
００Å程度に蒸着した後、非等方性エッチングを行なっ
てゲート電極の両側壁に側壁スペーサ１６を形成する。
この際、側壁スペーサ１６は後続形成されるシリコン窒
化膜を除去する際、同時に除去されることを防止する酸
化膜で形成されることが好ましい。その次に、周辺領域
Ｐの露出した半導体基板１１に接合領域用不純物を選択
的にイオン注入する。この際、不純物はＰＭＯＳトラン
ジスタの場合、Ｂ＋またはＢＦ２＋イオンを注入し、Ｎ
ＭＯＳトランジスタの場合、Ａｓ＋またはＰ＋イオンを
注入する。ここで、Ｂ＋イオンを注入する場合には２乃
至１０ＫｅＶのエネルギー及び１０１５乃至１０１７io
ns/cm２の濃度で注入し、ＢＦ２＋イオンを注入する場
合には１０乃至３０ＫｅＶのエネルギー及び１０１５乃
至１０１７ions/cm２の濃度で注入する。また、Ａｓ＋
イオンを注入する場合には１０乃至３０ＫｅＶのエネル
ギー及び１０１５乃至１０１７ions/cm２の濃度で注入
し、Ｐ＋イオンを注入する場合には１０乃至３０ＫｅＶ
のエネルギー及び１０１５乃至１０１７ions/cm２の濃
度で注入する。
１１の結果物上に所定の厚さの酸化膜を約３００乃至８
００Å程度に蒸着した後、非等方性エッチングを行なっ
てゲート電極の両側壁に側壁スペーサ１６を形成する。
この際、側壁スペーサ１６は後続形成されるシリコン窒
化膜を除去する際、同時に除去されることを防止する酸
化膜で形成されることが好ましい。その次に、周辺領域
Ｐの露出した半導体基板１１に接合領域用不純物を選択
的にイオン注入する。この際、不純物はＰＭＯＳトラン
ジスタの場合、Ｂ＋またはＢＦ２＋イオンを注入し、Ｎ
ＭＯＳトランジスタの場合、Ａｓ＋またはＰ＋イオンを
注入する。ここで、Ｂ＋イオンを注入する場合には２乃
至１０ＫｅＶのエネルギー及び１０１５乃至１０１７io
ns/cm２の濃度で注入し、ＢＦ２＋イオンを注入する場
合には１０乃至３０ＫｅＶのエネルギー及び１０１５乃
至１０１７ions/cm２の濃度で注入する。また、Ａｓ＋
イオンを注入する場合には１０乃至３０ＫｅＶのエネル
ギー及び１０１５乃至１０１７ions/cm２の濃度で注入
し、Ｐ＋イオンを注入する場合には１０乃至３０ＫｅＶ
のエネルギー及び１０１５乃至１０１７ions/cm２の濃
度で注入する。
【００２７】その後、図２ｃに示すように、半導体基板
１１の結果物上にシリコン窒化膜１８を低圧化学気相成
長法（ＬＰＣＶＤ）で、厚さ約１００乃至３００Åに蒸
着する。次に、シリコン窒化膜１８を周辺領域Ｐのみ覆
うようにドライエッチングする。この際、エッチング時
に基板１１の表面に発生するダメージを最小化しなが
ら、セル領域Ｃのシリコン窒化膜１８を完璧に除去する
ため、前記シリコン窒化膜１８の除去の際に１００％未
満にオーバーエッチングを行なうことが好ましい。
１１の結果物上にシリコン窒化膜１８を低圧化学気相成
長法（ＬＰＣＶＤ）で、厚さ約１００乃至３００Åに蒸
着する。次に、シリコン窒化膜１８を周辺領域Ｐのみ覆
うようにドライエッチングする。この際、エッチング時
に基板１１の表面に発生するダメージを最小化しなが
ら、セル領域Ｃのシリコン窒化膜１８を完璧に除去する
ため、前記シリコン窒化膜１８の除去の際に１００％未
満にオーバーエッチングを行なうことが好ましい。
【００２８】その後、セル領域Ｃの半導体基板１１にド
ープされたエピタキシャル層１９は厚さ約５００乃至１
５００Åに成長される。エピタキシャル層１９の成長
際、シリコン窒化膜１８は成長抑制層の役割を果たす。
前記ドープされたエピタキシャル層１９は低圧化学気相
成長法（ＬＰＣＶＤ）または高真空化学蒸着法（ＵＨＶ
ＣＶＤ）で形成され、前記ドープされたエピタキシャル
層１９には燐が含まれている。この際、前記ドープされ
たエピタキシャル層１９を低圧化学気相成長法で形成す
る場合には、蒸着直前、８００乃至９００℃の温度及び
水素(hydrogen)雰囲気中で約１乃至５分間ベーキング(b
aking)工程を行なう。次に、インサイチュ(in-situ)
で、ＤＣＳ(dichlorosilane)は３０乃至３００ｓｃｃｍ
程度、ホスフィンは５０乃至３００ｓｃｃｍ程度、ＨＣ
ｌは３０乃至２００ｓｃｃｍ程度に供給し、圧力は１０
乃至５０ｔｏｒｒ、温度は７５０乃至９５０℃程度に維
持し、約３乃至１０分間工程を行なって、ドープされた
エピタキシャル層１９を形成する。
ープされたエピタキシャル層１９は厚さ約５００乃至１
５００Åに成長される。エピタキシャル層１９の成長
際、シリコン窒化膜１８は成長抑制層の役割を果たす。
前記ドープされたエピタキシャル層１９は低圧化学気相
成長法（ＬＰＣＶＤ）または高真空化学蒸着法（ＵＨＶ
ＣＶＤ）で形成され、前記ドープされたエピタキシャル
層１９には燐が含まれている。この際、前記ドープされ
たエピタキシャル層１９を低圧化学気相成長法で形成す
る場合には、蒸着直前、８００乃至９００℃の温度及び
水素(hydrogen)雰囲気中で約１乃至５分間ベーキング(b
aking)工程を行なう。次に、インサイチュ(in-situ)
で、ＤＣＳ(dichlorosilane)は３０乃至３００ｓｃｃｍ
程度、ホスフィンは５０乃至３００ｓｃｃｍ程度、ＨＣ
ｌは３０乃至２００ｓｃｃｍ程度に供給し、圧力は１０
乃至５０ｔｏｒｒ、温度は７５０乃至９５０℃程度に維
持し、約３乃至１０分間工程を行なって、ドープされた
エピタキシャル層１９を形成する。
【００２９】一方、高真空化学気相成長法（ＵＨＣＶ
Ｄ）を使用する場合には、蒸着ガスをシラン(silane)ま
たはジシラン(disilane)を使用し、１ｔｏｒｒ以下の圧
力と６００乃至７００℃の温度で工程を行なって、ドー
プされたエピタキシャル層１９を形成する。
Ｄ）を使用する場合には、蒸着ガスをシラン(silane)ま
たはジシラン(disilane)を使用し、１ｔｏｒｒ以下の圧
力と６００乃至７００℃の温度で工程を行なって、ドー
プされたエピタキシャル層１９を形成する。
【００３０】ドープされたエピタキシャル層１９は酸化
膜１２、１５、１７及びシリコン窒化膜１８の上には成
長しないので、セル領域Ｃの接合予定領域上にのみ形成
される。また、ドープされたエピタキシャル層１９の成
長の際に、所定の熱工程が伴われるので、ドープされた
エピタキシャル層１９の成長と同時に、周辺領域Ｐにイ
オン注入された接合用不純物が拡散し、接合領域１７
ａ、１７ｂが形成される。しかも、ドープされたエピタ
キシャル層内にある不純物も一部半導体基板１１側に拡
散し、セル領域Ｃの接合領域１７ｃ、１７ｄを成す。こ
の際、セル領域Ｃの実質的な接合領域は基板１１内に形
成された接合領域１７ｃ、１７ｄと基板の表面に突出し
たドープされたエピタキシャル層１９である。
膜１２、１５、１７及びシリコン窒化膜１８の上には成
長しないので、セル領域Ｃの接合予定領域上にのみ形成
される。また、ドープされたエピタキシャル層１９の成
長の際に、所定の熱工程が伴われるので、ドープされた
エピタキシャル層１９の成長と同時に、周辺領域Ｐにイ
オン注入された接合用不純物が拡散し、接合領域１７
ａ、１７ｂが形成される。しかも、ドープされたエピタ
キシャル層内にある不純物も一部半導体基板１１側に拡
散し、セル領域Ｃの接合領域１７ｃ、１７ｄを成す。こ
の際、セル領域Ｃの実質的な接合領域は基板１１内に形
成された接合領域１７ｃ、１７ｄと基板の表面に突出し
たドープされたエピタキシャル層１９である。
【００３１】また、前記シリコン窒化膜１８を形成する
工程と、ドープされたエピタキシャルシリコン層１９を
形成する工程の前に、表面に自然酸化膜及びシリコン窒
化膜の残滓を除去するために、ＲＣＡクリーニング、Ｕ
ＶオゾンクリーニングもしくはＨＦ浸漬(dipping)工程
を施す。
工程と、ドープされたエピタキシャルシリコン層１９を
形成する工程の前に、表面に自然酸化膜及びシリコン窒
化膜の残滓を除去するために、ＲＣＡクリーニング、Ｕ
ＶオゾンクリーニングもしくはＨＦ浸漬(dipping)工程
を施す。
【００３２】その後、図２ｄに示すように、周辺領域Ｐ
を覆っているシリコン窒化膜１８を高温のＨ３ＰＯ４溶
液に浸けて除去した後、半導体基板１１の結果物上に層
間絶縁膜２０を形成する。
を覆っているシリコン窒化膜１８を高温のＨ３ＰＯ４溶
液に浸けて除去した後、半導体基板１１の結果物上に層
間絶縁膜２０を形成する。
【００３３】
【発明の効果】以上説明したように、本発明によれば、
周辺領域の接合領域を形成するための拡散がエピタキシ
ャル層の成長と同時に行なわれることにより、接合領域
を形成するための急速熱処理工程が排除される。これに
より、一回の熱処理工程を減縮することができて、ＰＭ
ＯＳトランジスタの熱負担を減らすことになる。従っ
て、ＰＭＯＳトランジスタしきい値電圧の変化を減少す
ることができる。しかも、ドープされたエピタキシャル
層の形成によりゲート電極と接合領域との段差が減少
し、コンタクトホールの形成が容易である。
周辺領域の接合領域を形成するための拡散がエピタキシ
ャル層の成長と同時に行なわれることにより、接合領域
を形成するための急速熱処理工程が排除される。これに
より、一回の熱処理工程を減縮することができて、ＰＭ
ＯＳトランジスタの熱負担を減らすことになる。従っ
て、ＰＭＯＳトランジスタしきい値電圧の変化を減少す
ることができる。しかも、ドープされたエピタキシャル
層の形成によりゲート電極と接合領域との段差が減少
し、コンタクトホールの形成が容易である。
【００３４】その他、本発明はその要旨から外れない範
囲でいろいろ変更して実施することができる。
囲でいろいろ変更して実施することができる。
【００３５】温度で熱工程を行なって形成することを特
徴とする請求項１１記載の半導体素子の製造方法。
徴とする請求項１１記載の半導体素子の製造方法。
【図１】従来の半導体素子の製造方法を説明するための
各工程別の断面図である。
各工程別の断面図である。
【図２】本発明による半導体素子の製造方法を説明する
ための各工程別の断面図である。
ための各工程別の断面図である。
１１ 半導体基板 １２ フィールド酸化膜 １３ ゲート絶縁膜 １４ 導電層 １５ ハードマスク膜 １６ 側壁スペーサ １７ａ、１７ｂ、１７ｃ、１７ｄ 接合領域 １８ シリコン窒化膜 １９ 不純物がドープされたエピタキシャル層 ２０ 層間絶縁膜
Claims (10)
- 【請求項１】 セル領域及び周辺領域が限定された半導
体基板の上にゲート電極を形成する段階と、 前記ゲート電極の両側壁に側壁スペーサを形成する段階
と、 前記周辺領域に該当するゲート電極の両側に接合用不純
物を打ち込む段階と、 前記周辺領域の半導体基板の結果物上に成長抑制用層を
形成する段階と、 前記露出したセル領域の接合予定領域上に不純物のドー
プされたエピタキシャル層を成長させる段階と、 前記成長抑制用層を除去する段階とを含み、 前記ドープされたエピタキシャル層の成長の際、周辺領
域にイオン注入された接合用不純物は半導体基板内に拡
散して接合領域を成し、セル領域ではドープされたエピ
タキシャル層内の不純物が一部半導体基板内に拡散する
ことを特徴とする半導体素子の製造方法。 - 【請求項２】 前記成長抑制用層はシリコン窒化膜であ
ることを特徴とする請求項１記載の半導体素子の製造方
法。 - 【請求項３】 前記シリコン窒化膜は厚さ１００乃至２
００Åに形成されることを特徴とする請求項２記載の半
導体素子の製造方法。 - 【請求項４】 前記シリコン窒化膜は低圧化学気相成長
法で形成されることを特徴とする請求項２記載の半導体
素子の製造方法。 - 【請求項５】 前記側壁スペーサは酸化膜で形成される
ことを特徴とする請求項１記載の半導体素子の製造方
法。 - 【請求項６】 前記不純物のドープされたエピタキシャ
ル層は基板から厚さ５００乃至１５００Åに形成される
ことを特徴とする請求項１記載の半導体素子の製造方
法。 - 【請求項７】 前記不純物のドープされたエピタキシャ
ル層には燐が含まれていることを特徴とする請求項１記
載の半導体素子の製造方法。 - 【請求項８】 前記ドープされたエピタキシャル層は、
８００乃至９００℃の温度及び水素(hydrogen)雰囲気中
で約１乃至５分間ベーキング工程を行ない、インサイチ
ュ(in-situ)で、ＤＣＳ(dichlorosilane)は３０乃至３
００ｓｃｃｍ程度、ホスフィン(phosphine)は５０乃至
３００ｓｃｃｍ程度、ＨＣｌは３０乃至２００ｓｃｃｍ
程度供給し、圧力は１０乃至５００ｔｏｒｒ、温度は７
５０乃至９５０℃程度に維持し、約３乃至１０分間熱工
程を行なって形成されることを特徴とする請求項１記載
の半導体素子の製造方法。 - 【請求項９】 前記ドープされたエピタキシャル層は高
真空化学気相成長法（ＵＨＶＣＶＤ）で形成されること
を特徴とする請求項１記載の半導体素子の製造方法。 - 【請求項１０】 前記ドープされたエピタキシャル層は
シラン(silane)またはジシラン(disilane)ガスを用い
て、１ｔｏｒｒ以下の圧力と、６００乃至７００℃の温
度で熱工程を行なって形成することを特徴とする請求項
９記載の半導体素子の製造方法。
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|---|---|---|---|
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| KR99-22859 | 1999-06-18 |
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| Publication Number | Publication Date |
|---|---|
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ID=19593251
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000181474A Expired - Fee Related JP4685215B2 (ja) | 1999-06-18 | 2000-06-16 | 半導体素子の製造方法 |
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| Country | Link |
|---|---|
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| JP (1) | JP4685215B2 (ja) |
| KR (1) | KR100353526B1 (ja) |
| TW (1) | TW449804B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100915165B1 (ko) * | 2007-12-27 | 2009-09-03 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
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|---|---|---|---|---|
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| KR880010481A (ko) | 1987-02-21 | 1988-10-10 | 강진구 | 액상 박막 결정 성장방법 및 장치 |
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