KR20070080333A - 플래쉬 메모리 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 반도체 기판의 제 1 영역에 터널 산화막, 제 1 도전층 및 질화막이 적층된 플로팅 게이트 패턴을 형성하고, 상기 반도체 기판의 제 2 영역에 소자 분리막을 형성하는 단계; 상기 질화막을 제거한 후 건식 식각 공정으로 상기 소자 분리막을 소정 두께 식각하는 단계; 및 전체 구조 상부에 유전체막, 제 2 도전층 및 하드 마스크막을 형성한 후 패터닝하여 콘트롤 게이트를 형성하고, 상기 콘트롤 게이트를 마스크로 상기 플로팅 게이트 패턴을 식각하여 플로팅 게이트를 형성하는 단계를 포함하여 EFH(Effective Field oside Height)를 조절하기 위한 소자 분리막 식각 공정시 플로팅 게이트용 도전층의 측면 및 상부 손상을 방지할 수 있어 소자의 신뢰성을 향상시킬 수 있는 플래쉬 메모리 소자의 제조 방법이 제시된다.
EFH, 소자 분리막, 건식 식각, 질화막
Description
도 1(a) 내지 도 1(d)는 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 제조 방법을 순서적으로 설명하기 위해 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 102 : 터널 산화막
103 : 제 1 도전층 104 : 버퍼 산화막
105 : 질화막 106 : 소자 분리막
107 : 유전체막 108 : 제 2 도전층
109 : 하드 마스크막
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 특히 EFH(Effective Field oside Height)를 조절하기 위한 소자 분리막 식각 공정시 플로팅 게이트용 도전층의 측면 및 상부 손상을 방지할 수 있는 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
NAND형 플래쉬 메모리 소자는 파울러-노드하임(Fowler-Nordheim; FN) 터널링 현상을 이용하여 플로팅 게이트에 전자를 주입함으로써 데이터 프로그램을 수행하며, 대용량 및 높은 집적도를 제공한다.
NAND형 플래쉬 메모리 소자는 다수의 셀 블럭으로 구성된다. 하나의 셀 블럭은 데이터를 저장하기 위한 다수의 셀이 직렬 연결되어 하나의 스트링을 구성하는 다수의 셀 스트링, 셀 스트링과 드레인 및 셀 스트링과 소오스 사이에 각각 형성된 드레인 선택 트랜지스터 및 소오스 선택 트랜지스터로 구성된다. 그리고, 셀의 프로그램, 소거 및 독출 동작을 위한 소정의 바이어스를 생성하고 이를 전달하는 다수의 회로 소자가 형성된 주변 회로 영역이 존재한다. 여기서, NAND형 플래쉬 메모리 셀은 반도체 기판상의 소정 영역에 소자 분리막을 형성한 후 반도체 기판 상부의 소정 영역에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 게이트를 형성하고, 게이트 양측에 접합부를 형성하여 구성된다.
그런데, 60㎚ 이하의 NAND형 플래쉬 메모리 소자의 제조 공정에서는 플로팅 게이트와 액티브 영역의 오버랩 마진(overlap margin)을 확보하는 동시에 터널 산화막 티닝(thinning) 현상을 방지하기 위하여 플로팅 게이트용 도전층을 높게 형성하고, 소자 분리막을 형성하기 위한 트렌치 식각 공정을 도전층 식각 공정과 동시 에 실시하는 방법을 이용하고 있다. 이러한 공정을 진행할 경우 유전체막과 플로팅 게이트의 접합 면적을 증대시키기 위해 소자 분리막을 소정 깊이로 식각하여 EFH(Effective Field oxide Height)를 조절하는 공정을 실시하였다.
그러나, EFH를 조절하기 위한 소자 분리막의 식각 공정은 습식 식각 공정을 이용하기 때문에 소자 분리막이 식각되어 노출되는 도전층의 측면이 손상되게 된다. 또한, 트렌치 식각을 위한 하드 마스크로 질화막을 이용하는데, 질화막은 소자 분리막을 소정 두께로 식각한 후 인산(H3PO4)등을 이용한 습식 식각 공정으로 제거하게 된다. 그런데, 질화막 제거시 플로팅 게이트용 도전층의 상부 일부가 손상되게 된다. 이렇게 소자 분리막 식각 및 질화막 제거시 발생된 플로팅 게이트용 도전층의 손상은 향후 게이트 식각시 액티브 영역의 손상을 유발할 뿐만 아니라 플로팅 게이트의 부피가 줄어들게 되어 플로팅 게이트의 데이터 저장 기능에 심각한 문제를 일으키게 된다. 즉, 플로팅 게이트의 부피 감소에 의하여 저장 용량이 줄어드는 문제 뿐만 아니라 손상된 플로팅 게이트 상부에 형성되는 유전체막의 두께가 불균일하게 되어 문턱 전압 변화를 유발하거나 저장된 전자의 누설 원인이 되기도 하여 소자 동작에 치명적인 문제를 발생시키게 된다.
본 발명의 목적은 질화막 식각 및 소자 분리막 식각시 플로팅 게이트용 도전층의 측면 및 상부가 손상되는 것을 방지할 수 있는 플래쉬 메모리 소자의 제조 방 법을 제공하는데 있다.
본 발명의 다른 목적은 질화막을 식각한 후 EFH를 조절하기 위한 소자 분리막 식각 공정을 도전층은 식각되지 않으면서 소자 분리막만을 식각하는 조건의 건식 식각 공정으로 실시함으로써 플로팅 게이트용 도전층의 측면 및 상부가 손상되는 것을 방지할 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하는데 있다.
본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 제조 방법은 반도체 기판의 제 1 영역에 터널 산화막, 제 1 도전층 및 질화막이 적층된 플로팅 게이트 패턴을 형성하고, 상기 반도체 기판의 제 2 영역에 소자 분리막을 형성하는 단계; 상기 질화막을 제거한 후 건식 식각 공정으로 상기 소자 분리막을 소정 두께 식각하는 단계; 및 전체 구조 상부에 유전체막, 제 2 도전층 및 하드 마스크막을 형성한 후 패터닝하여 콘트롤 게이트를 형성하고, 상기 콘트롤 게이트를 마스크로 상기 플로팅 게이트 패턴을 식각하여 플로팅 게이트를 형성하는 단계를 포함한다.
상기 플로팅 게이트 패턴 및 소자 분리막은 상기 반도체 기판 상부에 상기 터널 산화막, 상기 제 1 도전층 및 질화막을 순차적으로 형성하는 단계; 소자 분리 마스크를 이용한 사진 및 식각 공정으로 상기 질화막 내지 상기 터널 산화막의 소정 영역을 식각하여 상기 플로팅 게이트 패턴을 형성한 후 상기 반도체 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계; 상기 트렌치가 매립되도록 전체 구조 상부에 절연막을 형성하는 단계; 및 상기 질화막이 노출되도록 상기 절연막을 연마 하여 상기 소자 분리막을 형성하는 단계에 의해 형성된다.
상기 절연막은 HDP 산화막으로 형성하거나 HDP 산화막과 SOD막을 적층하여 형성한다.
상기 질화막을 제거하기 이전에 상기 소자 분리막을 상기 질화막 두께만큼 제거하는 단계를 더 포함한다.
상기 건식 식각 공정은 상기 제 1 도전층이 식각되지 않고 상기 소자 분리막만을 식각하는 조건으로 실시한다.
상기 건식 식각 공정은 CF4 또는 CHF3 가스가 포함된 혼합 가스를 이용하여 실시한다.
상기 건식 식각 공정은 ICP 타입의 장비 또는 MERIE 장비를 이용하여 실시한다.
상기 ICP 타입의 장비를 이용한 건식 식각 공정은 3 내지 100mTorr의 압력과 500 내지 1000W의 소오스 및 바이어스 파워를 인가하여 실시한다.
상기 MERIE 장비를 이용한 건식 식각 공정은 10 내지 200mTorr의 압력과 100 내지 1000W의 소오스 및 바이어스 파워를 인가하여 실시한다.
상기 유전체막은 ONO 구조 또는 고유전체 물질을 이용하여 형성한다.
상기 고유전체 물질은 Al2O3, HfO2, ZrO2, SiON, La2O3, Y2O3, TiO2, CeO2, N2O3, Ta2O5, BaTiO3, SrTiO3, BST, PZT 등의 재료와 혼합 산화물인 HfxAlyOz, ZrxAlyOz, HfSiO4, ZrSiO4 등을 포함한다.
상기 하드 마스크막은 산화막 또는 아모포스 카본 등을 이용하여 형성한다.
또한, 본 발명의 다른 실시 예에 따른 플래쉬 메모리 소자의 제조 방법은 반도체 기판의 제 1 영역에 터널 산화막, 제 1 도전층 및 질화막을 적층하고, 상기 반도체 기판의 제 2 영역에 소자 분리막을 형성하는 단계; 상기 질화막을 제거한 후 건식 식각 공정으로 상기 소자 분리막을 소정 두께 식각하는 단계; 상기 소자 분리막과 일부 중첩되도록 상기 제 1 도전층 상부에 제 2 도전층을 형성하여 플로팅 게이트 패턴을 형성하는 단계; 및 전체 구조 상부에 유전체막, 제 3 도전층 및 하드 마스크막을 형성한 후 패터닝하여 콘트롤 게이트를 형성하고, 상기 콘트롤 게이트를 마스크로 상기 플로팅 게이트 패턴을 식각하여 플로팅 게이트를 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 1(a) 내지 도 1(d)는 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 제조 방법을 순서적으로 설명하기 위해 도시한 소자의 단면도이다.
도 1(a)를 참조하면, 반도체 기판(101) 상부에 터널 산화막(102), 제 1 도전층(103), 버퍼 산화막(104) 및 질화막(105)을 순차적으로 형성한다. 제 1 도전층(103)은 폴리실리콘막을 이용하여 500∼2000Å의 두께로 형성하는데, 바람직하게는 언도프트 폴리실리콘막 및 도프트 폴리실리콘막을 적층하여 형성한다. 그리고, 액 티브 영역과 필드 영역을 확정하기 위해 소자 분리 마스크를 이용한 사진 및 식각 공정으로 질화막(105)을 패터닝한다. 패터닝된 질화막(105)을 식각 마스크로 버퍼 산화막(104), 제 1 도전층(103), 터널 산화막(102) 및 반도체 기판(101)을 소정 깊이로 식각하여 트렌치를 형성한다. 트렌치는 필드 영역에 형성되며, 액티브 영역과 필드 영역이 평행하게 확정되는데, 액티브 영역에는 제 1 도전층(103)이 패터닝되어 플로팅 게이트 패턴이 확정된다. 그리고, 트렌치가 매립되도록 전체 구조 상부에 절연막을 형성한 후 질화막(106)이 노출되도록 CMP 공정을 실시하여 소자 분리막(106)을 형성한다. 여기서, 소자 분리막(106)은 HDP 산화막을 이용하거나, HDP 산화막과 SOD막을 적층하여 형성한다.
도 1(b)를 참조하면, 소자 분리막(106)을 일부 식각한 후 인산(H3PO4)을 이용한 습식 식각 공정으로 질화막(105)을 제거한다. 소자 분리막(106)은 질화막(105) 두께로 식각하여 질화막(105) 식각 후 소자 분리막(106)과 버퍼 산화막(104)의 높이가 거의 같도록 한다. 여기서, 버퍼 산화막(104)은 질화막(105) 제거시 제 1 도전층(103)을 보호하는 역할을 한다.
도 1(c)를 참조하면, 제 1 도전층(103)은 식각되지 않으면서 소자 분리막(106)만 식각되는 조건의 건식 식각 공정으로 소자 분리막(106)을 소정 두께 식각한다. 이에 의해 소자 분리막(106)의 EFH(Effective Field oxide Height)를 조절한다. 이때, 소자 분리막(106)이 식각되면서 버퍼 산화막(104)도 식각된다. 소자 분리막(106) 식각 공정은 CF4 및/또는 CHF3 가스가 포함된 혼합 가스를 이용하여 실시 하는데, 바람직하게는 CF4, CHF3, Ar 및 산소(O2)의 혼합 가스를 이용하여 실시한다. 여기서, 아르곤 가스는 0 내지 50sccm 정도로 미량 유입시킨다. 한편, 소자 분리막(106) 식각 공정은 ICP 타입의 장비 또는 MERIE 장비를 이용하여 실시한다. ICP 타입의 장비를 이용할 경우 3∼100mTorr의 압력과 500∼1000W의 소오스 및 바이어스 파워를 인가하여 실시하고, MERIE 장비를 이용할 경우 10∼200mTorr의 압력과 100∼1000W의 소오스 및 바이어스 파워를 인가하여 실시한다. 특히, MERIE 타입의 산화막 식각 챔버는 다른 식각 챔버에 비해 도전층에 대한 보다 높은 식각 선택비의 확보가 가능하며, 낮은 바이어스를 이용하면 이온의 충돌 효과를 최소화할 수 있어 스퍼터링에 의한 제 1 도전층(103) 상부의 손상을 방지할 수 있다.
도 1(d)를 참조하면, 전체 구조 상부에 유전체막(107), 제 2 도전층(108) 및 하드 마스크막(109)을 형성한다. 유전체막(107)은 ONO 구조의 막 또는 고유전체 물질을 이용하여 형성한다. 고유전체 물질로는 Al2O3, HfO2, ZrO2, SiON, La2O3, Y2O3, TiO2, CeO2, N2O3, Ta2O5, BaTiO3, SrTiO3, BST, PZT 등의 재료와 혼합 산화물인 HfxAlyOz, ZrxAlyOz, HfSiO4, ZrSiO4 등을 사용한다. 한편, 제 2 도전층(107)은 폴리실리콘막의 단일층 또는 폴리실리콘막과 텅스텐 실리사이드막의 적층 구조를 이용하여 형성한다. 또한, 하드 마스크막(109)은 산화막 또는 아모포스 카본 등을 이용하여 형성한다. 그리고, 콘트롤 게이트 마스크를 이용한 사진 및 식각 공정으로 하드 마스크막(109)을 패터닝한 후 제 2 도전층(108)을 식각하여 소자 분리막(106)과 수직 방향으로 콘트롤 게이트를 형성한다. 계속된 식각 공정으로 유전체막(107) 내지 터널 산화막(102)의 소정 영역을 식각하여 플로팅 게이트를 형성한다.
한편, 상기 실시 예에서는 플로팅 게이트용 도전층을 단일층으로 형성하는 공정에 대해 기술하였지만, 여기에 국한되지 않고 콘트롤 게이트 및 플로팅 게이트 형성시 노출된 영역의 소자 분리막이 식각되어 반도체 기판의 측면이 노출되는 다른 공정에도 이용될 수 있다. 예컨데, 제 1 및 제 2 도전층의 적층 구조를 이용하여 플로팅 게이트를 형성하는 소위 SA-STI(Self Aligned Shallow Trench Isolation) 공정에도 이용할 수 있는데, 그 공정을 개략적으로 설명하면 다음과 같다. 반도체 기판 상부에 터널 산화막, 제 1 도전층, 버퍼 산화막 및 질화막을 형성한 후 이들의 소정 영역 및 반도체 기판을 소정 깊이로 식각하여 트렌치를 형성한다. 트렌치를 매립하여 소자 분리막을 형성한 후 소자 분리막을 소정 두께 식각하고, 질화막을 제거한 후 EFH를 조절하기 위해 소자 분리막을 식각하는 공정을 제 1 도전층에 대한 식각 선택비가 우수한 조건의 건식 식각 공정으로 실시한다. 그리고, 소자 분리막과 중첩되도록 제 2 도전층을 형성하여 제 1 및 제 2 도전층으로 이루어진 플로팅 게이트 패턴을 형성한다. 이후 공정은 도면을 이용하여 설명한 공정과 동일하다. 여기서, 제 1 도전층은 100∼1000Å의 두께로 형성하고, 제 2 도전층은 200∼1500Å의 두께로 형성한다.
상술한 바와 같이 본 발명에 의하면 트렌치를 형성하기 위한 식각 마스크로 작용하는 질화막을 제거한 후 EFH를 조절하기 위한 소자 분리막 식각 공정을 도전층은 식각되지 않으면서 소자 분리막만이 식각되는 조건의 건식 식각으로 실시함으로써 플로팅 게이트용 도전층의 측면 및 상부 손상을 방지할 수 있어 소자의 신뢰성을 향상시킬 수 있다.
Claims (14)
- 반도체 기판의 제 1 영역에 터널 산화막, 제 1 도전층 및 질화막이 적층된 플로팅 게이트 패턴을 형성하고, 상기 반도체 기판의 제 2 영역에 소자 분리막을 형성하는 단계;상기 질화막을 제거한 후 건식 식각 공정으로 상기 소자 분리막을 소정 두께 식각하는 단계; 및전체 구조 상부에 유전체막, 제 2 도전층 및 하드 마스크막을 형성한 후 패터닝하여 콘트롤 게이트를 형성하고, 상기 콘트롤 게이트를 마스크로 상기 플로팅 게이트 패턴을 식각하여 플로팅 게이트를 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 플로팅 게이트 패턴 및 소자 분리막은상기 반도체 기판 상부에 상기 터널 산화막, 상기 제 1 도전층 및 질화막을 순차적으로 형성하는 단계;소자 분리 마스크를 이용한 사진 및 식각 공정으로 상기 질화막 내지 상기 터널 산화막의 소정 영역을 식각하여 상기 플로팅 게이트 패턴을 형성한 후 상기 반도체 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계;상기 트렌치가 매립되도록 전체 구조 상부에 절연막을 형성하는 단계; 및상기 질화막이 노출되도록 상기 절연막을 연마하여 상기 소자 분리막을 형성하는 단계에 의해 형성되는 플래쉬 메모리 소자의 제조 방법.
- 제 2 항에 있어서, 상기 절연막은 HDP 산화막으로 형성하거나 HDP 산화막과 SOD막을 적층하여 형성하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 질화막을 제거하기 이전에 상기 소자 분리막을 상기 질화막 두께만큼 제거하는 단계를 더 포함하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 건식 식각 공정은 상기 제 1 도전층이 식각되지 않고 상기 소자 분리막만을 식각하는 조건으로 실시하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 건식 식각 공정은 CF4 또는 CHF3 가스가 포함된 혼합 가스를 이용하여 실시하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 건식 식각 공정은 ICP 타입의 장비 또는 MERIE 장비를 이용하여 실시하는 플래쉬 메모리 소자의 제조 방법.
- 제 7 항에 있어서, 상기 ICP 타입의 장비를 이용한 건식 식각 공정은 3 내지 100mTorr의 압력과 500 내지 1000W의 소오스 및 바이어스 파워를 인가하여 실시하는 플래쉬 메모리 소자의 제조 방법.
- 제 7 항에 있어서, 상기 MERIE 장비를 이용한 건식 식각 공정은 10 내지 200mTorr의 압력과 100 내지 1000W의 소오스 및 바이어스 파워를 인가하여 실시하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 유전체막을 형성하기 이전에 세정 공정을 실시하고, 이로 인해 상기 소자 분리막이 소정 두께 식각되는 단계를 더 포함하는 플래쉬 메모리 소자의 제조 방법.
- 상기 유전체막은 ONO 구조 또는 고유전체 물질을 이용하여 형성하는 플래쉬 메모리 소자의 제조 방법.
- 제 11 항에 있어서, 상기 고유전체 물질은 Al2O3, HfO2, ZrO2, SiON, La2O3, Y2O3, TiO2, CeO2, N2O3, Ta2O5, BaTiO3, SrTiO3, BST, PZT 등의 재료와 혼합 산화물인 HfxAlyOz, ZrxAlyOz, HfSiO4, ZrSiO4 등을 포함하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 하드 마스크막은 산화막 또는 아모포스 카본 등을 이용하여 형성하는 플래쉬 메모리 소자의 제조 방법.
- 반도체 기판의 제 1 영역에 터널 산화막, 제 1 도전층 및 질화막을 적층하고, 상기 반도체 기판의 제 2 영역에 소자 분리막을 형성하는 단계;상기 질화막을 제거한 후 건식 식각 공정으로 상기 소자 분리막을 소정 두께 식각하는 단계;상기 소자 분리막과 일부 중첩되도록 상기 제 1 도전층 상부에 제 2 도전층 을 형성하여 플로팅 게이트 패턴을 형성하는 단계; 및전체 구조 상부에 유전체막, 제 3 도전층 및 하드 마스크막을 형성한 후 패터닝하여 콘트롤 게이트를 형성하고, 상기 콘트롤 게이트를 마스크로 상기 플로팅 게이트 패턴을 식각하여 플로팅 게이트를 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조 방법.
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