KR20080061514A - 반도체 소자의 게이트 형성 방법 - Google Patents

반도체 소자의 게이트 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 게이트 형성 방법에 관한 것으로, 활성 영역에는 게이트 절연막 및 제1 도전막이 형성되고 소자 분리 영역에는 소자 분리막이 형성된 반도체 기판이 제공되는 단계와, 상기 반도체 기판의 셀 영역에 형성된 상기 소자 분리막의 높이를 낮추기 위하여 식각 공정을 실시하는 단계와, 상기 소자 분리막의 중심부가 노출되도록 상기 제1 도전막의 측벽에 스페이서를 형성하는 단계와, 상기 스페이서를 마스크로 하여 상기 노출된 소자 분리막의 일부를 제거하는 식각 공정을 실시하여 홈을 형성하는 단계와, 상기 식각 공정들에 의해 손상된 상기 제1 도전막 표면을 산화시켜 산화막을 형성하는 단계 및 상기 산화막을 제거하는 단계를 포함하기 때문에, ㅍ써 플로팅 게이트용 도전막의 손상된 표면을 효과적으로 제거할 수 있다.
게이트 형성, 식각, 플로팅 게이트, 손상

Description

반도체 소자의 게이트 형성 방법{METHOD FOR FORMING GATE OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1j는 본 발명의 바람직한 실시예에 따른 반도체 소자의 게이트 형성 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
102 : 반도체 기판 104 : 게이트 절연막
106 : 플로팅 게이트용 도전막 108 : 마스크
110 : 소자 분리막 112 : PCL 마스크
114 : 절연막 116 : 산화막
본 발명은 반도체 소자의 게이트 형성 방법에 관한 것으로, 특히 게이트 형성 중 손상된 부분을 제거하는 반도체 소자의 게이트 형성 방법에 관한 것이다.
NAND 플래시 메모리 소자(flash memory device)는 프로그래밍(programming) 및 소거(erase) 특성이 가능한 비휘발성 메모리 특성뿐 아니라 고집적화에 유리한 구조 때문에 최근 많이 연구되고 개발되는 메모리 소자이다. 이러한 플래시 메모리 소자는 반도체 기판상에 플로팅 게이트(floating gate)와 콘트롤 게이트(control gate)가 유전체막을 사이에 두고 형성되며, 플로팅 게이트 하부에는 게이트 절연막이 형성된 구조로 이루어진다.
이러한 NAND 플래시 메모리 소자는 반도체 기판 상부에 게이트 절연막, 플로팅 게이트, 유전체막 및 콘트롤 게이트 등을 적층하여 형성한 뒤 게이트 식각 공정으로 적층막을 패터닝함으로써 형성한다. 이러한 게이트 식각 공정은 인시투(in-situ) 방식으로 각각의 식각 타겟층을 형성하는 물질에 적합한 식각 조건으로 변경하면서 실시한다. 그런데, 종래 기술에서는 게이트 식각 공정을 실시할 때 식각 타겟이 아닌 막이 손상되는 문제점이 발생된다. 특히, 소자 분리막이나 스페이서 산화막을 식각하는 공정은 플라즈마를 이용하는 건식 식각으로 실시하는데, 이때 플로팅 게이트가 노출된 상태에서 실시되기 때문에 노출된 플로팅 게이트의 표면에 손상이 발생된다. 이러한 플로팅 게이트의 손상 부분을 잔류시킨 상태에서 플로팅 게이트의 상부에 유전체막을 형성하게 되면, 유전체막의 등가 산화막 두께(Equivalent Oxide Thickness; EOT)는 비정상적으로 높게 되고 유전체막의 항복 전압(Breakdown Voltage; BV)은 비정상적으로 낮게 된다. 따라서 반도체 소자의 성능이 저하되는 문제점이 발생된다.
본 발명은 게이트 식각 공정 중에 손상된 플로팅 게이트의 표면에 산화막을 형성한 후 산화막을 제거함으로써 손상된 플로팅 게이트의 표면을 제거할 수 있다.
본 발명에 따른 반도체 소자의 게이트 형성 방법은, 활성 영역에는 게이트 절연막 및 제1 도전막이 형성되고 소자 분리 영역에는 소자 분리막이 형성된 반도체 기판이 제공되는 단계와, 상기 반도체 기판의 셀 영역에 형성된 상기 소자 분리막의 높이를 낮추기 위하여 식각 공정을 실시하는 단계와, 상기 소자 분리막의 중심부가 노출되도록 상기 제1 도전막의 측벽에 스페이서를 형성하는 단계와, 상기 스페이서를 마스크로 하여 상기 노출된 소자 분리막의 일부를 제거하는 식각 공정을 실시하여 홈을 형성하는 단계와, 상기 식각 공정들에 의해 손상된 상기 제1 도전막 표면을 산화시켜 산화막을 형성하는 단계 및 상기 산화막을 제거하는 단계를 포함할 수 있다.
상기 산화막은 래디컬 산화 방법으로 형성할 수 있다. 상기 산화막은 20 내지 50Å의 두께로 형성할 수 있다. 상기 산화막은 습식 식각으로 제거할 수 있다. 상기 습식 식각은 HF 또는 BOE를 식각액으로 사용할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1j는 본 발명의 바람직한 실시예에 따른 반도체 소자의 게이트 형성 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도이다.
도 1a를 참조하면, 메모리 셀이 형성되는 셀 영역(A)과 메모리 셀을 구동시키기 위한 트랜지스터가 형성되는 주변 회로 영역(B)을 포함하는 반도체 기판(102) 상부에 스크린 산화막(screen oxide; 도시하지 않음)을 형성한다. 스크린 산화막은 후속 공정에서 실시되는 웰(well) 이온 주입 공정 또는 문턱 전압 이온 주입 공정시 반도체 기판(102)의 계면(surface)이 손상되는 것을 방지한다. 여기서, 웰 이온 주입 공정은 반도체 기판(102)에 웰 영역을 형성하기 위해 실시되고, 문턱 전압 이온 주입 공정은 트랜지스터와 같은 반도체 소자의 문턱 전압을 조절하기 위해 실시된다. 이로써, 반도체 기판(102)에는 웰 영역(도시하지 않음)이 형성되고, 웰 영역은 트리플(triple) 구조로 형성될 수 있다.
이어서, 스크린 산화막을 제거하고 반도체 기판(102) 상부에 게이트 절연막(104), 플로팅 게이트용 도전막(106) 및 마스크(108)를 순차적으로 형성한다. 바람직하게는, 게이트 절연막(104)은 산화막으로 형성하고 플로팅 게이트용 도전막(106)은 폴리 실리콘으로 형성하며 마스크(108)는 질화막으로 형성할 수 있다. 한편, 플로팅 게이트용 도전막(106)과 마스크(108) 사이에 버퍼 산화막(도시하지 않음)을 형성할 수도 있다.
도 1b를 참조하면, 마스크(108; 도 1a 참조), 플로팅 게이트용 도전막(106), 게이트 절연막(104)를 패터닝하고 계속해서 반도체 기판(102)의 일부를 식각하여 트렌치를 형성한다. 그리고 트렌치를 포함하는 전체 상부에 절연막, 예를 들면 고밀도 플라즈마(High Density Plasma; HDP) 산화막이나 O3-TEOS 산화막, SOG(Spin On Glass) 산화막 등을 형성하여 트렌치를 갭필(gap fill)한다. 이어서, 화학 기계적 연마 (Chemical Mechanical Polishing; CMP) 공정을 실시한 후 마스크(108)를 제거하여 소자 분리막(110)을 형성한다.
도 1c를 참조하면, 주변 회로 영역(B)의 전체 구조 상부에 PCL(Peri Closed Layer) 마스크(112)를 형성한다. 이때 셀 영역(A)은 PCL 마스트(112)가 형성되지 않아 오픈(open)된다.
도 1d를 참조하면, PCL 마스크(112)를 이용한 식각 공정으로 셀 영역(A)의 소자 분리막(110)의 일부를 제거하여 소자 분리막(110)의 높이를 낮춘다. 셀 영역(A)의 소자 분리막(110)은 건식 식각 공정으로 제거하는 것이 바람직하다. 이러한 식각 공정을 통해 셀 영역(A)에서는 소자 분리막(110)이 적절한 유효 소자 분리막 높이(Effective isolation Height; EFH)를 가지게 된다. 한편, 셀 영역(A)에서 소자 분리막이 제거되는 동안 셀 영역(A)의 플로팅 게이트용 도전막(106)은 건식 식각 공정에 노출된다. 따라서 노출된 셀 영역(A)의 플로팅 게이트용 도전막(106)의 표면에는 식각 공정에 의한 손상(106a)이 발생된다.
도 1e를 참조하면, PCL 마스크(112; 도 1d 참조)를 제거한다.
도 1f를 참조하면, 셀 영역(A)과 주변 회로 영역(B)을 포함하는 전체 구조 상부에 절연막(114)을 형성한다. 절연막(114)은 산화막으로 형성하며, 플로팅 게이 트용 도전막(106) 또는 소자 분리막(110)으로 인하여 형성된 단차가 유지될 수 있는 두께로 형성하는 것이 바람직하다.
도 1g를 참조하면, 절연막(114)에 대해 식각 공정을 실시하여 셀 영역(A)의 플로팅 게이트용 도전막(106) 측벽에만 절연막(114)이 잔류하도록 한다. 이때, 상대적으로 식각되는 절연막(114)의 두께가 얇은 셀 영역(A)의 소자 분리막(110) 상부는 노출되고, 노출된 소자 분리막(110)은 리세스된다. 이는 후속하는 공정에서 형성되는 콘트롤 게이트와 플로팅 게이트가 서로 대면하는 면적을 증가시켜 간섭 효과(interference effect)를 개선하기 위함이다. 상기 공정에서, 절연막(114) 식각 공정 중에 셀 영역(A)과 주변 회로 영역(B)의 플로팅 게이트용 도전막(106)의 일부가 노출된다. 이렇게 노출되는 셀 영역(A)과 주변 회로 영역(B)의 플로팅 게이트용 도전막(106)의 표면에는 식각 공정에 의한 손상(106a, 106b)이 발생된다.
한편, 절연막(114)이 제거되면서 노출되는 주변 회로 영역(B)의 소자 분리막(110)은 일부가 제거되어 주변 회로 영역(B)의 소자 분리막(110)의 높이가 낮아질 수 있다.
도 1h를 참조하면, 잔류하는 절연막(114; 도 1g 참조)을 제거한다.
이하에서는, 전술한 공정 중에 손상이 발생된 셀 영역(A)과 주변 회로 영역(B)의 플로팅 게이트용 도전막(106)의 표면을 제거하는 공정을 설명한다.
도 1i를 참조하면, 셀 영역(A)과 주변 회로 영역(B)의 손상된 플로팅 게이트용 도전막(106)의 표면을 산화시켜 산화막(116)을 형성한다. 산화막(116)은 래디컬 산화 방법을 사용하여 형성하며, 플로팅 게이트용 도전막(106)이 손상된 두께, 예 를 들면 20 내지 50Å의 두께로 형성하는 것이 바람직하다.
도 1j를 참조하면, 산화막(116; 도 1i 참조)을 제거한다. 산화막(116)은 HF 또는 BOE를 식각액으로 사용하는 습식 식각으로 제거하는 것이 바람직하다. 이와 같은 공정을 통하여 셀 영역(A)과 주변 회로 영역(B)에서 손상된 플로팅 게이트용 도전막(106)의 표면은 제거될 수 있다.
본 발명에 따르면, 게이트 형성을 위한 식각 공정 중에 손상을 입은 플로팅 게이트용 도전막의 표면에 산화막을 형성하고 산화막을 제거함으로써 플로팅 게이트용 도전막의 손상된 표면을 효과적으로 제거할 수 있다. 이로써, 플로팅 게이트 도전막 상부에 형성되는 유전체막의 등가 산화막 두께와 항복 전압을 정상적으로 조절할 수 있다. 이와 더불어, 제거된 산화막의 두께만큼 셀 영역의 플로팅 게이트용 도전막의 상부의 폭이 줄어들기 때문에, 셀 간 간섭 효과를 억제할 수 있다.

Claims (5)

  1. 활성 영역에는 게이트 절연막 및 제1 도전막이 형성되고 소자 분리 영역에는 소자 분리막이 형성된 반도체 기판이 제공되는 단계
    상기 반도체 기판의 셀 영역에 형성된 상기 소자 분리막의 높이를 낮추기 위하여 식각 공정을 실시하는 단계;
    상기 소자 분리막의 중심부가 노출되도록 상기 제1 도전막의 측벽에 스페이서를 형성하는 단계;
    상기 스페이서를 마스크로 하여 상기 노출된 소자 분리막의 일부를 제거하는 식각 공정을 실시하여 홈을 형성하는 단계;
    상기 식각 공정들에 의해 손상된 상기 제1 도전막 표면을 산화시켜 산화막을 형성하는 단계; 및
    상기 산화막을 제거하는 단계를 포함하는 반도체 소자의 게이트 형성 방법.
  2. 제1항에 있어서,
    상기 산화막은 래디컬 산화 방법으로 형성하는 반도체 소자의 게이트 형성 방법.
  3. 제1항에 있어서,
    상기 산화막은 20 내지 50Å의 두께로 형성하는 반도체 소자의 게이트 형성 방법.
  4. 제1항에 있어서,
    상기 산화막은 습식 식각으로 제거하는 반도체 소자의 게이트 형성 방법.
  5. 제4항에 있어서,
    상기 습식 식각은 HF 또는 BOE를 식각액으로 사용하는 반도체 소자의 게이트 형성 방법.
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