KR100745609B1 - 비휘발성 메모리 및 그 형성 방법 - Google Patents

비휘발성 메모리 및 그 형성 방법 Download PDF

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Abstract

플래시 EEPROM 어레이는 제1 부유 게이트 전극을 갖는 EEPROM 셀 제1행과 제2 부유 게이트 전극을 갖는 EEPROM 셀 제2행을 포함한다. 제1 부유 게이트 전극은 제1 방향으로 향하며 집합적으로 제1 부유 게이트 전극의 L형 부분을 정의하는 수평 분절 및 수직 분절을 포함한다. 제2 부유 게이트 전극은 상기 제1 방향에 반대인 제2 방향으로 향하며 집합적으로 제2 부유 게이트 전극의 L형 부분을 정의하는 수평 분절 및 수직 분절을 포함한다.
부유 게이트, 플래시 메모리, 커플링비, 간섭

Description

비휘발성 메모리 및 그 형성 방법{METHOD OF FORMING A NON-VOLATILE MEMORY AND METHOD FOR FORMING THE SAME}
도 1a는 통상적인 낸드형 EEPROM 소자의 사시도이다.
도 1b는 도 1a의 I-I'선을 따라 절단했을 때의 통상적인 낸드형 EEPROM 소자의 단면도이다.
도 1c는 도 1a의 II-II'선을 따라 절단했을 때의 통상적인 EEPROM 소자의 단면도이다.
도 2a는 본 발명의 일 실시예에 따른 낸드형 EEPROM 소자의 평면도이다.
도 2b는 도 2a의 B-B'선을 따라 절단했을 대의 본 발명의 일 실시예에 다른 낸드형 EEPROM 소자의 단면도이다.
도 2c는 도 2a의 C-C'선을 따라 절단했을 대의 본 발명의 일 실시예에 다른 낸드형 EEPROM 소자의 단면도이다.
도 2d는 도 2a의 D-D'선을 따라 절단했을 대의 본 발명의 일 실시예에 다른 낸드형 EEPROM 소자의 단면도이다.
도 3a-3i 및 도 4a-4i는 본 발명의 실시예에 따른 EEPROM 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 5a-5e 및 도 6a-6e는 본 발명의 다른 실시예에 따른 EEPROM 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 7a는 본 발명의 실시예에 따른 플래시 EEPROM 어레이의 L형 부유 게이트 전극의 어레이를 보여주는 사시도이다.
도 7b는 본 발명의 실시예에 따른 L형 부유 게이트 전극을 갖는 플래시 EEPROM 어레이의 일 부분을 보여주는 사시도이다.
도 7c는 도 7b의 C-C'선을 따라 절단했을 때의 플래시 EEPROM 어레이의 단면도이다.
도 7d는 도 7b의 D-D'선을 따라 절단했을 때의 플래시 EEPROM 어레이의 단면도이다.
도 7e는 도 7b의 E-E'선을 따라 절단했을 때의 플래시 EEPROM 어레이의 단면도이다.
도 8은 본 발명의 일 실시예에 따른 L형 부유 게이트 전극을 갖는 플래시 EEPROM 소자의 일부분을 보여주는 사시도이다.
도 9a-9m은 본 발명의 실시예들에 따른 L형 부유 게이트 전극을 갖는 EEPROM 셀들의 단면도이다.
도 10a-10j 및 도 11a-11j는 본 발명의 실시예에 따른 EEPROM 어레이 형성 방법을 설명하기 위한 단면도들이다.
도 12a-12b는 본 발명의 실시예에 따른 EEPROM 어레이 형성 방법을 설명하기 위한 사시도들이다.
본 발명은 집적회로 메모리 소자 및 그 형성 방법에 관련된 것으로서, 더욱 상세하게는 비휘발성 메모리 소자 및 그 형성 방법에 관련된 것이다.
전기적 소거 및 프로그램 가능한 읽기전용 메모리(EEPROM)는 비휘발성 메모리 소자의 한 종류로서, 임베디드 애플리케이션 및 대량 저장 애플리케이션을 포함하는 많은 애플리케이션에 사용될 수 있다. 전형적인 임베디드 애플리케이션에서, EEPROM 소자는 예를 들어 빠른 임의 접근 읽기 시간이 요구되는 개인용 컴퓨터 또는 모바일 폰에서 코드 저장을 제공하기 위해서 사용될 수 있다. 전형적인 대양 저장 애플리케이션은 높은 저장 용량 및 낮은 비용을 요구하는 메모리 카드 애플리케이션을 포함한다.
낸드형 플래시 메모리는 EEPROM의 한 종류로서, 다른 비휘발성 메모리 소자에 비해서 낮은 비용 및 높은 저장 용량을 제공할 수 있다. 전형적인 낸드형 플래시 메모리는 나란히 배치된 다수의 낸드형 스트링을 포함한다. 낸드형 스트링 내의 각각의 EEPROM 셀은 대응하는 워드라인에 전기적으로 연결되며, 부유 게이트 전극 및 제어 게이트 전극을 포함한다. 이 EEPROM 셀들은 싱글 레벨(single-level) 또는 멀티 레벨(multi-level) 프로그램 상태를 지원하는 셀일 수 있다. 싱글 레벨프로그램 상태를 지원하는 EEPROM 셀들은 싱글 레벨 셀들(SLC)이라고 불린다. 특히, SLC는 논리 1 저장 값으로 간주되는 소거 상태 및 논리 0 저장 값으로 간주되는 프로그램 상태를 지원한다. SLC는 소거 상태에서 음의 문턱전압(Vth) (예를 들어, -3V < Vth <-1V)을 가질 수 있고, 프로그램 상태에서 양의 문턱전압(예를 들어 1V < Vth < 3V)을 가질 수 있다.
EEPROM 셀의 상태는 선택 셀에 대해서 읽기 동작을 수행하는 것에 의해서 판독될 수 있다. 본 발명이 속하는 기술 분야에서 잘 알려져 있듯이, 낸드 스트링은, 선택 셀이 소거 상태이고 선택 워드라인 전압(예를 들어 0V)이 선택 셀의 문턱전압보다 클 때, 프리차징된(precharged) 비트라인 (BL)을 방전하는 동작을 한다. 그러나 선택 셀이 프로그램 상태라면, 선택 워드라인 전압(예를 들어 0V)이 선택 셀의 문턱전압보다 낮아 선택 셀이 '오프'를 유지하기 때문에, 낸드 스트링은 프리차징된 비트라인에 개방 회로를 제공한다. 낸드형 플래시 메모리의 다른 특성들은 2006년 2월 21일자로 출원된 미국 특허출원번호 11/358,648호 및 1997년 11월 판 고체 상태 회로에 관한 IEEE 논문 Vol.32, No.11, pp 1748-1757에 실린 정 등에 의한 논문 제목 "A 3.3 Volt Single Power Supply 16-Mb Nonvolatile Virtual DRAM Using a NAND Flash Memory Technology"에 개시되어 있으며, 이들 개시 내용들이 본 명세서에 포함된다.
EEPROM 셀을 프로그램 또는 소거하는 동작은 높은 프로그램 또는 소거 전압을 EEPROM 셀의 제어 전극 또는 채널 영역에 인가하는 것을 포함한다. 본 발명이 속하는 기술 분야에서 잘 알려져 있듯이, 프로그램 전압은 충분히 커서 충분한 개수의 전자를 셀 내의 부유 게이트로 끌어 모아야 하고, 소거 전압은 충분히 커서 부유 게이트에 축적된 전자들의 대부분을 방출하여야 한다. 이 같은 전자들의 축적 및 방출 동작은 EEPROM 셀의 문턱전압의 변동으로 이어진다. 전술한 싱글 및 멀티 레벨 셀들에서, 예를 들어, EEPROM 셀을 프로그램하는 동작은 EEPROM 셀의 문턱전압을 증가시키고, EEPROM 셀을 소거하는 동작은 EEPROM 셀의 문턱전압을 감소시킨다.
하지만, EEPROM 소자의 집적도가 증가함에 따라, 아주 가까이 인접한 EEPROM 셀들의 부유 게이트 전극들 사이의 기생 용량이 증가한다. 도 1a-1c에 도시되어 있듯이, 이 기생 용량은 인접한 부유 게이트 전극들 사이의 중첩 면적에 직접적으로 비례하고 이들 사이의 측면 거리에 반비례한다. 그런데 이 측면 거리는 소자의 집적도가 증가함에 따라 감소한다. 특히, 도 1a는 낸드형 EEPROM 소자의 어레이를 도시한다. 이 어레이는 일정 간격을 두고 떨어져 이차원적으로 (예를 들어 행 및 열 방향으로) 배열된 복수 개의 부유 게이트 전극들(19)을 포함한다. 부유 게이트 전극들(19) 각각은 기판(11)의 활성 영역(13)으로부터 터널 절연막(17)에 의해서 떨어져 있다. 활성 영역들(13)은 트렌치 격리 영역들(15)에 의해서 정의된다. 특정 행에 있는 각 EEPROM 셀의 제어 게이트들은 연결되어 대응하는 워드라인(23)(도면에서 워드라인 A, B, C)을 형성한다. 각 부유 게이트 전극(19)은 게이트간 절연막(21)에 의해서 대응하는 워드라인으로부터 떨어져 있다. 도 1b 및 1c에 도시된 것 같이, 제어 게이트 전극들(19)은 비트라인 방향에서 소스/드레인 영역들(25)에 의해서 서로 떨어져 있으며, 워드라인 방향에서는 소자분리 영역들(15)에 의해서 서로 떨어져 있다. 비트라인 방향에서 부유 게이트 전극들 사이의 중첩 면적은 h1W1 이고, 워드라인 방향에서 부유 게이트 전극들 사이의 중첩 면적은 h1W2 이다.
고집적화에 따른 기생 용량의 증가에 따른 전술한 영향들 및 다른 영향들은 부유 게이트들 사이의 간섭을 야기한다. 이 같은 간섭이 충분히 크면, 선택 EEPROM 셀의 프로그램 동작은 선택 셀에 인접한 EEPROM 셀들의 문턱전압이 이동하는 결과를 초래한다. 이 같은 문턱전압의 이동은 데이터 읽기 동작에서 비트 에러를 유발하여 메모리 소자의 신뢰성을 감소시킨다. 인접한 부유 게이트 전극들 사이의 기생 용량 증가는 2002년 5월판 IEEE 전자 장치 레터, Vol. 23, No. 5, pp. 264-266에 실린 이재덕 등에 의한 제목 "Effects of Floating-Gate Interference on NAND Flash Memory Cell Operation"에 개시되어 있다.
본 발명은 높은 집적도의 메모리 장치 구현에 적합한 비휘발성 메모리 장치 및 그 형성 방법을 제공하는 것을 목적으로 한다.
본 발명의 실시예들은 셀간 결합 용량이 감소된 메모리 셀들을 가지는 비휘발성 메모리 소자를 포함한다. 이 실시예들의 몇몇에 따르면, 비휘발성 메모리 소자, 예를 들어 낸드형 플래시 EEPROM 소자들은 부유 게이트 전극을 갖는 복수의 메모리 셀들을 포함한다. 제어 게이트 전극 및 부유 게이트 전극 사이의 높은 결합 비율을 유지한 채로, 비트라인 방향에서 셀간 기생 용량을 줄일 수 있도록, 부유 게이트 전극들은 오픈-엔디드 랩어라운드 (open-ended wraparound) 모양으로 형성된다. 특히, 각 메모리 셀은 EEPROM 트랜지스터를 포함한다. EEPROM 트랜지스터는 기판의 채널 영역 상에 형성된 터널 절연막 및 상기 터널 절연막 상에 형성된 부유 게이트 전극을 포함한다. 부유 게이트 전극은 절연성 영역으로 채워진 오픈-엔디드 랩어라운드 모양을 나타낸다. 실시예들의 몇몇에 따르면, 부유 게이트 전극은 절연성 영역으로 채워지는 할로 센터(hollow center)를 가지는 사각형 실린더 형태일 수 있다.
본 발명의 다른 실시예들에 따르면, 비휘발성 메모리 어레이는 기판 및 상기 기판에 형성된 EEPROM 셀들의 적어도 하나의 낸드 스트링을 포함한다. 이 EEPROM 셀들의 적어도 하나의 낸드 스트링은 절연물질이 충진된 제1 오픈-엔디드 랩어라운드 형태의 부유 게이트 전극을 구비하는 제1 비휘발성 메모리 셀 및 절연물질이 충진된 제2 오픈-엔디드 랩어라운드 형태의 부유 게이트 전극을 구비하는 제2 비휘발성 메모리 셀을 포함한다. 이 부유 게이트 전극은 상기 제1 오픈-엔디드 랩어라운드 부유 게이트 전극의 종축이 상기 제2 오픈-엔디드 랩어라운드 부유 게이트 전극의 종축과 동일선상에 있도록 구성된다. 상기 적어도 하나의 낸드 스트링은 절연물질이 충진된 제3 오픈-엔디드 랩어라운드 부유 게이트를 구비하는 스트링 선택 트랜지스터 및 절연물질이 충진된 제4 오픈-엔디드 랩어라운드 부유 게이트를 구비하는 그라운드 선택 트랜지스터를 더 포함할 수 있다. 이 실시예들에서, 상기 제1 비휘발성 메모리 셀과 연관된 워드라인은 제1 게이트간 절연막에 의해서 상기 제1 오픈-엔디드 랩어라운드 부유 게이트와 분리되고, 상기 스트링 선택 트랜지스터와 연관된 워드라인은 상기 제3 오픈-엔디드 랩어라운드 부유 게이트와 전기적으로 쇼트 된다.
본 발명의 또 다른 실시예들에 따르면, 비휘발성 메모리 어레이 형성 방법 은, 활성 영역에 의해 서로 떨어진 제1 및 제2 트렌치 분리 영역들을 가지는 기판을 형성하는 것을 포함한다. 터널 절연막이 상기 활성 영역 상에 형성되고 제1 도전막이 제1 및 제2 트렌치 분리 영역의 측벽들 및 상기 터널 절연막 상에 형성된다. 절연성 영역이 상기 터널 절연막 맞은 편으로 확장하는 제1 도전막의 일부분 상에 형성된다. 제2 도전막이 상기 절연성 영역 상에 형성된다. 상기 제2 도전막, 상기 절연성 영역 및 상기 제1 도전막이 패터닝되어 절연성 영역으로 채우진 랩어라운드 부유 게이트 전극이 형성된다.
상기 패터닝 단계 이전에 상기 제2 도전막 상에 게이트간 절연막 상에 게이트간 절연막을 형성하는 단계; 그리고 상기 게이트간 절연막 상에 제3 도전막을 형성하는 단계를 더 포함할 수 있다. 또, 상기 패터닝 단계 이전에 상기 게이트간 절연막을 관통하여 상기 제2 도전막을 노출하는 콘택홀을 형성하는 단계를 더 포함할 수 있다. 이 경우, 상기 제3 도전막을 형성하는 단계는 상기 제3 도전막을 상기 콘택홀 내에 증착하는 것을 포함한다. 상기 패터닝 단계는 상기 제3 도전막, 상기 게이트간 절연막, 상기 제2 도전막, 상기 절연성 영역 그리고 상기 제1 도전막을 순차적으로 패터닝하여 스트링 선택 라인(SSL)을 정의하는 것을 포함한다. 상기 스트링 선택 라인은 패터닝된 제3 도전막의 제1 부분 및 상기 콘택홀 위치에서 상기 패터닝된 제3 도전막의 제1 부분에 전기적으로 연결되는 패터닝된 제2 도전막의 제1 부분을 포함한다.
상기 패터닝 단계 이후에 상기 랩어라운드 부유 게이트로부터 패터닝된 절연성 영역을 제거하는 단계를 더 포함할 수 있다. 상기 제거 단계 이후에 절연성 물 질로 상기 랩어라운드 부유 게이트의 내부를 다시 채우기 위해서 상기 기판 상에 절연막을 증착하는 단계를 더 포함할 수 있다. 상기 절연성 물질은 상대적으로 낮은 유전 상수를 가질 수 있다. 예를 들어 제거된 절연성 영역보다 더 낮은 유전 상수를 가질 수 있다.
본 발명의 또 다른 실시예에 따르면, 비휘발성 메모리 소자는 활성영역을 구비하는 기판을 포함한다. 상기 기판은 제1 도전형의 소스 및 드레인 영역들, 그리고 상기 소스 및 드레인 영역들 사이의 채널 영역을 포함한다. 터널 절연막이 상기 채널 영역 상에 구비되고 부유 게이트 전극이 상기 터널 절연막 상에 구비된다. 부유 게이트 전극은 복수 개의 분절(segments)에 의해 정의되는 비대칭적인 횡단면 (예를 들면 L 형 단면)을 나타낸다. 이 분절들은 옆으로 연장하여 채널 영역의 전체 폭을 가로지르는 적어도 하나의 수평 분절 및 상기 수평 분절의 측면에서 위쪽으로 연장하는 적어도 하나의 수직 분절을 포함한다. 제어 게이트 전극은 부유 게이트 전극 상에 구비된다. 이 제어 게이트 전극은 게이트간 절연막에 의해서 부유 게이트 전극으로부터 분리된다.
본 발명의 또 다른 실시예에 따른 비휘발성 메모리 어레이는 기판 및 제1 비대칭 횡단면을 가지는 부유 게이트 전극을 구비하는 비휘발성 메모리 셀 제1 행을 포함한다. 비휘발성 메모리 셀 제2 행이 구비된다. 상기 비휘발성 메모리 셀 제2 행은 상기 비휘발성 메모리 셀 제1 행에 바로 인접하여 연장한다. 상기 비휘발성 메모리 셀 제2 행은 제2 비대칭 횡단면을 가지는 부유 게이트 전극을 구비한다. 이 제2 비대칭 횡단면을 갖는 부유 게이트 전극은 상기 기판의 법선(normal)에 대해서 상대적으로 180도 회전하면 상기 제1 비대칭 횡단면을 가지는 부유 게이트 전극과 일치한다. 이 같은 비대칭 부유 게이트 전극들은 서로 바라보는 제1 및 제2 부유 게이트 전극들의 대향면 (opposing surface) 사이의 중첩 면적이 제1 부유 게이트 전극의 횡단면의 전체 면적의 약 75% 정도가 되는 것이 바람직하다.
본 발명의 또 다른 실시예에 따른 플래시 EEPROM 어레이는 제1 부유 게이트 전극을 갖는 EEPROM 셀 제1 행을 포함한다. 이 제1 부유 게이트 전극은 적어도 하나의 수평 분절 및 적어도 하나의 수직 분절을 포함하는 데, 상기 수평 분절 및 수직 분절은 집합적으로 상기 제1 부유 게이트 전극의 제1 L형 부분을 정의하며, 이 제1 L형 부분은 제1 방향을 향한다. 상기 EEPROM 셀 제1 행에 바로 인접하여 연장하는 EEPROM 셀 제2 행이 더 구비된다. 상기 EEPROM 셀 제2 행은 제2 부유 게이트 전극을 구비한다. 이 제2 부유 게이트 전극은 적어도 하나의 수평 분절 및 적어도 하나의 수직 분절을 포함하는 데, 상기 수평 분절 및 수직 분절은 집합적으로 상기 제2 부유 게이트 전극의 제2 L형 부분을 정의하며, 이 제2 L형 부분은 상기 제1 방향과 반대 방향인 제2 방향을 향한다.
본 발명의 또 다른 실시예에 따른 플래시 EEPROM 소자 형성 방법은 기판에서 나란히 위치하여 그 사이에 활성 영역을 한정하는 제1 얕은 트렌치 격리 영역 및 제2 얕은 트렌치 격리 영역을 형성하는 단계를 포함한다. 터널 절연막이 상기 활성 영역 상에 형성되고 도전층이 상기 터널 절연막 상에 그리고 상기 제1 및 제2 얕은 트렌치 격리 영역들의 측면 상에 형성된다. 절연성 버퍼 영역이 상기 제1 및 제2 얕은 트렌치 격리 영역들 사이에서 연장한 도전막 부분 상에 형성된다. 부유 게이 트 전극 마스크 패턴이 사기 절연성 버퍼 영역 상에 그리고 상기 도전막 상에 형성된다. 상기 도전막을 선택적으로 식각하는 단계가 수행되어 상기 제1 및 제2 얕은 트렌치 격이 영역들의 대향하는 측면들 사이에서 연장하는 L형 부유 게이트 전극이 형성된다. 이 선택적 식각 단계는 상기 절연성 버퍼 영역 및 상기 부유 게이트 마스크 패턴을 식각 마스크로 사용하여 수행된다.
상기 플래시 EEPROM 소자 형성 방법은 상기 선택적 식각 단계 이후에 상기 부유 게이트 전극 마스크 및 적어도 상기 버퍼 영역의 일 부분을 제거하는 단계와 상기 L형 부유 게이트 전극 상에 게이트간 절연막을 증착하는 단계를 더 포함할 수 있다. 상기 게이트간 절연막을 증착하는 단계 이전에 상기 제1 및 제2 얕은 트렌치 격리 영역들의 대향하는 측면들을 에치백하는 단계가 더 진행될 수 있다.
상기 플래시 EEPROM 소자 형성 방법은 상기 게이트간 절연막 상에 도전막을 증착하는 단계 및 상기 도전막을 패터닝하여 워드라인을 형성하는 단계를 더 포함할 수 있다. 상기 터널 절연막을 형성하는 단계는 상기 제1 및 제2 얕은 트렌치 격리 영역들 사이에서 연장하는 활성 영역 부분을 열산화하는 것을 포함한다. 상기 제1 및 제2 얕은 트렌치 격리 영역들을 형성하는 단계는 상기 기판에 나란히 위치하는 제1 및 제2 스트립 형상 트렌치들을 형성하는 단계, 상기 트렌치들을 절연물질로 채우는 단계 그리고 상기 절연물질을 에치백하는 단계를 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
본 발명의 제1 실시예에 따른 낸드형 EEPROM 소자가 도 2a-2d에 개략적으로 도시되어 있다. 도 2a는 낸드형 EEPROM 소자의 평면도로서, 활성영역(105)을 구비하는 기판(100)을 제1 방향으로 가로지르는 서로 평행한 복수 개의 비트라인(148)을 도시한다. 도 2b에 도시된 것 같이, 활성영역(105)은 인접한 트렌치 격리 영역(106) 사이에서 확장한다. 트렌치 격리 영역(106)은 얕은 트렌치(104) 내에 위치한다. 비트라인(148)은 대응하는 활성영역(105)에 콘택 플러그(146)에 의해서 연결된다. 비트라인 콘택 플러그(146)은 콘택 오프닝(144) 내에 형성된다. 도 2a는 또한, 기판(100)을 제2 방향으로 가로지르는 워드라인(132a), 스트링 선택 라인(132b), 그라운드 선택 라인(132c) 및 공통 소스 라인(140)을 도시한다 이 제1 및 제2 방향은 비트라인 방향 및 워드라인 방향으로 각각 호칭될 수 있다.
도 2b는 도 2a의 낸드형 플래시 EEPROM 소자의 비트라인 방향 단면을 도시한다. 도 2b에 도시된 것 같이, 각 비트라인(148)은 대응하는 EEPROM 셀 낸드 스트링 내의 대응하는 스트링 선택 트랜지스터(SST)의 드레인 영역(136a)에 전기적으로 연결된다. 이 전기적 연결은 비트라인 콘택 플러그(146)(예를 들어 금속 플러그)에 의해서 제공된다. 이 비트라인 콘택 플러그(146)는 제1 층간절연막(138) 및 제2 층간절연막(142)의 적층 배열을 관통한다. 스트링 선택 트랜지스터(SST)는 또한 소스/드레인 영역(134), 게이트 절연막(110b), 하부 스트링 선택 게이트 전극(120b), 절연 영역(115b) 및 상부 스트링 선택 게이트 전극(128b)을 포함하는 데, 상부 스트링 선택 게이트 전극(128b)은 하부 스트링 선택 게이트 전극(120b)에 전기적으로 연결된다. 절연 영역(115b)은 하부 스트링 선택 게이트 전극(120b)의 하부의 상부 표면(119b) 상에 형성된다. 상부 스트링 선택 게이트 전극(128b)은 도 2a에 도시된 것 같이 스트링 선택 라인(132b)의 일부분이다. 상부 스트링 선택 게이트 전극(128b)은 절연성 하드 마스크 패턴(130b)으로 덮인다. 영역(122b)은 콘택트 오프닝(126a)을 구비하는 게이트간 절연막 패턴을 가리키고, 영역(124b)은 하부 도전 패턴을 가리킨다. 영역들 (122b, 124b)은 집합적으로 버퍼 패턴(125a)을 형성한다.
그라운드 선택 트랜지스터(GST)는 공통 소스 라인(140)에 전기적으로 연결된 소스 영역(136b), 소스/드레인 영역(134), 게이트 절연막(110c), 하부 그라운드 선택 게이트 전극(120c), 절연 영역(115c) 및 상부 그라운드 선택 게이트 전극(128c)을 포함한다. 상부 그라운드 선택 게이트 전극(128c)은 하부 그라운드 선택 게이트 전극(120c)에 전기적으로 연결된다. 절연 영역(115c)은 하부 그라운드 선택 게이트 전극(120c)의 하부의 상부면(119c) 상에 형성된다. 상기 그라운드 선택 게이트 전극(128c)은 도 2a에 도시된 것 같이 그라운드 선택 라인(132c)의 부분이다. 상부 그라운드 선택 게이트 전극(128c)은 절연성 하드 마스크 패턴(130c)에 의해 덮여 보호된다. 영역(122c)은 콘택 오프닝(122c)을 구비하는 게이트간 절연막을 가리키고, 영역(124c)은 하부 도전막 패턴을 가리킨다. 영역들(122c, 124c)은 집합적으로 버퍼 패턴(125b)을 형성한다.
도 2b는 또한 대응하는 비트라인(148)과 연관된 낸드형 스트링의 복수 개의 EEPROM 셀을 도시한다. 이 EEPROM 셀들은 그라운드 선택 라인 및 접지 선택 라인들 사이에서 직렬로 연장한다. 각 EEPROM 셀은 한 쌍의 소스/드레인 영역(134), 터널 산화막(110a), 그리고 상기 터널 산화막(110a) 상에 형성된 부유 게이트 전극(120a)을 포함한다. 터널 산화막(110a)은 기판(110) 내의 대응하는 채널 영역에 대향하여 연장한다. 각 채널 영역은 각 EEPROM 셀 내의 대응하는 한 쌍의 소스/드레인 영역들 사이에서 연장한다.
이하에서 보다 상세히 설명되겠지만, 부유 게이트 전극(120a)은 오픈-엔디드 랩어라운드 형태인데, 그 내부가 절연성 영역(115a)으로 채워진다. 이 절연성 영역(115a)은 부유 게이트 전극(120a)의 하부의 상부면(119a) 상으로 확장한다. 게이트간 절연막 패턴(122a)은 부유 게이트 전극(120a) 상에 형성된다. 제어 게이트 전극(132a)은 대응하는 워드라인의 일부분을 나타내는 데, 하부 도전막 패턴(124a) 및 상부 도전막 패턴(128a)을 포함한다. 상부 도전막 패턴(128a)은 절연성 하드 마스크 패턴(130a)으로 덮이어 보호된다.
도 2a의 낸드형 EEPROM 소자의 단면이 도 2c에 개략적으로 도시되어 있다. 특히 도 2c는 워드라인 방향(예를 들어 도 2a의 C-C' 선)에서 나란히 연장하는 복수 개의 EEPROM 셀을 도시한다. 이 워드라인 방향은 제2 층간절연막(142)이 상부에 확장한 비트라인(148)의 방향에 수직이다. 각 EEPROM 셀은 오픈-엔디드 랩어라운드 부유 게이트 전극(120a)을 포함한다. 이 오픈-엔디드 랩어라운드 부유 게이트 전극(120a)은 바닥 전극 부분(171a), 상부 전극 부분(173a) 및 측면 전극 부분(172a)을 포함한다. 이 전극 부분들은 집합적으로, 비트라인 방향에 종축을 가지는 사각 형태의 실린더 모양을 나타내는 부유 게이트 전극을 정의한다. 이 사각 형태의 실린더는 상기 절연성 영역(115a)으로 채워진다.
도 2c를 다시 참조하면, 각 EEPROM의 소스, 드레인 그리고 채널 영역들은 대응하는 격리 영역(106)에 의해서 인접한 셀의 소스, 드레인 그리고 채널 영역들과 분리된다. 격리 영역(116)은 대응하는 얕은 트렌치(104) 내에 위치한다. 터널 산화막(110a)은 또한 얕은 트렌치들(104)의 상부 측면들 사이에서 확장한다. 게이트간 절연막 패턴(122a), 하부 도전막 패턴(124a), 상부 도전막 패턴(128a) 그리고 하드 마스크 패턴(130a)은 워드라인 방향으로 연속한다.
도 2a의 낸드형 EEPROM 소자의 제2 단면이 도 2d에 도시되어 있다. 도 2d는 워드라인 방향(예를 들어, 도 2a의 D-D'선 방향)으로 나란히 연장하는 복수 개의 스트링 선택 트랜지스터(SST)를 도시한다. 각 스트링 선택 트랜지스터는 오픈-엔디드 랩어라운드형 하부 스트링 선택 게이트 전극(120b), 절연성 영역(115b), 그리고 상부 스트링 선택 게이트 전극(128b) (스트링 선택 워드라인)을 포함한다. 하부 스트링 선택 게이트 전극(120b)은 바닥 전극 부분(171b), 상부 전극 부분(173b), 그리고 측면 전극 부분(172b)을 포함한다. 이 전극 부분들은 집합적으로 사각형상 실린더 형태를 나타내는 하부 스트링 선택 게이트 전극을 정의한다. 이 사각형상 실린더는 절연성 영역(115b)으로 채워진다.
도 2a-2d의 낸드형 EEPROM 소자를 형성하는 방법에 대해서 도 3a-3i, 및 도 4a-4i를 참조하여 설명을 한다. 도 3a-3i는 비트라인 방향의 단면이고 도 4a-4i는 워드라인 방향의 단면이다. 도 3i는 도 2b의 오른쪽 부분에 대응하고 도 4i는 도 2c의 단면에 대응한다.
도 3a 및 도 4a를 참조하면, 본 발명의 일 실시예에 따른 낸드형 EEPROM 소자 형성 방법은 기판(100)의 주표면 상에 하드 마스크 패턴(102)을 형성하는 것을 포함한다. 이 하드 마스크 패턴(102)은 실리콘 질화막 및 실리콘 산화막의 복합층으로 형성되고 약 300 Å~ 2000 Å 두께 범위로 형성될 수 있다. 활성영역(105)은 하드 마스크 패턴(102)을 사용하여 기판(100)을 식각하여 얕은 트렌치(104)를 형성하는 것에 의해서 정의될 수 있다. 이 트렌치(104)는 트렌치 격리 물질(예를 들어 산화물)로 충진된다. 트렌치(104)의 충진은 절연성 물질을 트렌치(104)에 증착하고 증착된 절연성 물질의 상부면이 하드 마스크(102)의 상부면과 실질적으로 동일한 높이를 가지도록 평탄화 또는 에칭백 공정을 진행하는 것에 의해서 형성될 수 있다. 이에 따라, 기판(100) 내에 복수 개의 트렌치 격리 영역(106)이 정의된다.
도 3b 및 도 4b를 참조하면, 하드 마스크 패턴(102)이 제거되어 트렌치 격리 영역(106) 내에 리세스(108)를 노출한다. 이어서, 도 3c 및 도 4c에 도시된 바와 같이, 복수 개의 막질들이 기판(100) 상에 형성된다. 이 막질들은 터널 산화막(110)을 포함한다. 터널 산화막(110)은 활성영역(105)의 노출된 부분을 열산화하는 것에 의해서 형성될 수 있다. 이 터널 산화막(110)은 약 60 Å내지 100Å두께 범위로 형성된다. 제1 폴리실리콘막(112)이 트렌치 격리 영역(106) 및 터널 산화막(110) 상에 콘포말하게(conformally) 형성된다. 제1 폴리실리콘막(112)은 약 50Å내지 200Å두께 범위의 도핑된 또는 도핑되지 않은 막으로 형성될 수 있다. 이어서 상대적으로 두꺼운 절연성 막(114)이 제1 폴리실리콘막(112) 상에 형성된다. 절 연성 막(114)은 예를 들어 약 200Å내지 1000Å두께 범위로 형성될 수 있으며, 리세스(108)를 완전히 매립하기에 충분한 두께로 형성된다.
도 3d 및 도 4d를 참조하면, 절연성 막(114)과 제1 폴리실리콘막(112)이 에치백 또는 화학적기계적연마 등에 의해서 평탄화된다. 이 평탄화 단계는 트렌치 격이 영역(106)의 상부면을 노출하도록 충분한 시간 동안 진행되며 이로써 폴리실리콘 패턴(112a)이 정의된다. 평탄화된 절연성 막(114)의 상부면은 또한 더 에치백되어 리세스(108) 내에 절연성 영역(115)이 정의된다. 도시된 것처럼, 이 절연성 영역(115)의 상부면은 트렌치 격리 영역(106)의 상부면에 비해서 상대적으로 함몰되어 있다.
이어서 도 3e 및 도 4e에 도시된 것 같이, 제2 폴리실리콘막(117)이 도 3d 및 도 4d의 구조 상에 콘포말하게 형성된다. 특히 제2 폴리실리콘막(117)은 트렌치 격리 영역(106), 절연성 영역(115) 및 제1 폴리실리콘 패턴(112a) 상에 형성된다. 제2 폴리실리콘막(117)이 평탄화 되어 제2 폴리실리콘 패턴(117a)이 정의된다. 제2 폴리실리콘 패턴(117a)은 트렌치 격리 영역(106)의 상부면과 동일한 높이의 상부면을 갖는다. 도 3f 및 도 4f에 도시된 것처럼, 제2 폴리실리콘 패턴(117a) 및 대응하는 제1 폴리실리콘 패턴(112a)은 집합적으로 예비 부유 게이트 전극 패턴(120)을 형성한다. 도 3f에 도시된 것 같이, 예비 부유 게이트 전극 패턴(120)은 비트라인 방향으로 낸드 스트링의 전체 길이로 (즉, 복수 개의 EEPROM 셀을 가로 질러) 연장한다.
도 3g 및 도 4g를 참조하면, 선택적인 에치백 단계가 진행되어 트렌치 격리 영역(106)을 리세스하며, 제1 폴리실리콘 패턴(112a)의 측면을 완전히 노출한다. 이어서 게이트간 절연막(122) 및 하부 도전막(124)(예를 들어 제3 폴리실리콘막)이 예비 부유 게이트 전극 패턴(120) 및 리세스된 트렌치 격리 영역(106) 상에 순차적으로 증착된다. 게이트간 절연막(122)은 예를 들어 산화막-질화막-산화막의 ONO 층으로 형성되고 약 100Å내지 200Å두께범위로 형성된다. 하부 도전막(124)은 예를 들어 약 30Å내지 200Å두께범위의 도핑된 폴리실리콘으로 형성될 수 있다.
선택적 에칭 공정이 진행되어 콘택 오프닝(126a) 그리고 도 3g에 도시되지 않은 콘택 오프닝(126b)을 정의한다. 이 콘택 오프닝(126a)은 하부 도전막(124) 및 게이트간 절연막(122)을 관통하여 예비 부유 게이트 전극 패턴(120)의 상부면을 노출한다. 상부 도전막(128)(예를 들어 제4 폴리실리콘막) 및 절연성 하드 마스크막(130)이 증착된다. 상부 도전막(128)은 예를 들어 200Å 내지 1000Å 두께 범위로 형성되고 하드 마스크막(130)은 500Å내지 2500Å 범위의 실리콘 산화막으로 형성된다.
도 3h 및 도 4h에 도시된 바와 같이, 선택적인 에칭 단계가 수행되어 하드 마스크막(130), 상부 도전막(128), 하부 도전막(124), 게이트간 절연막(122), 예비 부유 게이트 전극 패턴(1200 및 절연성 영역(115)이 순차적으로 식각된다. 이 선택적 식각 단계로 인해서 하드 마스크 패턴들(130a, 130b, 130c(도 2b 참조)), 워드라인(132a), 부유 게이트 전극(120a), 스트링 선택 라인(132b)을 정의한다. 스트링 선택 라인(132b)은 어떤 행의 스트링 선택 트랜지스터(SST)의 게이트 전극들을 연결한다. 그라운드 선택 라인(132c) (비록 도 3h에는 보이지 않지만 도 2b에는 도시 됨)도 또한 정의된다. 이 선택적인 식각 단계는 또한 부유 게이트 전극(120a)과 연관된 절연성 영역(115a) 및 스트링 선택 트랜지스터(SST)와 연관된 절연성 영역(115b)도 정의한다. 도 2d를 참조하여 설명을 하였듯이, 도 4h에 도시된 바와 같이 각 부유 게이트 전극(120a)은 바닥 전극 부분(171a), 상부 전극 부분(173a) 및 측면 전극 부분(172a)을 포함한다.
도 2b, 3i, 및 4i를 참조하여, 선택적인 이온주입/드라이브-인 단계가 진행되어 EEPROM 셀의 소스/드레인 영역들, 스트링 선택 트랜지스터 및 그라운드 선택 트랜지스터가 정의된다. 이 소스/드레인 영역들은 도 2b의 참조번호 134, 136a, 136b에 의해 잘 도시된다. 이어서, 제1 층간절연막(138)이 기판(100) 상에 형성된다. 이 제1 층간절연막(138)은 약 3000Å내지 8000Å범위의 실리콘 산화막으로 형성될 수 있다. 도 2b에 도시되었듯이, 제1 층간절연막(138)은 패터닝되어 콘택 오프닝이 정의되고 공통 소스 라인(140)이 콘택 오프닝에 형성될 수 있다. 이 공통 소스 라인(140)은 그라운드 선택 트랜지스터의 소스 영역(136b)에 전기적으로 연결된다. 제2 층간절연막(142)이 공통 소스 라인(140) 및 제1 층간절연막(138) 상에 형성된다. 이 제2 층간절연막(142)은 약 500Å내지 2000Å범위의 실리콘 산화막으로 형성될 수 있다. 선택적인 식각 단계가 진행되어 제1 및 제2 층간절연막들(138, 142)을 관통하여 스트링 선택 트랜지스터(SST)의 드레인 영역(136a)을 노출하는 비트라인 콘택 오프닝(144)이 정의된다. 이 비트라인 콘택 오프닝(144)은 비트라인 콘택 플러그(146)로 채워진다.
도 5a-5e 및 도 6a-6e는 본 발명의 또 다른 실시예에 따른 EEPROM 소자를 형 성하는 방법을 설명하기 위한 단면도들이다. 도 5a 및 도 6a는 도 3b 및 도 4b에 도시된 구조 상에 터널 산화막 패턴(110) 및 폴리실리콘 패턴(212)을 형성하는 단계를 도시한다. 이 폴리실리콘 패턴(212)은 블랭킷(blanket) 폴리실리콘층을 증착한 후에 트렌치 격리 영역(106)의 상부면이 노출될 때까지 충분한 시간 동안 평탄화 공정을 진행하는 것에 의해서 형성될 수 있다. 도 5b 및 도 6b를 참조하면, 이 폴리실리콘 패턴(212)은 에치백 되어 대응하는 터널 산화막 패턴(110) 상에 상대적으로 얇은 두께의 폴리실리콘 패턴(212a)이 정의된다. 다른 폴리실리콘막(214)이 트렌치 격리 영역(106) 및 폴리실리콘 패턴(212a) 상에 콘포말하게 형성된다.
도 5c 및 도 6c에 도시된 바와 같이, 폴리실리콘막(214)이 선택적으로 에치백되어 트렌치 격리 영역(106)의 오프닝(108)의 측벽 상에 폴리실리콘 측벽 스페이서(214a)가 형성된다. 절연성 막질이 오프닝 및 트렌치 격리 영역 상에 증착되고 평탄화 및 에치백 되어 대응하는 오프닝(108) 내에서 리세스된 상부면을 갖는 절연성 영역(115)을 정의한다. 폴리실리콘막(216)은 트렌치 격리 영역(106) 및 절연성 영역(115) 상에 콘포말하게 증착된다. 이 폴리실리콘막(216)은 오프닝(108)을 완전히 채우도록 충분한 두께로 형성된다.
도 5d 및 도 6d를 참조하면, 폴리실리콘막(216)이 평탄화되어 트렌치 격리 영역(106)을 노출하고 폴리실리콘 패턴(216a)을 정의한다. 이 평탄화 단계는 화학적기계적 연막 그리고 또는 화학적 에치백을 포함한다. 폴리실리콘막(216)에 대한 평탄화로 인해서 복수 개의 예비 부유 게이트 전극 구조(120')가 정의된다. 각 예비 부유 게이트 전극 구조(120')는 대응하는 폴리실리콘 패턴(216a), 한 쌍의 폴리 실리콘 측벽 스페이서(214a) 그리고 폴리실리콘 패턴(212a)을 포함한다.
도 5d 및 도 6d의 구조는 도 3f 및 도 4f의 구조와 유사하며, 도 3g-3h 및 도 4g-4h와 관련하여 언급한 공정 단계를 거친다. 그러나 도 5e 및 도 6e에 도시된 것 같이, 절연성 영역(115)은 식각(예를 들어 습식 식각)에 의해 제거되어 복수 개의 터널 통로(121a, 121b)를 정의한다.
이어서, 도 2b, 3i, 및 4i에 도시된 바와 같이, 선택적인 이온주입/드라이브-인 단계가 진행되어 EEPROM 셀의 소스/드레인 영역들, 스트링 선택 트랜지스터, 및 그라운드 선택 트랜지스터를 정의한다. 이 소스/드레인 영역들은 도 2b 참조번호 134, 136a, 136b에 의해 잘 도시된다. 이어서, 제1 층간절연막(138)이 기판(100) 상에 형성된다. 이 제1 층간절연막(138)은 약 3000Å내지 8000Å범위의 실리콘 산화막으로 형성될 수 있으며, 터널 통로(121a, 121b)를 재충진한다.
이어서, 도 2b에 도시되었듯이, 제1 층간절연막(138)은 패터닝되어 콘택 오프닝이 정의되고 공통 소스 라인(140)이 콘택 오프닝에 형성될 수 있다. 이 공통 소스 라인(140)은 그라운드 선택 트랜지스터의 소스 영역(136b)에 전기적으로 연결된다. 제2 층간절연막(142)이 공통 소스 라인(140) 및 제1 층간절연막(138) 상에 형성된다. 선택적인 식각 단계가 진행되어 제1 및 제2 층간절연막들(138, 142)을 관통하여 스트링 선택 트랜지스터(SST)의 드레인 영역(136a)을 노출하는 비트라인 콘택 오프닝(144)이 정의된다. 이 비트라인 콘택 오프닝(144)은 비트라인 콘택 플러그(146)로 채워진다.
본 발명의 또 다른 실시예에 따른 낸드형 EEPROM 소자가 도 7a-7e에 개략적 으로 도시되어 있다. 도 7a는 특히 L 형 부유 게이트 전극(40)을 갖는 낸드형 EEPROM 셀 어레이의 부분을 도시한다. 이 L형 부유 게이트 전극(40)은 프로그램 동안 제어 게이트 전극 및 부유 게이트 전극 사이의 높은 결합 비율을 유지하면서도 비트라인 및 워드라인 방향 모두에서 셀간 용량성 커패시턴스를 감소시키는 작동을 한다. 도 7a에 도시된 바와 같이, EEPROM 셀들의 제1 낸드 스트링의 일부분은 L형 부유 게이트 전극들 (40G1, 40G3)을 포함하고, 제2 낸드 스트링의 일부분은 L형 부유 게이트 전극들 (40G2, 40G4)을 포함한다. 이 부유 게이트 전극들은 서로 떨어진 얕은 트렌치 격리 영역(30)에 의해 정의된 대응하는 활성영역들(20)을 구비하는 기판(11) 상에 제공된다. 이 활성영역들은 폭(w1)을 가지는 것으로 도시되어 있다. 소스/드레인 영역들(S/D)(50) 및 채널 영역은 활성영역(20)에 형성된다. 당업계에 잘 알려져 있듯이, 채널 영역은 부유 게이트 전극(40) 아래의 (그리고 소스 및드레인 영역 사이의) 활성영역을 가리킨다.
L형 부유 게이트 전극(40)은 수평 분절 및 수직 분절을 포함한다. 수평 분절은 도시된 것 같이 두께 t1, 폭 w1 및 길이 w2 를 가진다. 수직 분절은 도시된 것 같이 두께 t2, 폭 w2 및 길이 h1 을 가진다. 워드라인 방향에서 인접한 부유 게이트 전극들 사이의 거리는 d1 으로 도시되고 비트라인 방향에서 인접한 부유 게이트 전극들 사이의 거리는 d2 로 도시되었다.
도 7b는 대응하는 터널 절연 영역(17) 상에 형성된 L형 부유 게이트 전극을 갖는 EEPROM 셀 낸드 어레이의 부분을 도시하는 사시도이다. 도시된 것 같이, L형 부유 게이트 전극(40)은 각 행에서 교대로 좌/우 순서로 배열된다. 이 같은 L형 부유 게이트 전극의 좌우 교대 배열에 의해서, 부유 게이트 전극의 수직 분절들 사이의 유효 거리가 증가하고 비트라인 방향에서 인접 셀간 기생 용량성 커패시턴스가 감소한다. 따라서, 도 7b에서, (워드라인 방향에서) EEPROM 셀의 한 행은 수직 분절의 오른쪽에 수평 분절을 갖는 L형 부유 게이트 전극을 포함하며, 바로 인접한 다른 행은 수직 분절의 왼쪽에 수평 분절을 갖는 L형 부유 게이트 전극을 포함한다. 도 7b는 또한 게이트간 절연막(60) 및 워드라인(70)을 포함한다. 워드라인(70)은 EEPROM 셀의 제어 게이트 전극으로 작동한다.
도 7c는 도 7b의 C-C'선을 따라 절단했을 때의 낸드형 EEPROM 셀 어레이의 단면도이고 도 7b의 D-D'선을 따라 절단했을 때의 낸드형 EEPROM 셀 어레이의 단면도이다. 도 7c 및 도 7d에 도시된 것 같이, 높이 h1 을 갖는 부유 게이트 전극(40)의 수직 분절은 얕은 트렌치 격리 영역(30) 상에 위치하고, 수직 분절은 EEPROM 셀의 채널 영역을 가로질러 확장한다. 도 7e는 도 7b의 E-E'선을 따라 절단했을 때의 낸드형 EEPROM 셀 어레이의 단면도이다. 도 7e에 도시된 것 같이, 부유 게이트 전극(40)의 수평 분절은 두께 t1 을 가지며, 게이트간 절연막(60)이 수평 분절 상에 배치되어 있다. 참조번호 50은 소스/드레인 영역을 가리킨다.
도 8은 본 발명의 또 다른 실시에에 따른, 대응하는 터널 절연막(17) 상에 확장한 L형 부유 게이트 전극(40)을 구비하는 EEPROM 셀 낸드 스트링 어레이의 일 부에 대한 사시도이다. 도 7b의 EEPROM 셀 낸드 스트링 어레이와 달리, L형 부유 게이트 전극(40)은 각 행에서 교대로 좌/우 순서로 배열되지 않는다. 따라서, 비트라인 방향에서 도 7b의 어레이에 비해서 도 8의 어레이는 인접 부유 게이트 전극들 사이의 중첩면적이 다소 증가하여, 기생 용량 커패시턴스가 다소 증가한다.
도 9a-9m을 참조하여 본 발명의 또 다른 실시예들에 따른 EEPROM 셀을 설명한다. 도 9a에서, L형 부유 게이트 전극(40)은 수평 분절(40h) 및 수직 분절(40v)을 포함한다. 리세스가 얕은 트렌치 격리 영역(30)에 형성되고, 게이트간 절연막(60)으로 이 리세스가 라이닝 된다(lining). 즉, 리세스 영역(30) 표면에 게이트간 절연막(60)이 형성된다. 트렌치 격리 영역(30)의 리세스의 정도는 게이트간 절연막(60)이 활성영역(20) 및 터널 절연막(17) 사이의 계면 아래로 확장하도록 구현될 수 있다. 리세스 정도는 또한 게이트간 절연막(60)이 부유 게이트 전극(40)의 측면을 덮도록 구현된다. 또 부유 게이트 전극(40)의 폭이 활성영역(20)의 폭보다 넓어 부유 게이트 전극(40)이 그 양측의 트렌치 격리 영역(30) 상으로 확장한다.
이와 달리, 도 9b에 도시된 셀의 실시예에서는 터널 절연막(17)이 인접한 트렌치 격리 영역(30)의 상부면 아래로 리세스된다. 이 경우, 부유 게이트 전극(40)의 측면 일부분은 트렌치 격리 영역(30)으로 덮이며, 트렌치 격리 영역(30)이 부유 게이트 전극(40)의 수평 분절(40h) 위쪽으로 연장한다. 따라서, 게이트간 절연막(60)은 부유 게이트 전극(40)의 측면을 완전히 덮지 않는다. 또 부유 게이트 전극(40)의 폭이 활성영역(20)의 폭보다 넓어 부유 게이트 전극(40)이 그 양측의 트렌치 격리 영역(30) 상으로 확장한다.
도 9c에 도시된 셀의 실시예에서는 터널 절연막(17)이 인접한 트렌치 격리 영역(30)의 상부면 위쪽으로 돌출한다. 이 경우, 수평 분절(40h)의 측면 및 터널 절연막(17)의 측면은 게이트간 절연막(60)으로 덮인다. 본 실시예의 셀은 도 9a와 유사하나, 수평 분절(40h)이 도 9a보다 좁다. 예를 들어 부유 게이트 전극(40)이 그 일측의 트렌치 격리 영역(30) 상으로 확장하고 그 타측의 수평 분절(40h)의 측면이 활성영역(20)의 측면에 정렬된다.
도 9d에 도시된 셀의 실시예에서는 도 9c의 셀과 유사하나, 도 9c에 비해서 수평 분절(40h)이 좁다. 부유 게이트 전극(40)이 활성영역(20) 상에 자기정렬된다. 예를 들어, 수평 분절(40h)의 양측이 활성영역의 양측에 자기정렬되어 그 폭이 서로 동일하다.
도 9e에 도시된 셀의 실시예에서는 도 9d의 셀과 유사하나, 수평 분절(40h)이 도 9d의 수평 분절보다 더 좁다. 예를 들어 수평 분절(40h)의 폭이 활성영역(20)의 폭보다 작다. 따라서, 게이트간 절연막(60)이 터널 절연막(17)의 상부면과 접촉한다.
도 9f의 셀은 도 9a의 셀과 유사하나, 버퍼 패턴(65)이 수평 분절(40h) 및 게이트간 절연막(60) 사이에 더 제공된다. 이 버퍼 패턴(65)은 산화물, 질화물 도는 높은 유전상수를 갖는 유전물질 등으로 형성될 수 있다.
도 9g의 셀은 도 9b의 셀과 유사하나, 버퍼 패턴(65)이 수평 분절(40h) 및 게이트간 절연막(60) 사이에 더 제공된다.
도 9h의 셀은 도 7c의 셀과 유사하나, 수평 분절(40h)의 두께(t1)가 수직 분절(40v)의 두께(t2)보다 얇다.
도 9i의 셀은 도 7c의 셀과 유사하나, 수평 분절(40h)의 두께(t1)가 수직 분절(40v)의 두께(t2)보다 두껍다.
도 9j의 셀은 도 7c의 셀과 유사하나, 부유 게이트 전극(40)이 두 개의 수직 분절들(40v1, 40v2)을 구비한다. 수직 분절(40v1)은 높이 h1 을, 수직 분절(40v2)는 높이 h2 를 가진다. 이때, 수직 분절(40v1)의 높이 h1 수직 분절(40v1)의 높이 h2 보다 높다.
도 9k의 셀은 도 9b의 셀과 유사하나, 부유 게이트 전극은 하부 수평 분절(40hl) 및 중심 수평 분절(40hc) 및 상부 수직 분절(40vu)로 구분된다.
도 9l의 셀은 도 7c와 유사하나, 수평 분절이 하부 수평 분절(40hl) 및 상부 수평 분절(40hu)을 포함한다. 하부 수평 분절(40hl)의 폭은 활성 영역(20)의 폭과 동일하고, 상부 수평 분절(40hu)의 폭은 활성영역(20)의 폭보다 크다.
도 9m의 셀은 도 9l의 셀과 유사하나, 하부 수평 분절(40hl) 및 상부 수평 분절(40hu)이 활성영역(20)의 폭과 동일한 폭을 가진다.
도 10a-10j, 및 도 11a-11j를 참조하여 L형 부유 게이트 전극을 갖는 EEPROM 메모리 소자 형성 방법에 대해서 설명을 한다. 도 10a 및 도 11a를 참조하면, 패드 산화막(14) 및 트렌치 하드 마스크막 패턴(18)(예를 들어 실리콘 질화막)을 형성한 다. 트렌치 하드 마스크막 패턴(18)은 다수 개의 스트립(strip) 형상 오프닝(opening을 구비한다. 선택적인 식각 단계가 진행되어 도 10b 및 도 11b에 도시된 것 같이 기판(11)에 복수 개의 얕은 트렌치(9)를 정의한다. 이 선택적인 식각 단계에서 트렌치 하드 마스크 패턴(18)이 식각 마스크로 사용되고 복수 개의 활성영역(20)이 기판(11)에 정의된다.
도 10c 및 도 11c를 참조하여, 얕은 트렌치(9)가 절연물질로 채워져 얕은 트렌치 격리 영역(30)이 형성된다. 이 트렌치 격리 영역(30)은 상대적으로 두꺼운 절연물질을 도 10b 및 도 11b의 구조 상에 증착한 후 화학적 기계적 연마 공정 등을 사용하여 증착된 절연물질을 에치백하는 것에 의해 형성될 수 있다. 이 에치백 공정은 트렌치 하드 마스크 패턴(18)의 상부면이 노출되도록 충분한 시간동안 진행될 수 있다.
도 10d 및 도 11d는 트렌치 하드 마스크 패턴(18)과 패드 산화막(14)을 제거하여 트렌치 격리 영역(30) 사이에 오프닝(22)을 정의하는 단계를 도시한다. 도시된 바와 같이, 패드 산화막(14)이 제거될 때 트렌치 격리 영역(30)이 측면으로 리세스(식각)될 수 있다. 활성영역(20)의 상부면을 열산화하는 단계가 진행되어 활성영역(20) 상에 터널 산화막(17)이 정의된다. 터널 산화막(17)은 증착 기술 예를 들어 화학적기상증착기술 등에 의해서도 형성될 수 있다.
도 10e 및 도 11e를 참조하여, 폴리실리콘막(40')이 트렌치 격리 영역(30) 및 터널 산화막(17) 상에 콘포말하게 형성된다. 폴리실리콘막(40')은 트렌치 격리 영역(30)의 측벽 상에 대향하는 수직 분절들(40v1' 40v2')을 포함한다. 이 대향하 는 수직 분절들(40v1', 40v2')은 트렌치 격리 영역(30) 사이에 제2 오프닝(22')을 정의한다.
도 10f 및 도 11f를 참조하여, 버퍼 영역(65')이 제2 오프닝(20') 내에 형성된다. 이 버퍼 영역(65')은 산화물, 질화물, 또는 알루미늄 산화물 등으로 형성될 수 있다. 이 버퍼 영역(65')은 제2 오프닝(22')을 채우도록 폴리실리콘막(40') 상에 절연물질을 증착한 후 폴리실리콘막(40')이 노출될 때까지 증착된 절연물질에 대한 평탄화 공정을 진행하는 것에 의해서 형성될 수 있다. 이 평탄화 공정은 화학적기계적연마를 사용할 수 있다.
도 10g 및 도 11g를 참조하여, 도 10f 및 도 11f의 구조상에 게이트 마스크막을 형성하고 이를 패터닝하여 비트라인 방향으로 신장하는 다수 개의 스트립형 부유 게이트 마스크 패턴(55)을 형성한다. 도시된 것 같이, 이 부유 게이트 마스크 패턴(55) 각각은 폴리실리콘막(40')의 대응하는 수직 분절(40v2')을 덮는다.
도 10h 및 도 11h를 참조하여, 부유 게이트 마스크 패턴(55)을 식각 마스크로 사용하여 폴리실리콘막(40')을 선택적으로 식각하는 식각 공정이 수행되어 수평 분절(40h') 및 수직 분절(40v')을 포함하는 L형 부유 게이트 전극(40'')이 형성된다. 이어서, 버퍼 영역(65')의 적어도 일부분이 선택적으로 제거된다. 이때, 트렌치 격리 영역(30)의 일부분이 리세스될 수 있다. 버퍼 영역(65')이 완전히 제거되는 경우, 추가적인 식각 공정이 진행되어 도 9h 및 도 9i에 도시된 바와 같은 얇은 수직 또는 수평 분절이 형성될 수 있다.
도 10i 및 도 11i를 참조하여, 게이트간 절연막(60')이 L형 부유 게이트 전 극(40'') 및 트렌치 격리 영역(30) 상에 형성된다. 이 게이트간 절연막(60')은 산화막-질화막-산화막 또는 높은 유전상수를 가지는 고유전막(예를 들어 알루미늄 산화막) 등으로 형성될 수 있다.
도 10j 및 도 11j는 복수 개의 워드라인(70) 및 L형 부유 게이트 전극(40)을 형성하는 단계를 도시한다. 워드라인(70)을 위한 블랭킷 도전막을 적층한 후, 이 블랭킷 도전막, 게이트간 절연막, 부유 게이트 전극을 패터닝하는 것에 의해서 워드라인(70) 및 L형 부유 게이트 전극(40)이 형성될 수 있다. 워드라인(70)을 이온주입 마스크로 사용하여 이온주입 공정을 진행하는 것에 의해서 소스/드레인 영역이 활성영역(20)에 형성된다
EEPROM 메모리 소자를 형성하는 또 다른 방법은 비트라인 방향을 따라서 교대로 좌/우 순서로 배열되는 L형 부유 게이트 전극들을 형성하는 것을 포함한다. 이 방법은 도 10a-10j 및 도 11a-11j에 도시된 방법과 유사하나, 스트립 형 부유 게이트 마스크 패턴(55)을 형성하는 단계가 도 12a의 메쉬형 게이트 마스크 패턴(55')을 형성하는 단계로 대치된다. 메쉬형 게이트 마스크 패턴(55')은 복수 개의 오프닝들을 포함하는 데, 이들 오프닝들은 비트라인 방향을 따라서 지그재그로 비틀어져 배치된다. 이 같은 오프닝들의 비틀린 배열로 인해서 도 12b에 도시된 것 같이 비트라인 방향을 따라서 비틀어져 교대로 좌우로 향하는 L형 부유 게이트 전극(40'')이 형성된다. 도 12b의 구조에 대해서 도 10i-10j 및 도 11i-11j의 단계들이 수행되어 복수 개의 워드라인(70)이 형성된다.
도면 및 명세서에서 본 발명의 전형적인 실시예들이 개시되었고 특정 용어가 사용되었으나, 이는 본 발명의 목적을 제한하려는 것이 아니고 일반적이며 본 발명을 기술하기 위한 것으로서, 본 발명의 범위는 다음의 특허청구범위에 기재된 사항에 의해 결정된다.
본 발명의 실시예들에 따르면 부유게이트간 용량성 결합을 줄일 수 있다.
본 발명의 실시예들에 따르면 제어게이트와 부유게이트 사이의 결합비를 증가시킬 수 있다.

Claims (13)

  1. 소스 및 드레인 영역들 그리고 상기 소스 및 드레인 영역들 사이의 채널 영역을 갖는 활성영역을 구비하는 기판;
    상기 채널 영역 상에 형성된 터널 절연막;
    상기 터널 절연막 상에 형성되며, 옆으로 확장하여 상기 채널 영역의 폭을 가로지르는 수평 분절 및 상기 수평 분절의 측면으로부터 위쪽으로 확장하는 수직 분절을 포함하는 복수 개의 분절에 의해 정의되는 비대칭 횡단면을 가지는 부유 게이트 전극;
    상기 부유 게이트 전극 상에 형성된 제어 게이트 전극; 그리고
    상기 부유 게이트 전극 및 제어 게이트 전극 사이에 형성된 게이트간 절연막을 포함하는 비휘발성 메모리 셀.
  2. 청구항 1에 있어서, 상기 부유 게이트 전극은 L형 단면을 나타내는 비휘발성 메모리 셀.
  3. 청구항 1에 있어서, 상기 수평 분절 및 수직 분절은 집합적으로 상기 게이트 전극의 일부분이 L형 단면을 가지도록 정의하는 비휘발성 메모리 셀.
  4. 기판;
    제1 비대칭 횡단면을 가지는 제1 부유 게이트 전극을 구비하는 비휘발성 메모리 셀 제1행; 그리고,
    상기 비휘발성 메모리 셀 제1행에 바로 인접하여 배치되며 상기 기판의 법선에 대해서 상대적으로 180도 회전하면 상기 제1 비대칭 횡단면을 가지는 제1 부유 게이트 전극과 일치하는 제2 부유 게이트 전극을 구비하는 비휘발성 메모리 셀 제2행을 포함하는 비휘발성 메모리 어레이.
  5. 청구항 4에 있어서, 같은 행에서 서로 마주하는 제1 및 제2 부유 게이트 전극들의 중첩 면적은 상기 제1 부유 게이트 전극의 횡단면의 약 75%인 비휘발성 메모리 어레이.
  6. 제1 부유 게이트 전극을 갖는 EEPROM 셀 제1행; 그리고,
    상기 EEPROM 셀 제1행에 바로 인접하며 제2 부유 게이트 전극을 갖는 EEPROM 셀 제2행을 포함하며,
    상기 제1 부유 게이트 전극은 제1 방향을 향하는, 집합적으로 상기 제1 부유 게이트 전극의 L형 부분을 정의하는 수평 분절 및 수직 분절을 포함하며,
    상기 제2 부유 게이트 전극은 상기 제1 방향의 반대 방향인 제2 방향을 향하는, 집합적으로 상기 제2 부유 게이트 전극의 L형 부분을 정의하는 수평 분절 및 수직 분절을 포함하는 플래시 EEPROM 어레이.
  7. 제1 및 제2 트렌치 격리 영역을 기판에 나란히 형성하여 상기 제1 및 제2 트렌치 격리 영역들 사이에 활성 영역을 정의하는 단계;
    상기 활성 영역 상에 터널 절연막을 형성하는 단계;
    상기 터널 절연막 상에 그리고 상기 제1 및 제2 트렌치 격리 영역들의 대향하는 측벽들 상에 도전막을 형성하는 단계;
    상기 제1 및 제2 트렌치 격리 영역들의 대향하는 측벽들 사이의 도전막 상에 절연성 버퍼 영역을 형성하는 단계;
    상기 도전막 및 상기 절연성 버퍼 영역 상에 부유 게이트 전극 마스크 패턴을 형성하는 단계; 그리고,
    상기 절연성 버퍼 영역 및 상기 부유 게이트 전극 마스크 패턴을 식각 마스크로 사용하여 상기 도전막을 선택적으로 식각하여 상기 제1 및 제2 트렌치 격리 영역들의 대향하는 측벽 사이에 L형 부유 게이트 전극을 형성하는 단계를 포함하는 플래시 EEPROM 소자 형성 방법.
  8. 청구항 7에 있어서, 상기 도전막을 선택적으로 식각하는 단계 이후에:
    상기 부유 게이트 전극 마스크 패턴 및 상기 절연성 버퍼 영역의 적어도 일부분을 제거하는 단계; 그리고,
    상기 L형 부유 게이트 전극 상에 게이트간 절연막을 형성하는 단계를 더 포함하는 플래시 EEPROM 소자 형성 방법.
  9. 청구항 8에 있어서, 상기 게이트간 절연막을 형성하는 단계 이전에:
    상기 제1 및 제2 트렌치 격리 영역들의 대향하는 측벽을 에치백하는 단계를 더 포함하는 플래시 EEPROM 소자 형성 방법.
  10. 청구항 8에 있어서, 상기 게이트간 절연막 상에 제2 도전막을 형성하는 단계; 그리고,
    상기 제2 도전막을 패터닝하여 워드라인을 형성하는 단계를 더 포함하는 플래시 EEPROM 소자 형성 방법.
  11. 청구항 7에 있어서, 상기 터널 절연막을 형성하는 단계는 상기 활성 영역을 열산화하는 것을 포함하는 플래시 EEPROM 소자 형성 방법.
  12. 청구항 7에 있어서, 상기 제1 및 제2 트렌치 격리 영역을 형성하는 단계는:
    상기 기판에 나란하게 제1 및 제2 스트립형 트렌치들을 형성하는 단계;
    상기 제1 및 제2 스트립형 트렌치들을 제1 및 제2 절연 영역으로 채우는 단계; 그리고,
    상기 제1 및 제2 절연 영역의 측벽을 에치백하는 단계를 포함하는 플래시 EEPROM 소자 형성 방법.
  13. 소스 및 드레인 영역들 그리고 상기 소스 및 드레인 영역들 사이의 채널 영 역을 갖는 활성영역을 구비하는 기판을 준비하는 단계;
    상기 채널 영역 상에 터널 절연막을 형성하는 단계;
    상기 터널 절연막막 상에, 옆으로 확장하여 상기 채널 영역의 폭을 가로지르는 수평 분절 및 상기 수평 분절의 측면으로부터 위쪽으로 확장하는 수직 분절을 포함하는 복수 개의 분절에 의해 정의되는 비대칭 횡단면을 가지는 부유 게이트 전극을 형성하는 단계;
    상기 부유 게이트 전극 상에 제어 게이트 전극을 형성하는 단계; 그리고
    상기 부유 게이트 전극 및 제어 게이트 전극 사이에 게이트간 절연막을 형성하는 단계를 포함하는 비휘발성 메모리 셀 형성 방법.
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