KR20000009373A - 고집적화를 위한 불휘발성 메모리 및 그 제조방법 - Google Patents

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Abstract

플로팅 게이트와 컨트롤 게이트 사이 층간절연막(interpoly dielectric layer)의 표면적을 증가시켜 커패시턴스를 증대시킴으로써 커플링비(coupling ratio)를 개선하고, 불휘발성 메모리의 프로그램 전압을 낮추어 고집적화를 달성할 수 있는 프로그램 가능한 불휘발성 메모리의 단위셀중에서 낸드형 플래시 메모리의 단위셀 및 그 제조방법에 관해 개시한다. 이를 위해 본 발명은 플로팅 게이트의 상부 및 네 개의 측면을 모두 층간절연막이 감싸도록 단위셀을 구성한다.

Description

고집적화를 위한 불휘발성 메모리 및 그 제조방법
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는 불휘발성 메모리중 낸드형 플래시 메모리(NAND type flash memory)와 그의 제조방법에 관한 것이다.
전기적으로 데이터(data)의 저장과 소거가 가능한 불휘발성 메모리중에서 낸드형 전기적 소거가 가능한 이.피.롬(EEPROM: Electrically Erasable Programmable Read Only Memory) 메모리는 일반적으로 플로팅 게이트(floating gate)와 컨트롤 게이트(control gate)의 적층구조로 단위 셀(unit cell)이 구성된다. 그리고 복수의 비트라인(bit line), 워드라인(word line) 및 공통 소오스 라인(Common Source Line, 이하 'CSL')에, 비트라인을 선택하기 위한 스프링 선택 트랜지스터(SSL: String Selection Transistor, 이하 'SSL')와, 플로팅 게이트와 컨트롤 게이트의 적층구조로 된 복수개의 단위셀과, CSL을 선택하기 위한 그리운드 선택 트랜지스터(GSL: Ground Selection Line, 이하 'GSL')의 소오스/드레인이 직렬 연결되는 구조로 한 개의 단위 스트링(String)을 구성한다. 그리고, 이러한 단위 스트링은 전체적으로 비트라인에 복수개 병렬 연결된다. 이러한 종래기술에 의한 낸드형 EEPROM 메모리에 대하여는 1990년 Symposium in VLSI Circuits의 pp105∼106에 "A 4-Mbit NAND EEPROM with tight programmed Vt distribution"이란 제목으로 논문이 발표된 바 있다.
도 1은 종래기술에 의한 낸드형 EEPROM 셀의 비트라인 방향 단면도이다. 제1 도전형인 P형의 반도체 기판(51)에 제2 도전형인 N형의 웰(well, 53)을 구성하고, 다시 제2 도전형 웰(53) 안에 제1 도전형의 포켓 웰(Pocked P-type Well, 55)을 구성한다. 상기 제1 도전형의 포켓 웰(55)이 구성된 반도체 기판(51) 상부에 SSL(57) 및 단위 셀(59)이 구성되어 있다. 그리고 SSL 및 단위셀의 상부에는 절연막(61) 및 비트라인 패턴(63)이 각각 구성되어 있다. 도면에서 참조부호 65는 단위셀을 구성하는 트랜지스터의 플로팅 게이트를, 67은 워드라인(word line)인 컨트롤 게이트를 각각 나타낸다.
도 2는 상기 낸드형 EEPROM 셀의 등가회로 및 프로그램, 소거(erasing) 및 읽기(read) 동작시의 동작특성을 설명하기 위한 도표이다. 도면에서 참조부호 A는 도표에서 프로그램시의 선택된 셀(Select cell)을 나타내고, 참조부호 C는 단위 스트링(string)을 각각 나타낸다.
도 3은 상기 도 1의 단위셀(59)에 대한 커패시턴스 특성을 설명하기 위해 도시한 등가회로도이다. 반도체 기판에 형성된 채널 영역(70)과 플로팅 게이트(72) 사이에는 터널 산화막(tunnel oxide)이 있고, 플로팅 게이트(72)와 워드라인인 컨트롤 게이트(74)사이에는 층간절연막(Interpoly Dielectric layer)이 형성되어 있다. 여기서 상기 터널 산화막 및 층간절연막도 일정한 유전율(dielectric constant)을 갖는 유전막이므로 반도체기판의 채널영역(70)과 플로팅 게이트(72) 사이에는 Ctunnel의 커패시턴스가 존재하게 되고, 플로팅 게이트(72)와 컨트롤 게이트 사이에는 Cinterpoly만큼의 커패시턴스가 존재하게 된다. 이러한 커패시턴스들은 워드라인인 컨트롤 게이트(74)에 인가된 전압에 대한 플로팅 게이트(72)의 전압 변화량을 결정하는 커플링비(Couple Ratio)의 주요 변수이다. 일반적으로 프로그램시의 커플링비(γ)는 Cinterpoly/(Cinterpoly+Ctunnel)로 표시된다. 따라서 프로그램시 워드라인(도2 도표의 W/L3)의 플로팅 게이트(floating gate)에 걸리는 프로그램 전압(Vpgm)은, Vpgm = Vpgm * 커플링비(γ)가 된다.
그러나 상술한 종래기술에서는 불휘발성 메모리 소자의 고집화에 기인한 단위셀간 소자분리(field isolation)가 불충분하면, 셀 프로그램시에 사용되는 높은 워드라인 전압(Vpgm)에 의해 누설전류가 발생하여, 프로그램을 위해 선택된 셀(도 2의 A)과 함께 인접한 셀(도 2의 B)이 동시에 프로그램되는 디스터브(Disturb) 현상이 발생될 수 있다. 그러므로 고집적화를 달성하기 위해서는 프로그램 전압(Vpgm)을 가급적 낮추어 디스터브(Disturb) 현상을 방지하는 기술이 필요하다. 이를 위해서는 상기 도 3에서 설명된 커플링비에서, 플로팅 게이트(floating gate)와 컨트롤 게이트(control gate)간의 층간절연막(interpoly dielectric layer)의 Cinterpoly커패시턴스를 가급적 증가시켜 커플링비를 향상시켜야만 프로그램 전압(Vpgm)을 낮게 조절할 수 있다.
그 외에 제조 공정상의 문제점은 상기 도1의 단위셀을 형성하는 방법은, 상기 플로팅 게이트와 컨트롤 게이트의 미스얼라인(misalign)을 방지하기 위해 하나의 식각마스크를 사용하여 컨트롤 게이트와 플로팅 게이트를 동시에 식각하는 자기정렬 방식(Selfalign) 식각을 진행한다. 그러나, 이러한 식각공정에서 플로팅 게이트용 폴리실리콘이 존재하지 않는 필드산화막이 비트라인 방향으로 이웃한 셀(Cell)간 플로팅 게이트를 단선(short)시키는 스트링거(stringer)를 방지하기 위해 과도식각(over etching)되는 문제가 발생함으로써 필드산화막의 두께가 얇아지게 된다. 여기서 필드산화막은 도 1에서는 도시되지 않았으나 컨트롤 게이트 및 플로팅 게이트와 수직방향이고 비트라인과 평행한 방향으로 구성된다. 따라서 후속되는 소오스/드레인 영역에 대한 이온주입 공정에서 두께가 감소된 필드산화막 하부에 소오스/드레인 형성을 위한 이온주입 불순물이 이온주입되어 이 영역에서의 소자분리 특성을 더욱 감소시키는 문제가 있다. 그러므로 필드산화막 영역에서 소자분리 특성이 감소됨으로써, 메모리 소자가 동작중에 인접한 단위셀과 전기적인 절연능력, 즉 소자분리 특성이 떨어져 셀의 오동작(mal-function)을 발생시키는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 단위셀의 면적을 줄이면서 플로팅 게이트(Floating gate)와 컨트롤 게이트(Control gate)간의 층간절연막(Interpoly Dielectric layer)의 커패시턴스(Capacitance)를 원하는 만큼 증가시켜 커플링비(Coupling ratio)를 획기적으로 개선함으로써 프로그램시의 동작전압을 낮출 수 있고, 플로팅 게이트와 컨트롤 게이트를 미스얼라인(Misalign) 없이 식각하면서 필드산화막의 과도식각에 의한 식각손실(etching loss)을 개선함으로써 필드산화막의 두께를 낮출 수 있는 프로그램 가능한 불휘발성 메모리의 단위셀을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 불휘발성 메모리 단위셀의 면적을 줄이면서 플로팅 게이트(Floating gate)와 컨트롤 게이트(Control gate)간의 층간절연막(Interpoly Dielectric layer)의 커패시턴스(Capacitance)를 원하는 만큼 증가시켜 커플링비(Coupling ratio)를 획기적으로 개선함으로써 프로그램시의 동작전압을 낮출 수 있고, 플로팅 게이트와 컨트롤 게이트를 미스얼라인(Misalign) 없이 식각하면서 필드산화막의 과도식각에 의한 식각손실(etching loss)을 개선함으로써 필드산화막의 두께를 낮출 수 있는 낸드형 플래시 메모리의 단위셀을 제공하는데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 상기 단위셀을 포함하는 낸드형 플래시 메모리의 단위셀의 제조방법을 제공하는데 있다.
도 1은 종래 기술에 의한 낸드형 EEPROM 셀의 비트라인 방향 단면도이다.
도 2는 상기 낸드형 EEPROM 셀의 등가회로 및 프로그램, 소거(erasing) 및 읽기(read) 동작시의 동작특성을 설명하기 위한 도표이다.
도 3은 상기 도 1의 단위셀에 대한 커패시턴스 특성을 설명하기 위해 도시한 등가회로도이다.
도 4는 본 발명에 의한 불휘발성 플래시 메모리중에서 낸드형 플래시 메모리를 나타낸 레이아웃도(layout)이다.
도 5는 본 발명의 제1 실시예에 의한 낸드형 플래시 메모리 단위 셀(unit cell)의 비트라인 방향의 단면도이다.
도 6은 본 발명의 제1 실시예에 의한 낸드형 플래시 메모리 단위 셀의 워드라인 방향의 단면도이다.
도 7 내지 도 13은 본 발명의 제1 실시예에 의한 낸드형 플래시 메모리 단위셀의 제조방법을 설명하기 위해 도시한 도면들이다.
도 14는 본 발명의 제2 실시예에 의한 낸드형 플래시 메모리 단위셀 및 그 제조방법을 설명하기 위해 도시한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 반도체 기판, 102: 필드산화막,
104: 활성영역, 106: 제1 절연막,
108: 제1 폴리실리콘막(플로팅 게이트) 110: 제1 층간절연막,
112: 제2 폴리실리콘막, 114: 제1 스페이서 절연막,
116: 산화막, 118: 제2 스페이서 절연막,
120: 평탄화용 절연막, 122: 스페이서,
124:제2 층간절연막(interpoly dielectric layer),
126: 제4 폴리실리콘막, 128: 실리사이드층,
130: 얕은 접합의 소오스/드레인 영역,
132:고농도 소오스/드레인 영역, 134: 제3 절연막(산화막),
140: 절연막, 142: 비트라인 패턴,
150: 1차 워드라인 패턴, 152: 2차 워드라인 패턴.
상기 기술적 과제를 달성하기 위하여 본 발명은, 필드산화막이 구성된 제1 도전형 반도체 기판 위에 제2 도전형으로 구성된 소오스/드레인 영역(source/drain)과, 상기 소오스/드레인 영역 사이에 형성되는 채널(channel)영역 위에 구성된 제1 절연막과, 상기 제1 절연막 위에 구성된 플로팅 게이트(floating gate)와, 상기 플로팅 게이트 상부 및 워드라인과 비트라인 방향의 네 개 측면을 감싸는 형태로 구성된 제2 층간절연막(interpoly dielectric layer)과, 상기 제2 층간절연막의 상부 및 네 개의 측면을 감싸는 형태로 구성된 컨트롤 게이트를 구비하는 것을 특징으로 하는 비트라인(Bit line)과 워드라인(Word line)이 교차되는 영역에 형성된 프로그램 가능한 불휘발성 메모리의 단위 셀(Cell)을 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 제2 층간절연막(interpoly dielectric layer)은 동일한 한 개의 막질을 사용할 수 있고, 플로팅 게이트의 상부와 비트라인 방향의 두 측면을 감싸는 제2 절연막과 상기 워드라인 방향의 두측면은 감싸는 제3 절연막으로 이루어진 두개의 막질을 사용하여 구성할 수 있다.
상기 다른 기술적 과제를 달성하기 위해 본 발명은, 필드산화막이 구성된 제1 도전형 반도체 기판 위에 제2 도전형으로 구성된 소오스/드레인 영역(source/drain)과, 상기 소오스/드레인 영역 사이에 형성되는 채널(channel)영역 위에 구성된 제1 절연막과, 상기 제1 절연막 위에 구성된 플로팅 게이트(floating gate)와, 상기 플로팅 게이트 상부 및 워드라인과 비트라인 방향의 네 개 측면을 감싸는 형태로 구성된 제2 층간절연막(interpoly dielectric layer)과, 상기 제2 층간절연막의 상부 및 네 개의 측면을 감싸는 형태로 구성된 컨트롤 게이트를 구비하는 것을 특징으로 하는 비트라인(Bit line)과 워드라인(Word line)이 교차되는 영역에 형성된 낸드형 플래시 메모리의 단위 셀(Cell)을 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 제2 층간절연막(interpoly dielectric layer)은 동일한 한 개의 막질을 사용할 수 있고, 플로팅 게이트의 상부와 비트라인(bit) 방향의 두 측면을 감싸는 제2 절연막과 상기 워드라인(word line) 방향의 두측면은 감싸는 제3 절연막으로 이루어진 두개의 막질을 사용하여 구성할 수 있다.
또한, 상기 제2 층간절연막이 동일한 한 개의 막질인 경우에는 산화막과 질화막의 복합막(ONO layer: Oxide/Nitride/Oxide layer)을 재질로 구성하는 것이 적합하고, 상기 제2 층간절연막이 두 개의 막질로 구성된 경우에는 상기 제2 절연막은 산화막과 질화막의 복합막(ONO layer)을 재질로 구성하고, 제3 절연막은 산화막을 재질로 구성하는 것이 바람직하다. 여기서 상기 제3 절연막의 두께는 인접하는 플로팅 게이트 사이의 필드산화막 위에서 플로팅 게이트의 두께와 동일한 것이 적합하다.
바람직하게는, 상기 필드산화막은 인접한 채널영역간의 소자분리 효과를 높이기 위해 필드산화막 아래의 반도체 기판에 구성된 제1 도전형 고농도 불순물 영역을 더 구비하는 것이 적합하고, 상기 플로팅 게이트와 컨트롤 게이트는 서로 다른 식각 마스크를 사용하여 구성된 것이 적합하고, 상기 제1 절연막은 산화막 또는 산질화막(SiON)을 재질로 구성된 것이 적합하다.
상기 또 다른 기술적 과제를 달성하기 위하여 본 발명에 의한 낸드형 플래시 메모리 소자의 제조방법은, 먼저 필드산화막이 형성된 제1 도전형 반도체 기판에 상기 필드산화막과 수직방향으로 제1 폴리실리콘막, 제1 층간절연막 및 제2 폴리실리콘막을 적층하고 패터닝하여 1차 워드라인 패턴을 형성한다. 그리고 상기 1차 워드라인 패턴의 양측면에 스페이서 절연막을 형성한다. 이어서 상기 결과물에 평탄화용 절연막을 적층하고 상기 1차 워드라인의 제2 폴리실리콘막 표면이 노출되도록 평탄화를 진행하다. 상기 노출된 1차 워드라인 패턴에서 필드산화막 위의 상기 제1 폴리실리콘막의 표면이 노출되도록 상기 제2 폴리실리콘막 및 제1 층간절연막을 부분 식각한다. 그리고 노출된 제1 폴리실리콘막과 제2 폴리실리콘막 전체를 식각하여 필드산화막의 일부가 노출되도록 한다. 상기 노출된 필드산화막 아래 반도체 기판에 제1 도전형 불순물을 이온주입하여 고농도 제1 불순물 영역을 형성한다. 이어서, 플로팅 게이트 상부 및 네 개의 측면부에 제2 층간절연막(interpoly dielectric layer)을 형성한다. 마지막으로 상기 제2 층간절연막이 형성된 결과물에 컨트롤 게이트용 도전막을 적층하고 워드라인 방향으로 패터닝을 진행하여 2차 워드라인 패턴을 형성한다.
본 발명의 바람직한 실시예에 의하면, 상기 필드산화막의 일부가 노출되고 제1 도전형 불순물의 이온주입이 끝난 상태의 상기 제1 폴리실리콘막의 식각된 영역에 산화막을 채운 후, 제2 층간절연막을 형성함으로써 소자분리 능력을 향상시킬 수 있다.
상기 1차 워드라인 패턴을 형성하기 전, 상기 필드산화막이 없는 활성영역에 산화막 또는 산질화막을 재질로 하는 제1 절연막을 형성하는 공정을 더 진행하는 것이 적합하며, 상기 평탄화 후에 필드산화막 위에 있는 1차 워드라인 패턴의 제2 폴리실리콘막을 식각하고, 식각된 제2 폴리실리콘막 단면에 제3 폴리실리콘막으로 된 스페이서를 더 형성할 수 있다.
바람직하게는, 상기 스페이서 절연막을 형성하는 공정은 1차 워드라인 패턴의 양측면에 제1 스페이서막을 형성하고, 상기 1차 워드라인 패턴 사이 반도체 기판위에 산화막을 형성한 후, 상기 1차 워드라인 패턴의 양측면에 다시 제2 스페이서막을 형성하는 것이 적합하다.
여기서, 상기 제1 및 제2 스페이서 절연막은 질화막 또는 질화막의 복합막을 사용하는 것이 적합하고, 제1 스페이서 절연막을 형성후, 1차 워드라인 패턴을 이온주입 마스크로 제2 도전형 불순물을 이온주입하여 얕은 접합을 갖는 소오스/드레인 영역(LDD)을 형성하고, 상기 제2 스페이서 절연막을 형성후, 제2 도전형 불순물을 다시 이온주입하여 고농도 소오스/드레인 영역을 형성하는 것이 바람직하다.
또한, 본 발명의 바람직한 실시예에 의하면, 상기 제2 층간절연막은 산화막과 질화막의 복합막(ONO layer)을 사용하여 형성하는 것이 적합하다.
본 발명에 따르면, 플로팅 게이트 및 컨트롤 게이트 사이의 제2 층간절연막에 대한 커패시턴스를 증가시켜 커플링비(couple ratio)를 개선함으로써 불휘발성 메모리 소자의 동작전압을 낮출 수 있다. 따라서 낮아진 동작전압 때문에 단위셀간의 소자분리 전압이 낮아지고 필드산화막의 두께를 낮춤으로써 단위셀의 면적을 축소하여 고집적화를 달성할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명은 그 정신 및 필수의 특징을 이탈하지 않고 다른 방식으로 실시할 수 있다. 예를 들면, 상기 바람직한 실시예에 있어서는 프로그램 가능한 불휘발성 메모리를 낸드형 플래시 메모리를 중심으로 설명하지만, 이는 노아형 플래시 메모리(NOR type flash memory)에서도 사용할 수 있을 뿐만 아니라 EEPROM의 단위셀로 치환할 수 있는 것이다. 따라서, 아래의 바람직한 실시예에서 기재한 낸드형 플래시 메모리의 단위셀은 예시적인 것이며 본 발명을 한정하는 의미가 아니다. 그리고 본 발명에 의한 낸드형 플래시 메모리 단위셀의 등가회로나 동작특성을 상기 도 2에 설명된 종래기술과 동일하기 때문에 중복을 피하여 설명을 생략한다.
제1 실시예
도 4 내지 도 6은 본 발명의 제1 실시예에 의한 불휘발성 메모리의 단위 셀 중에서 낸드형 플래시 메모리의 단위셀을 설명하기 위해 도시한 도면들이다.
도 4는 본 발명에 의한 불휘발성 플래시 메모리중에서 낸드형 플래시 메모리를 나타낸 레이아웃도(layout)이다. 상세히 설명하면, 비트라인(142)과 워드라인이 서로 교차되는 지점에서 플로팅 게이트 위에 컨트롤 게이트가 서로 중첩되게 적층된 구조로 형성된 낸드형 플래시 메모리의 단위셀은 종래 구조와 같이 자기 정렬식으로 형성되지 않고 각각 서로 다른 마스크를 사용하여 구성되었기 때문에 컨트롤 게이트가 플로팅 게이트를 비트라인 방향(Y-Y') 방향에서 보았을 때 감싸는 형태로 구성되어 있다. 따라서, 종래기술에서는 비트라인 방향의 플로팅 게이트 측면에 제2 층간절연막(interpoly dielectric layer)을 에워싸지 못하였지만 본 발명에서는 가능한 구조를 띠고 있다. 여기서, 단위셀간의 이격거리는 워드라인 방향이 비트라인 방향보다 가깝게 구성하는 것이 바람직하다.
도 5는 본 발명의 제1 실시예에 의한 낸드형 플래시 메모리 단위 셀(unit cell)의 비트라인 방향의 단면도로서 상기 도 4의 Y-Y'면을 절개하였을 때의 단면도이다. 본 발명에 의한 낸드형 플래시 메모리의 단위셀은 제1 도전형 반도체 기판 위에 제2 도전형으로 구성된 소오스/드레인 영역(source/drain 130,132)과, 상기 소오스/드레인 영역 사이에 형성되는 채널(channel)영역 위에 구성된 제1 절연막(106)과, 상기 제1 절연막 위에 구성된 플로팅 게이트(floating gate, 108)와, 상기 플로팅 게이트(108) 상부 및 워드라인과 비트라인(142) 방향의 네 개 측면을 감싸는 형태로 구성된 제2 층간절연막(interpoly dielectric layer, 124)과, 상기 제2 층간절연막(124)의 상부 및 네 개의 측면을 감싸는 형태로 구성된 컨트롤 게이트(154)로 구성된다. 그리고 상기 단위셀 위에는 절연막(140) 및 비트라인(142)이 구성되어 있다. 여기서 도 1에 나타난 종래 구조와 비교하여 가장 차이를 나타내는 것은 플로팅 게이트(108)와 컨트롤 게이트(154) 사이의 제2 층간절연막(interpoly dielectric layer, 124)이 플로팅 게이트(108)를 감싸도록 구성된 것을 알 수 있다. 그러므로 터널 산화막인 제1 절연막(106)과 제2 층간절연막(124)이 커플링비(coupling ratio)를 결정하는 주요 변수이기 때문에, 제2 층간절연막(124)의 면적을 종래의 2개의 플로팅 게이트 측면이 아닌 4개의 플로팅 게이트 측면을 이용하여 넓게 함으로써 도 3에서 설명된 Cinterpoly커패시턴스를 향상시켜 커플링비를 증대시킬 수 있다. 따라서 프로그램 전압(Vpgm)을 낮게 설정하는 것과 이에 따른 필드산화막의 두께를 낮추는 것이 가능하여 고집적화를 달성하기 적절한 구조이다. 도면에서 참조부호 160은 단위셀을 162는 SSL을 각각 나타낸다.
도 6은 본 발명의 제1 실시예에 의한 낸드형 플래시 메모리 단위셀의 워드라인 방향의 단면도로써 상기 도 4를 X-X' 방향으로 절개한 단면도이다. 워드라인은 비트라인과 수직한 방향인 필드산화막(102)과 평행한 방향이다. 그리므로 플로팅 게이트의(108)의 네 개 측면은 모두 제2 층간절연막(124)에 의해 감싸짐을 알 수 있다. 여기서 제1 절연막(106)은 산화막 또는 산질화막을 사용하여 구성하고, 제2 층간절연막(124)은 산화막과 질화막의 복합막인 ONO(Oxide/Nitride/Oxide layer)를 사용하여 구성하는 것이 적합하다. 또한 필드산화막(102) 아래의 반도체 기판(100)의 벌크영역(bulk area)에 붕소(boron)와 같은 제1 도전형인 P형 불순물을 1E13 ions/㎠ 농도로 이온주입하여 채널 스톱(channel stop)용 고농도 불순물 영역을 구성하여 필드산화막(102)의 소자분리 능력을 증가시킬 수 있다.
도 7내지 도 12는 본 발명의 제2 실시예에 의한 낸드형 플래시 메모리 단위셀의 제조방법을 설명하기 위해 도시한 도면들이다.
도 7을 참조하면, 제1 도전형 p형의 반도체 기판(100)에 로코스(LOCOS: Local Oxidation Of Silicon)나 피. 비. 엘(PBL: Poly Buffered LOCOS)과 같은 필드산화막(102)을 3000Å 두께로 형성한다. 이어서 필드산화막(102)이 없는 활성영역(104)에 제1 절연막(미도시), 예컨대 터널산화막(tunnel oxide layer)을 산화막(SiO2)이나 산질화막(SiON)을 사용하여 100Å 내외로 성장시킨다. 상기 제1 절연막이 형성된 반도체 기판(100) 위에 제1 폴리실리콘막(108)을 4000Å, 제1 층간절연막(110)을 200∼1000Å, 제2 폴리실리콘막(112)을 3000Å의 두께로 침적한다. 상기 제1 층간절연막(110)은 질화막(SiN) 또는 질화막의 복합막을 사용하여 형성하는 것이 적합하다. 계속해서 상기 제2 폴리실리콘막(112)이 침적된 결과물에 사진 및 식각공정을 진행하여 하부 제2 폴리실리콘막(112), 제1 층간절연막(110) 및 제1 폴리실리콘막에 대한 패터닝을 진행하여 1차 워드라인 패턴(150)을 형성한다. 도면의 방향표에서 X 방향은 워드라인 방향을 가리키며, Y 방향은 비트라인 방향을 가리킨다.
도 8a를 참조하면, 상기 1차 워드라인 패턴이 형성된 결과물에서 제1 스페이서 절연막인 질화막(SiN)을 100Å의 두께로 침적하고 이방성 건식식각을 진행하여 1차 워드라인 패턴의 양측면에 제1 스페이서 절연막(114)을 형성한다. 이어서 제1 스페이서 절연막(114)이 형성된 1차 워드라인 패턴을 이온주입 마스크로 제2 도전형의 N형 불순물을 2E13 ions/㎠ 도즈(dose)로 이온주입하고 열처리(annealing)하여 얕은 접합을 갖는 소오스 드레인 영역(LDD: Lightly Doped Drain area, 130)을 형성한다. 계속해서, 1차 워드라인 패턴 사이의 반도체 기판 위에 산화공정(oxidation)을 진행하여 300Å 두께의 산화막(미도시)이 반도체 기판의 활성영역(104) 위와 제1 스페이서 절연막(114) 아래에 버즈비크(bird's beak) 형태로 성장되도록 한다. 이어서, 제2 스페이서 절연막을 침적하고 이방성 건식식각을 진행하여 상기 제1 스페이서 절연막(114)에 겹쳐서 제2 스페이서 절연막(118)을 형성한다. 그리고 상기 제2 스페이서 절연막(118)이 형성된 1차 워드라인 패턴을 이온주입 마스크로 제2 도전형 불순물인 비소(Arsenium)를 5E15 ions/㎠ 도즈(dose)로 이온주입을 진행하여 고농도 소오스/드레인 영역(132)을 형성한다. 여기서 상기 제1 및 제2 스페이서 절연막은 질화막 또는 질화막의 복합막을 사용하여 형성하는 것이 적합하고, 제2 스페어서 절연막(118)이 형성된 1차 워드라인 패턴을 이온주입 마스크로 진행하는 고농도 소오스/드레인 형성공정은 단위셀 영역에 대하여 생략할 수 있다.
도 8b는 상기 도 8a를 X방향에서 보았을 때의 측면도이다.
상기 도 7 및 도 8의 사시도에서 나타나지 않았던 제1 절연막(106)인 터널 산화막이 플로팅 게이트(108) 아래에 형성되고, 300Å 두께의 산화막(116)이 버즈비크(bird's beak)의 형태로 상기 제1 및 제2 스페이서 절연막(114, 118) 하부의 반도체 기판 위에 형성된 것을 보여준다.
도 9를 참조하면, 상기 고농도 소오스/드레인 영역(132)에 대한 이온주입이 끝난 반도체 기판 전면(全面)에 평탄화용 절연막(120)을 8000∼12000Å의 두께로 적층하고 화학기계적 연마(Chemical Mechanical Polishing) 공정을 진행하여 상기 1차 워드라인 패턴 최상부에 있는 제2 폴리실리콘막(112)의 표면이 노출될 때까지 평탄화시킨다. 상기 평탄화용 절연막은 USG(Undoped Silicate Glass)와 P-TEOS(Tera Ethyl Otho Silicate)을 5000Å/4000Å의 두께로 적층하여 사용한다.
도 10a를 참조하면, 상기 평탄화가 진행된 반도체 기판 전면(全面)에 포토레지스트를 도포하고 사진 및 식각공정을 진행하여 필드산화막(102) 위에 존재하는 제2 폴리실리콘막(112)의 일부를 식각하여 제1 층간절연막(110)의 일부가 노출되게 한다. 이때, 하부의 제1 층간절연막(110)이 식각저지층(etching stopper)의 역할을 하게 된다. 이어서 상기 제2 폴리실리콘막(112)의 일부가 식각된 반도체 기판의 전면(全面)에 제3 폴리실리콘막을 1000Å의 두께로 적층하고 이방성 건식식각을 진행하여 식각된 제2 폴리실리콘막(112)의 측면에 제3 폴리실리콘막으로 된 스페이서(122)를 형성한다.
도 10b는 상기 도 10a에서 10b-10b'면을 절개했을 때의 단면도를 나타낸다. 필드산화막(102) 위에는 제1 폴리실리콘막(108), 제1 층간절연막(110)이 있고, 제2 폴리실리콘막(112)의 일부는 식각된 것을 알 수 있다. 또한, 식각된 제2 폴리실리콘막(112)의 측면에는 제3 폴리실리콘막으로 된 스페이서(122)가 형성된 것을 보여준다.
도 11a를 참조하면, 상기 노출된 제1 층간절연막(110)의 일부를 식각한 후, 하부의 노출된 제1 폴리실리콘막(108)을 식각하여 필드산화막(102)을 노출시킨다. 이때 1차 워드라인 패턴에서 남아있던 제2 폴리실리콘막(112) 및 제3 폴리실리콘막으로 이루어진 스페이서(122)는 상기 제1 폴리실리콘막보다 두께가 얇음으로 제1 폴리실리콘막이 식각되는 동안 모두 제거되고, 활성영역 위에 있는 제1 층간절연막(110)이 노출되게 된다. 즉, 제2 폴리실리콘막(112) 및 스페이서(122)가 식각되는 동안 하부의 제1 층간절연막(110)은 식각저지층(etching stopper)의 역할을 수행하여 활성영역에서 제1 폴리실리콘막(108)이 식각되는 것을 방지한다. 상기 노출된 필드산화막(102)에 대해 소자분리 능력을 향상시키기 위해 붕소와 같은 제1 도전형 불순물을 이온주입하여 필드산화막(102) 아래 반도체 기판(100)의 벌크영역(bulk area)에 제1 도전형의 고농도 불순물 영역, 즉 채널 스톱영역(Channel stop area)을 형성한다. 이때 이온주입 도즈(dose)는 1E13 ions/㎠ 정도의 농도로 이온주입을 진행하는 것이 적절하다. 따라서 불휘발성 메모리 소자가 동작중에 소자분리영역으로 누설전류가 발생하는 것을 억제한다. 이때, 반도체 기판의 전면에 남아있는 제1 층간절연막(110) 및 제1 폴리실리콘막(108)이 활성영역으로 제1 도전형 불순물이 이온주입되는 것을 막아주는 불록킹층(blocking layer)의 역할을 한다. 따라서 200∼1000Å의 범위로 형성하는 질화막 또는 질화막과의 복합막으로 구성된 제1 층간절연막(110)은 블록킹층(blocking later)의 역할을 강화시키기 위해 1000Å 이상으로 두께를 증가시킬 수 있다. 계속해서, 활성영역에서 노출된 제1 층간절연막(110)위로 제2 도전형 불순물인 비소(As)나 인(P)과 같은 불순물을 1E14 ions/㎠의 도즈(dose)로 이온주입하여 제1 폴리실리콘막(108)인 플로팅 게이트(floating gate)에 불순물을 이온주입한다. 이어서, 상기 노출된 제1 층간절연막(110) 및 1차 워드라인 패턴의 양측면에 있는 제1 및 제2 스페이서 절연막(114, 118)을 습식식각 방식으로 제거함으로써 제1 폴리실리콘막(108)인 플로팅 게이트의 상부 및 네 측면이 노출되도록 한다. 따라서 각각 독립된 형태의 플로팅 게이트(108)가 형성되게 된다.
도 11b는 상기 도 11a의 11b-11b'면을 절개하였을 때의 단면도이다.
화살표는 필드산화막 아래 채널 스톱용(channel stop) 제1 도전형 고농도 불순물 영역을 형성하기 위해 이온주입하는 것을 나타내며, 활성영역에는 제1 절연막(106) 및 플로팅 게이트인 제1 폴리실리콘막(108)이 구성되어 있다. 이때, 제1 폴리실리콘막(108) 위에 있는 제1 층간절연막(미도시)은 채널 스톱용 제1 도전형 고농도 불순물 영역을 형성하기 위한 이온주입 공정에서는 남아있지만, 이후에 제거되기 때문에 도시하지 않았다.
도 11c는 상기 도 11a의 11c-11c'면을 절개하였을 때의 단면도이다. 습식식각에 의해 제1 층간절연막과, 제1 및 제2 스페이서 절연막이 모두 식각됨으로써 플로팅 게이트인 제1 폴리실리콘막(108)의 네 개의 측면이 모두 노출된 것을 알 수 있다. 그리고 플로팅 게이트의 양옆에는 평탄화용 절연막(120)이 구성된 모습을 보여준다.
도 12를 참조하면, 상기 네 개의 측면이 모두 노출된 제1 폴리실리콘막(108)인 플로팅 게이트의 표면에 ONO막과 같은 폴리층간절연막(interpoly dielectric layer)인 제2 층간절연막(124)을 60Å/100Å/60Å의 두께로 형성한다. 이어서 컨트롤 게이트로 사용될 제4 폴리실리콘막(126)을 3000Å 두께로 적층하고 에치백(etchback)과 같은 평탄화공정을 진행한 후, 저항을 낮추기 위한 실리사이드층(Silicide layer, 128), 예컨대 텅스텐 실리사이드층(Wsix)을 2000Å의 두께로 형성한다.
도 13을 참조하면, 상기 텅스텐 실리사이드가 적층된 반도체 기판의 전면에 포토레지스트를 도포하고 사진 및 식각공정을 진행하여 워드라인 방향으로 상기 실리사이드층(128) 및 제4 폴리실리콘막(126)을 패터닝 함으로써 2차 워드라인 패턴(152)을 형성한다. 이때 컨트롤 게이트(154)는 상기 제4 폴리실리콘막(126)과 실리사이드층(128)의 적층된 구조로 이루어진다.
따라서 종래기술에서는 미스얼라인의 발생을 억제하기 위해 하나의 식각마스크로 컨트롤 게이트와 플로팅 게이트를 자기정렬(self align) 방식으로 동시에 식각함으로써 필드산화막의 일부가 과도식각(overetching)되어 두께가 얇아지는 문제가 발생하였다 하지만, 본 발명에서는 각각 다른 마스크를 사용하여 컨트롤 게이트와 플로팅 게이트를 식각함으로써 식각공정에서 제2 층간절연막(124) 및 필드산화막(102)이 과도식각되어 손실(loss)이 발생되는 문제를 억제할 수 있다. 또한 플로팅 게이트 및 컨트롤 게이트 식각시에 미스얼라인이 발생하더라도, 단위셀에서 플로팅 게이트를 감싸는 제4 폴리실리콘막(126)의 두께가 두꺼우므로 미스얼라인의 발생과 무관하게 플로팅 게이트의 상부 및 네 측면을 제2 층간절연막(124) 및 컨트롤 게이트(154)가 감싸면서 자기 정렬된 구조로 형성된다.
이후, 절연막(도5의 140)을 수천 Å 두께로 적층하고, 상기 절연막에 콘택홀을 형성하여 비트라인(도5의 142)을 형성함으로써 본 발명의 제1 실시예에 의한 낸드형 플래시 메모리 소자의 제조공정을 완료한다.
제2 실시예
본 발명의 제2 실시예에 의한 불휘발성 메모리 단위셀 또는 낸드형 플래시 메모리의 단위셀의 구성은, 비트라인이 형성되는 방향과 평행하고 워드라인이 형성되는 방향과 수직되게 필드산화막이 구성된 제1 도전형 반도체 기판 위에 제2 도전형으로 구성된 소오스/드레인 영역(source/drain region)과, 상기 소오스/드레인 영역 사이에 형성되는 채널 영영 위에 구성된 제1 절연막과, 상기 제1 절연막 위에 구성된 플로팅 게이트(floating gate)와, 상기 플로팅 게이트의 상부와 비트라인 방향의 두 측면을 감싸는 제2 절연막 및 상기 워드라인 방향의 두측면은 감싸는 제3 절연막으로 구성된 제2 층간절연막과, 상기 비트라인 방향에서는 상기 제2 층간절연막의 상부 및 측면을 감싸는 형태로 구성되고, 워드라인 방향에서는 제2 층간절연막의 상부를 덮는 형태로 구성된 컨트롤 게이트를 구비하는 것을 기본 구성으로 한다.
도 14는 본 발명의 제2 실시예에 의한 낸드형 플래시 메모리 단위셀 및 그 제조방법을 설명하기 위해 도시한 도면으로써 도 4의 X-X'면을 절개하였을 때의 단면도이다.
도 14를 참조하면, 상술한 제1 실시예와 비교하여 차이점은 플로팅 게이트의 네 개 측면을 감싸는 제2 층간절연막이 제1 실시예와 같은 1개의 제2 층간절연막으로 구성되지 않고, 비트라인 방향의 두측면은 제1 실시예의 제2 층간절연막과 동일한 제2 절연막인 ONO막으로 구성되지만, 워드라인 방향의 두측면은 소자분리 능력을 향상시키기 위해 제3 절연막(134)인 산화막으로 두껍게 구성되는 점이다.
즉, 워드라인 방향으로 인접하는 두 플로팅 게이트(108) 사이를 제3 절연막(134)인 산화막으로 전부 채우고 컨트롤 게이트(154)를 형성함으로써 결국 필드산화막(102)의 두께를 증가시켜 소자분리 영역의 문턱전압(Vth)을 증가시킬 수 있다. 그러므로 상술한 제1 실시예와 비교하여 커플링비와 프로그램 전압을 더욱 큰 폭으로 조절하는 것이 가능하다.
본 발명의 제2 실시예에 의한 낸드형 플래시 메모리 소자의 제조방법을 설명하면 상기 제1 실시예와 거의 같다. 단 하나의 차이점은 상기 도 11a의 제1 폴리실리콘막을 필드산화막이 노출되도록 식각하고, 제1 도전형의 고농도 불순물 영역을 형성한 후, 상기 제1 폴리실리콘막이 식각된 영역에 제3 절연막(134)인 산화막을 성장시키거나 침적한 후, 에치백 공정을 진행하여 제1 폴리실리콘막의 두께와 동일한 제3 절연막을 형성하는 것을 제외하고는 동일하기 때문에 중복을 피하여 설명을 생략한다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
따라서, 상술한 본 발명에 따르면, 플로팅 게이트 및 컨트롤 게이트 사이의 제2 층간절연막에 대한 커패시턴스를 증가시켜 커플링비(couple ratio)를 개선함으로써 불휘발성 메모리 소자의 동작전압을 낮출 수 있다. 따라서 낮아진 동작전압 때문에 단위셀간의 소자분리 전압이 낮아지고 필드산화막의 두께를 낮춤으로써 단위셀의 면적을 축소하여 고집적화를 달성할 수 있다.

Claims (34)

  1. 필드산화막이 구성된 제1 도전형 반도체 기판 위에 제2 도전형으로 구성된 소오스/드레인 영역(source/drain);
    상기 소오스/드레인 영역 사이에 형성되는 채널(channel)영역 위에 구성된 제1 절연막;
    상기 제1 절연막 위에 구성된 플로팅 게이트(floating gate);
    상기 플로팅 게이트 상부 및 워드라인과 비트라인 방향의 네 개 측면을 감싸는 형태로 구성된 층간 제2 절연막(interpoly dielectric layer); 및
    상기 제2 층간절연막의 상부 및 네 개의 측면을 감싸는 형태로 구성된 컨트롤 게이트를 구비하는 것을 특징으로 하는 비트라인(Bit line)과 워드라인(Word line)이 교차되는 영역에 형성된 프로그램 가능한 불휘발성 메모리의 단위 셀(Cell).
  2. 필드산화막이 구성된 제1 도전형 반도체 기판 위에 제2 도전형으로 구성된 소오스/드레인 영역(source/drain);
    상기 소오스/드레인 영역 사이에 형성되는 채널(channel)영역 위에 구성된 제1 절연막;
    상기 제1 절연막 위에 구성된 플로팅 게이트(floating gate);
    상기 플로팅 게이트 상부 및 워드라인과 비트라인 방향의 네 개 측면을 감싸는 형태로 구성된 제2 층간절연막(interpoly dielectric layer); 및
    상기 제2 층간절연막의 상부 및 네 개의 측면을 감싸는 형태로 구성된 컨트롤 게이트를 구비하는 것을 특징으로 하는 비트라인(Bit line)과 워드라인(Word line)이 교차되는 영역에 형성된 낸드형 플래시 메모리의 단위 셀(Cell).
  3. 제2항에 있어서, 상기 플로팅 게이트는 위에서 보았을 때 워드라인 방향의 거리가 비트라인 방향의 거리보다 가까운 것을 특징으로 하는 낸드형 플래시 메모리의 단위셀.
  4. 제2항에 있어서, 상기 소오스/드레인 영역은 상기 플로팅 게이트를 이온주입 마스크로 사용하여 구성된 것을 특징으로 하는 낸드형 플래시 메모리의 단위셀.
  5. 제2항에 있어서, 상기 필드산화막은 인접한 채널영역간의 소자분리 효과를 높이기 위해 필드산화막 아래의 반도체 기판에 구성된 제1 도전형 고농도 불순물 영역을 더 구비하는 것을 특징으로 하는 낸드형 플래시 메모리의 단위셀.
  6. 제2항에 있어서, 상기 플로팅 게이트와 컨트롤 게이트는 서로 다른 식각 마스크를 사용하여 구성된 것을 특징으로 하는 낸드형 플래시 메모리의 단위셀.
  7. 제2항에 있어서, 상기 제1 절연막은 산화막 또는 산질화막(SiON)을 재질로 하는 것을 특징으로 하는 낸드형 플래시 메모리의 단위셀.
  8. 제2항에 있어서, 상기 제2 층간절연막은 산화막과 질화막의 복합막(ONO)을 재질로 하는 것을 특징으로 하는 낸드형 플래시 메모리의 단위셀.
  9. 비트라인이 형성되는 방향과 평행하고 워드라인 형성되는 방향과 수직되게 필드산화막이 구성된 제1 도전형 반도체 기판 위에 제2 도전형으로 구성된 소오스/드레인 영역(source/drain region);
    상기 소오스/드레인 영역 사이에 형성되는 채널 영영 위에 구성된 제1 절연막;
    상기 제1 절연막 위에 구성된 플로팅 게이트(floating gate);
    상기 플로팅 게이트의 상부와 비트라인 방향의 두 측면을 감싸는 제2 절연막 및 상기 워드라인 방향의 두측면은 감싸는 제3 절연막으로 구성된 제2 층간절연막; 및
    상기 비트라인 방향에서는 상기 제2 층간절연막의 상부 및 측면을 감싸는 형태로 구성되고, 워드라인 방향에서는 제2 층간절연막의 상부를 덮는 형태로 구성된 컨트롤 게이트를 구비하는 것을 특징으로 하는 비트라인과 워드라인이 교차되는 영역에 구성된 프로그램 가능한 불휘발성 메모리의 단위셀.
  10. 비트라인이 형성되는 방향과 평행하고 워드라인이 형성되는 방향과 수직되게 필드산화막이 구성된 제1 도전형 반도체 기판 위에 제2 도전형으로 구성된 소오스/드레인 영역(source/drain region);
    상기 소오스/드레인 영역 사이에 형성되는 채널 영영 위에 구성된 제1 절연막;
    상기 제1 절연막 위에 구성된 플로팅 게이트(floating gate);
    상기 플로팅 게이트의 상부와 비트라인 방향의 두 측면을 감싸는 제2 절연막 및 상기 워드라인 방향의 두측면은 감싸는 제3 절연막으로 구성된 제2 층간절연막; 및
    상기 비트라인 방향에서는 상기 제2 층간절연막의 상부 및 측면을 감싸는 형태로 구성되고, 워드라인 방향에서는 제2 층간절연막의 상부를 덮는 형태로 구성된 컨트롤 게이트를 구비하는 것을 특징으로 하는 비트라인과 워드라인이 교차되는 영역에 구성된 낸드형 플래시 메모리의 단위셀.
  11. 제10항에 있어서, 상기 필드산화막은 인접한 채널영역간의 소자분리 효과를 높이기 위해 필드산화막 아래의 반도체 기판에 구성된 제1 도전형 고농도 불순물 영역을 더 구비하는 것을 특징으로 하는 낸드형 플래시 메모리의 단위셀.
  12. 제10항에 있어서, 상기 플로팅 게이트와 컨트롤 게이트는 서로 다른 식각 마스크를 사용하여 구성된 것을 특징으로 하는 낸드형 플래시 메모리의 단위셀.
  13. 제10항에 있어서, 상기 제2 절연막은 산화막과 질화막의 복합막(ONO)을 재질로 하는 것을 특징으로 하는 낸드형 플래시 메모리의 단위셀.
  14. 제10항에 있어서, 상기 제3 절연막의 두께는 인접하는 플로팅 게이트 사이의 필드산화막 위에서 플로팅 게이트의 두께와 동일한 것을 특징으로 하는 낸드형 플래시 메모리의 단위셀.
  15. 제10항에 있어서, 상기 제3 절연막은 산화막을 재질로 하는 것을 특징으로 하는 낸드형 플래시 메모리의 단위셀.
  16. 필드산화막이 형성된 제1 도전형의 반도체 기판에 상기 필드산화막과 수직방향으로 제1 폴리실리콘막, 제1 층간절연막, 제2 폴리실리콘막을 적층하고 패터닝한 1차 워드라인 패턴을 형성하는 제1 공정;
    상기 1차 워드라인 패턴의 양측면에 스페이서 절연막을 형성하는 제2 공정;
    상기 스페이서 절연막이 형성된 반도체 기판 전면에 평탄화용 절연막을 적층하고 상기 1차 워드라인 패턴 상부의 제2 폴리실리콘막 표면이 노출되도록 평탄화를 진행하는 제3 공정;
    상기 필드산화막 위에 있는 1차 워드라인 패턴의 제1 층간절연막의 일부가 노출되도록 제2 폴리실리콘막의 일부를 식각하는 제4 공정;
    상기 노출된 제1 층간절연막의 일부를 식각하여 제1 폴리실리콘막의 일부를 노출시키는 제5 공정;
    상기 노출된 제1 폴리실리콘막의 일부와, 제2 폴리실리콘막 전체를 식각하는 제6 공정;
    상기 결과물에서 제2 폴리실리콘막의 식각에 의해 노출된 제1 층간절연막과 스페이서 절연막을 식각하여 독립된 형태의 플로팅 게이트를 형성하는 제7 공정;
    상기 플로팅 게이트 상부 및 네 개의 측면부에 제2 층간절연막을 형성하는 제8 공정; 및
    상기 제2 층간절연막이 형성된 결과물에 컨트롤 게이트용 도전막을 적층하고 이를 워드라인 방향으로 패터닝하여 2차 워드라인 패턴을 형성하는 제9 공정을 구비하는 것을 특징으로 하는 낸드형 플래시 메모리 소자의 제조방법
  17. 제16항에 있어서, 상기 제1 공정의 1차 워드라인 패턴을 형성하기 전에, 상기 필드산화막이 없는 활성영역에 산화막(SiO2) 또는 산질화막(SiON)을 재질로 하는 제1 절연막을 형성하는 공정을 더 진행하는 것을 특징으로 하는 낸드형 플래시 메모리 소자의 제조방법.
  18. 제16항에 있어서, 상기 제1 공정의 제1 층간절연막은 질화막 또는 질화막의 복합막을 사용하는 것을 특징으로 하는 낸드형 플래시 메모리 소자의 제조방법.
  19. 제16항에 있어서,
    상기 스페이서 절연막을 형성하는 공정은,
    제1 스페이서 절연막을 1차 워드라인 양측면에 형성하는 공정;
    상기 1차 워드라인 패턴 사이 반도체 기판 위에 산화막을 형성하는 공정; 및
    상기 산화막 위에 상기 제1 스페이서 절연막의 양측면에 제2 스페이서 절연막을 형성하는 공정을 포함하는 것을 특징으로 하는 낸드형 플래시 메모리 소자의 제조방법.
  20. 제19항에 있어서, 상기 제1 및 제2 스페이서 절연막은 질화막 또는 질화막의 복합막을 사용하는 것을 특징으로 하는 낸드형 플래시 메모리 소자의 제조방법.
  21. 제19항에 있어서, 상기 1차 스페이서 절연막 형성후, 상기 1차 워드라인 패턴을 이온주입 마스크로 제2 도전형 불순물을 이온주입하여 얕은 접합을 갖는 소오스/드레인(LDD)을 형성하는 공정을 더 구비하는 것을 특징으로 낸드형 플래시 메모리 소자의 제조방법.
  22. 제19항에 있어서, 상기 2차 스페이서 절연막 형성후, 상기 1차 워드라인 패턴을 이온주입 마스크로 제2 도전형 불순물을 이온주입하여 고농도 소오스/드레인을 형성하는 공정을 더 구비하는 것을 특징으로 낸드형 플래시 메모리 소자의 제조방법.
  23. 제16항에 있어서, 상기 제4 공정을 진행한 후에 식각된 제2 폴리실리콘막의 양측면에 제3 폴리실리콘막으로 된 스페이서를 형성하는 공정을 더 진행하는 것을 특징으로 낸드형 플래시 메모리 소자의 제조방법.
  24. 제16항에 있어서, 상기 제6 공정 후에 필드산화막의 소자분리 능력을 증가시키기 위해 노출된 필드산화막 아래에 제1 도전형 불순물을 이온주입하는 공정을 더 구비하는 것을 특징으로 하는 낸드형 플래시 메모리 소자의 제조방법.
  25. 제16항에 있어서, 상기 제8 공정의 제2 층간절연막은 산화막과 질화막의 복합막을 사용하여 형성하는 것을 특징으로 하는 낸드형 플래시 메모리 소자의 제조방법.
  26. 제16항에 있어서,
    상기 제9 공정의 2차 워드라인 패턴을 형성하는 방법은,
    제4 폴리실리콘막을 적층하여 평탄화시키고,
    상기 제4 폴리실리콘막 위에 실리사이드층을 형성하고,
    상기 실리사이드층이 형성된 컨트롤 게이트용 도전막을 상기 평탄화용 절연막을 식각저지층으로 사용하여 워드라인 방향으로 패터닝하는 것을 특징으로 하는 낸드형 플래시 메모리 소자의 제조방법.
  27. 필드산화막이 형성된 제1 도전형의 반도체 기판에 상기 필드산화막과 수직방향으로 제1 폴리실리콘막, 제1 층간절연막, 제2 폴리실리콘막을 적층하고 패터닝한 1차 워드라인 패턴을 형성하는 제1 공정;
    상기 1차 워드라인 패턴의 양측면에 스페이서 절연막을 형성하는 제2 공정;
    상기 스페이서 절연막이 형성된 반도체 기판 전면에 평탄화용 절연막을 적층하고 상기 1차 워드라인 패턴 상부의 제2 폴리실리콘막 표면이 노출되도록 평탄화를 진행하는 제3 공정;
    상기 필드산화막 위에 있는 1차 워드라인 패턴의 제1 층간절연막의 일부가 노출되도록 제2 폴리실리콘막의 일부를 식각하는 제4 공정;
    상기 노출된 제1 층간절연막의 일부를 식각하여 제1 폴리실리콘막의 일부를 노출시키는 제5 공정;
    상기 노출된 제1 폴리실리콘막의 일부와, 제2 폴리실리콘막 전체를 식각하는 제6 공정;
    상기 제1 폴리실리콘막이 식각된 위치에 산화막을 형성하는 제7 공정
    상기 결과물에서 제2 폴리실리콘막의 식각에 의해 노출된 제1 층간절연막과 스페이서 절연막을 식각하여 독립된 형태의 플로팅 게이트를 형성하는 제8 공정;
    상기 플로팅 게이트 상부와, 스페이서 절연막이 식각된 위치에 제2 층간절연막을 형성하는 제9 공정; 및
    상기 제2 층간절연막이 형성된 결과물에 컨트롤 게이트용 도전막을 적층하고 이를 워드라인 방향으로 패터닝하여 2차 워드라인 패턴을 형성하는 제10 공정을 구비하는 것을 특징으로 하는 낸드형 플래시 메모리 소자의 제조방법
  28. 제27항에 있어서, 상기 제1 공정의 1차 워드라인 패턴을 형성하기 전에, 상기 필드산화막이 없는 활성영역에 산화막(SiO2) 또는 산질화막(SiON)을 재질로 하는 제1 절연막을 형성하는 공정을 더 진행하는 것을 특징으로 하는 프로그램 가능한 불휘발성 메모리 소자의 제조방법.
  29. 제27항에 있어서,
    상기 스페이서 절연막을 형성하는 공정은,
    제1 스페이서 절연막을 1차 워드라인 양측면에 형성하는 공정;
    상기 1차 워드라인 패턴 사이 반도체 기판 위에 산화막을 형성하는 공정; 및
    상기 산화막 위에 상기 제1 스페이서 절연막의 양측면에 제2 스페이서 절연막을 형성하는 공정을 포함하는 것을 특징으로 하는 낸드형 플래시 메모리 소자의 제조방법.
  30. 제27항에 있어서, 상기 제1 및 제2 스페이서 절연막은 질화막 또는 질화막의 복합막을 사용하는 것을 특징으로 하는 낸드형 플래시 메모리 소자의 제조방법.
  31. 제27항에 있어서, 상기 제4 공정을 진행한 후에 식각된 제2 폴리실리콘막의 양측면에 제3 폴리실리콘막으로 된 스페이서를 형성하는 공정을 더 진행하는 것을 특징으로 낸드형 플래시 메모리 소자의 제조방법.
  32. 제27항에 있어서, 상기 제6 공정 후에 필드산화막의 소자분리 능력을 증가시키기 위해 노출된 필드산화막 아래에 제1 도전형 불순물을 이온주입하는 공정을 더 구비하는 것을 특징으로 하는 낸드형 플래시 메모리 소자의 제조방법.
  33. 제27항에 있어서, 상기 제9 공정의 제2 층간절연막은 산화막과 질화막의 복합막을 사용하여 형성하는 것을 특징으로 하는 낸드형 플래시 메모리 소자의 제조방법.
  34. 제27항에 있어서,
    상기 제10 공정의 2차 워드라인 패턴을 형성하는 방법은,
    제4 폴리실리콘막을 적층하고 평탄화시키고,
    상기 제4 폴리실리콘막 위에 실리사이드층을 형성하고,
    상기 실리사이드층이 형성된 컨트롤 게이트용 도전막을 상기 평탄화용 절연막을 식각저지층으로 사용하여 워드라인 방향으로 패터닝하는 것을 특징으로 하는 낸드형 플래시 메모리 소자의 제조방법.
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