KR100253701B1 - 아날로그 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 아날로그 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 아날로그 반도체 소자의 제조방법은 소자 분리막이 구비되고, 상기 소자 분리막 사이에 박막의 게이트 산화막이 형성된 반도체 기판을 제공하는 단계; 전체 상부에 캐패시터 하부 전극 및 게이트 전극용 비정질 실리콘막을 형성하는 단계; 상기 비정질 실리콘막에 N형 불순물을 6.0×1015내지 8.0×1015ions/㎠의 농도로 이온주입하는 단계; 상기 N형 불순물이 도핑된 비정질 실리콘막 상에 유전체막 및 N형 불순물이 도핑된 상부 전극용 폴리실리콘막을 형성하는 단계; 상기 N형 불순물이 도핑된 폴리실리콘막 및 유전체막을 사진식각하여 상기 소자분리막의 상부에 캐패시터 상부전극을 형성하는 단계; 노출된 비정질 시리콘막 부분에 P형 불순물을 2.0×1015ions/㎠의 농도로 이온주입하는 단계; 및 상기 비정질 실리콘막을 식각하여 캐패시터 하부 전극 및 게이트 전극을 형성하는 단계를 포함한다.
Description
본 발명은 아날로그 반도체 디바이스에 관한 것으로, 특히, 아날로그 캐피시터의 특성을 안정화시키기 위한 방법에 관한 것이다.
먼저, 종래 기술에 따른 아날로그 캐패시터 제조방법을 제1a도 내지 제1d도를 참조하여 설명하도록 한다.
제1a도를 참조하면, 반도체 기판(1)의 소정영역에 공지의 방법으로 소자분리막들(2)을 형성하고, 상기 소자분리막들(2) 사이에 게이트 산화막(3)을 형성한다. 그런다음, 전체 상부에 게이트 전극용 및 캐패시터 하부 전극용 비정질 실리콘막(4)을 형성하고, 이어서, 상기 비정질 실리콘막(4)에 게이트 불순물을 2.0×1015내지 6.0×1015ions/㎠의 농도로 이온주입한다.
제1b도를 참조하면, 전체 상부에 유전체막으로서 열산화막(5)을 형성하고, 그 상부에 인-시튜 방식으로 캐패시터 상부 전극용 도전막으로서 인이 도핑된 폴리실리콘막(6)을 형성한다.
제1c도를 참조하면, 소자분리막(2) 상부의 폴리실리콘막 부분 상에 감광막 패턴(도시되지 않음)을 형성하고, 상기 감광막 패턴의 형태로 상기 폴리실리콘막 (6)과 열산화막(5)을 식각하여 상부 캐피시터 전극(6a)을 형성한다.
제1d도를 참조하면, 노출된 비정질 실리콘막 부분을 식각하여 캐패시터 하부전극(4a)과 게이트 전극(4b)을 형성한다.
그리고나서, 도시되지는 않았지만, 소자의 전도 특성을 개선시키기 위하여, 게이트 전극 및 접합 영역 상부에 자기 정렬된 실리사이드막을 형성한다.
그러나, 종래 기술에 따른 아날로그 반도체 소자의 제조방법은, 캐패시터의 특성을 안정화시키기 위해서는 게이트 전극용 및 캐패시터 하부 전극용 비정질 실리콘막에 이온주입되는 불순물의 양을 증가시켜야 하는데, 이 경우, 캐패시터의 특성은 어느 정도 안정화시킬 수 있지만, 증가된 불순물의 양으로 인하여, 후속의 실리사이드막의 형성시에 상기 실리사이드막의 형성이 불안정하게 됨으로써, 아날로그 반도체 소자의 신뢰성이 저하되는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 게이트 전극용 및 캐패시터 하부 전극용 비정질 실리콘막에 이온주입되는 불순물의 양을 증가시켜 캐패시터의 특성이 안정화되도록 하고, 이후에 게이트 전극으로될 비정질 실리콘막 부분에 카운터 도핑을 수행하여 그 부분에서의 불순물의 도핑 농도가 낮아지도록 함으로써, 후속에서 실리사이드막의 형성이 안정적으로 이루어지도록 할 수 있는 아날로그 반도체 소자의 제조방법을 제공하는데, 그 목적이 있다.
제1a도 내지 제1d도는 종래 기술에 따른 아날로그 반도체 소자의 제조방법을 설명하기 위한 일련의 공정 단면도.
제2a도 내지 제2d도는 본 발명에 따른 아날로그 반도체 소자의 제조방법을 설명하기 위한 일련의 공정 단면도.
제3도는 본 발명에 따른 아날로그 캐패시터의 동작 전압에 따른 캐피시턴스의 변화량을 나타낸 그래프.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체 기판 12 : 소자 분리막
13 : 게이트 산호막 14 : 비정질 실리콘막
14a : 캐패시터 하부 전극 14b : 게이트 전극
15 : 열산화막 16 : 폴리실리콘막
16a : 캐패시터 상부 전극 17 : 감광막 패턴
상기와 같은 목적은, 소자분리막들이 구비되고, 상기 소자분리막들 사이에 게이트 산호막이 형성된 반도체 기판을 제공하는 단계; 전체 상부에 캐패시터 하부 전극용 및 게이트 전극용 비정질 실리콘막을 형성하는 단계; 상기 비정질 실리콘막에 N형 불순물을 6.0×1015내지 8.0×1015ions/㎠의 농도로 이온주입하는 단계; 상기 N형 불순물이 도핑된 비정질 실리콘막 상에 유전체막 및 N형 불순물이 도핑된 캐패시터 상부 전극용 폴리실리콘막을 차례로 형성하는 단계; 상기 N형 불순물이 도핑된 폴리실리콘막 및 유전체막을 사진식각하여 상기 소자분리막의 상부에 캐패시터 상부 전극을 형성하는 단계; 노출된 비정질 실리콘막 부분에 P형 불순물을 2.0×1015ions/㎠으 농도로 이온주입하는 단계; 및 상기 비정질 실리콘막을 식각하여 캐패시터 하부 전극 및 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 본 발명에 따른 아날로그 반도체 소자의 제조방법에 의하여 달성된다.
본 발명에 따르면, 캐패시터 하부 전극용 비정질 실리콘막 부분에 이온주입 되는 불순물의 양은 높게 함으로써, 캐패시터의 특성을 안정화시킬 수 있고, 반대로, 게이트 전극용 비정질 실리콘막 부분에 이온주입되는 불순물의 농도는 카운터 도핑을 이용하여 낮게 되도록 함으로써, 후속 공정에서 실리사이드막의 형성을 용이하게 할 수 있다.
[실시예]
이하, 제2a도 내지 제2d도를 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
제2a도를 참조하면, 반도체 기판(11)의 소정 영역에 국부산화 공정으로 소자분리막들(12)을 형성하고, 상기 소자분리막들(12) 사이에 게이트 산화막(13)을 형성한다. 그런다음, 전체 상부에 게이트 전극용 및 캐패시터의 하부 전극용 비정질 실리콘막(14)을 증착하고, 이어서, 상기 비정질 실리콘막(14)에 인(P) 또는 비소 (As)와 같은 N형 불순물을 6.0×1015내지 8.0×1015ions/㎠ 정도의 농도로 이온주입한다.
제2b도를 참조하면, N형 불순물이 이온주입된 비정질 실리콘막(14) 상에 유전체막으로서 열산화막(15)을 형성하고, 상기 열산화막(15) 상에 인-시튜 방식으로 캐패시터 상부 전극용 도전막으로서 인(P)이 도핑된 폴리실리콘막(16)을 증착한다.
제2c도를 참조하면, 폴리실리콘막 상에 캐패시터 상부 전극을 한정하기 위한 감광막 패턴(17)을 형성하고, 상기 감광막 패턴(17)을 식각 마스크로 하는 식각 공정으로 상기 폴리실리콘막(16) 및 그 하부의 열산화막(15)을 식각하여 캐피시터 상부전극(16a)을 형성한다. 그런다음, 노출된 비정질 실리콘막 부분에 P형 불순물, 예컨데, BF2를 2.0×1015ions/㎠ 정도의 농도로 이온주입한다.
이때, 상기 비정질 실리콘막(14)에 이미 이온주입되어 있는 N형 불순물과 P형 불순물인 BF2사이에 카운터 도핑(counter doping) 효과가 일어나기 때문에, 게이트 전극이될 비정질 실리콘막 부분에서의 N형 불순물의 농도는 감소하게 된다.
따라서, 후속의 실리사이드막의 형성시에 그 안정화를 얻을 수 있다.
제2d도를 참조하면, 상기 감광막 패턴을 제거한 상태에서, 비정질 실리콘막을 식각하여 캐패시터 하부 전극(14a)과 게이트 전극(14b)을 동시에 형성한다.
그리고나서, 도시되지는 않았지만, 아날로그 반도체 소자의 전도 특성을 개선 시키기 위하여, 게이트 전극 및 접합 영역 상에 실리사이드막을 형성한다.
제3도는 캐패시터 하부 전극용 비정질 실리콘막에 이온주입된 불순물의 농도에 따라 동작 전압에 대한 캐패시턴스의 변화량을 나타낸 그래프로서, (a)는 캐패시터 하부 전극용 비정질 실리콘막에 이온주입된 불순물의 농도가 2.0×1015/㎠인 것을 나타내고,(b)는 캐패시터 하부 전극용 비정질 실리콘막에 이온주입된 불순물의 농도가 4.0×1015/㎠인 것을 나타내며, (c)는 본 발명의 실시예에서와 같이 캐패시터 하부 전극용 비정질 실리콘막에 이온주입된 불순물의 농도가 6.0×1015/㎠ 이상인 것을 나타낸다. 도시된 바와 같이, 불순물 농도가 6.0×1015/㎠ 이상일 때, 캐패시터 특성의 안정화를 얻을 수 있다.
이상에서와 같이, 본 발명은 캐패시터 하부 전극용 및 게이트 전극용 비정질 실리콘막에 높은 농도로 불순물을 이온주입함으로써, 아날로그 캐패시터의 특성을 안정화시킬 수 있으며, 또한, 실리사이드막이 형성될 비정질 실리콘막 부분에는 그 불순물의 도핑 농도가 낮아지도록 카운터 도핑을 수행함으로써, 후속 공정에서의 실리사이드막의 형성을 용이하게 수행할 수 있다. 따라서, 아날로그 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
Claims (2)
- 소자분리막들이 구비되고, 상기 소자분리막들 사이에 게이트 산화막이 형성된 반도체 기판을 제공하는 단계; 전체 상부에 캐패시터 하부 전극용 및 게이트 전극용 비정질 실리콘막을 형성하는 단계; 상기 비정질 실리콘막에 N형 불순물을 6.0×1015내지 8.0×1015ions/㎠의 농도로 이온주입하는 단계; 상기 N형 불순물이 도핑된 비정질 실리콘막 상에 유전체막 및 N형 불순물이 도핑된 캐패시터 상부 전극용 폴리실리콘막을 차례로 형성하는 단계; 상기 N형 불순물이 도핑된 폴리실리콘막 및 유전체막을 사진식각하여 상기 소자분리막의 상부에 캐패시터 상부 전극을 형성하는 단계; 노출된 비정질 실리콘막 부분에 P형 불순물을 2.0×10 15ions/㎠의 농도로 이온주입하는 단계; 및 상기 비정질 실리콘막을 식각하여 캐패시터 하부 전극 및 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 아날로그 반도체 소자의 제조방법
- 제1항에 있어서, 상기 노출된 비정질 실리콘막 부분에 이온주입되는 P형 불순물은 BF2인 것을 특징으로 하는 아날로그 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019960077714A KR100253701B1 (ko) | 1996-12-30 | 1996-12-30 | 아날로그 반도체 소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019960077714A KR100253701B1 (ko) | 1996-12-30 | 1996-12-30 | 아날로그 반도체 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980058390A KR19980058390A (ko) | 1998-10-07 |
| KR100253701B1 true KR100253701B1 (ko) | 2000-04-15 |
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| Application Number | Title | Priority Date | Filing Date |
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| KR1019960077714A KR100253701B1 (ko) | 1996-12-30 | 1996-12-30 | 아날로그 반도체 소자의 제조 방법 |
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| KR (1) | KR100253701B1 (ko) |
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1996
- 1996-12-30 KR KR1019960077714A patent/KR100253701B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
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| KR19980058390A (ko) | 1998-10-07 |
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