KR100264215B1 - 반도체장치의 제조방법 - Google Patents
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Abstract
본 발명은 반도체장치의 제조방법에 관한 것으로서 제 1 도전형의 반도체기판 상에 게이트절연막을 형성하는 공정과, 상기 게이트절연막 상에 제 2 게이트층 및 희생층을 순차적으로 증착하고 상기 희생층 상의 소정 부분을 노출시키는 감광막을 형성하는 공정과, 상기 감광막을 마스크로하여 상기 희생층의 노출된 부분을 제거하여 개구를 형성하고 제 1 도전형의 불순물을 이온 주입하여 상기 반도체기판에 채널영역을 형성하는 공정과, 상기 감광막을 제거하고 상기 개구 내에 상기 제 2 게이트층과 접촉되어 전기적으로 연결되는 제 2 게이트층을 형성하는 공정과, 상기 희생층을 에치백하여 제 2 게이트층의 측면에 측벽을 형성하는 공정과, 상기 제 2 게이트층 및 측벽을 마스크로 사용하여 제 1 게이트층 및 게이트절연막을 패터닝하고 상기 반도체기판에 제 2 도전형의 불순물영역을 형성하는 공정을 구비한다. 따라서, 불순물영역과 채널영역 사이에 완만한 도핑 프로파일을 가지므로 공핍영역의 폭을 증가시켜 전계의 증가를 방지하여 접합누설전류를 감소시킬 수 있다.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 소오스 및 드레인영역과 채널영역 사이의 공핍영역을 넓게 형성할 수 있는 반도체장치의 제조방법에 관한 것이다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 제조공정도이다.
도 1a를 참조하면, P형의 반도체기판(11)의 소정 부분에 LOCOS(Local Oxidation of Silicon) 방법 또는 STI(Shallow Trench Isolation) 방법 등의 소자격리방법에 의해 필드산화막(도시되지 않음)을 형성하여 소자의 활성영역과 소자격리영역을 형성한다. 그리고, 반도체기판(11)의 활성영역에 P형의 불순물을 이온 주입하여 채널영역(13)을 형성한다.
도 1b를 참조하면, 반도체기판(11)의 표면을 열산화하여 게이트절연막(15)을 형성한다. 그리고, 게이트절연막(15) 상에 불순물이 도핑된 다결정실리콘을 증착하고 패터닝하여 게이트(17)를 한정한다.
도 1c를 참조하면, 게이트(17)를 마스크로 사용하여 N형 불순물을 이온 주입하여 소오스 및 드레인영역으로 이용되는 불순물영역(19)을 형성한다. 이 때, 게이트(17)
하부에는 불순물이 주입되지 않고 채널영역(13)으로 한정된다.
도 2는 종래 기술에 따라 제조된 반도체장치의 불순물영역(19)과 채널영역(13)의 도핑 프로파일을 도시한 그래프이다.
종래 기술에 따라 제조된 반도체장치의 채널영역(13)은 소자의 항복전압(Vt)을 조절하기 위한 것으로 불순물영역(19)과 접합을 이루므로 이 반도체장치는 불순물영역(19)과 채널영역(13) 사이에 급격한(abrupt) 도핑 프로파일을 갖게 된다.
그러나, 불순물영역과 채널영역 사이의 급격한(abrupt) 도핑 프로파일은 공핍영역의 폭을 좁게하므로 전계가 증가되며, 이에 의해, 누설전류가 증가되는 문제점이 있었다.
따라서, 본 발명의 목적은 불순물영역과 채널영역 사이의 도핑 프로파일을 완만하게하여 공핍영역의 폭을 증가시켜 누설전류를 감소시킬 수 있는 반도체장치의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 제 1 도전형의 반도체기판 상에 게이트절연막을 형성하는 공정과, 상기 게이트절연막 상에 제 2 게이트층 및 희생층을 순차적으로 증착하고 상기 희생층 상의 소정 부분을 노출시키는 감광막을 형성하는 공정과, 상기 감광막을 마스크로하여 상기 희생층의 노출된 부분을 제거하여 개구를 형성하고 제 1 도전형의 불순물을 이온 주입하여 상기 반도체기판에 채널영역을 형성하는 공정과, 상기 감광막을 제거하고 상기 개구 내에 상기 제 2 게이트층과 접촉되어 전기적으로 연결되는 제 2 게이트층을 형성하는 공정과, 상기 희생층을 에치백하여 제 2 게이트층의 측면에 측벽을 형성하는 공정과, 상기 제 2 게이트층 및 측벽을 마스크로 사용하여 제 1 게이트층 및 게이트절연막을 패터닝하고 상기 반도체기판에 제 2 도전형의 불순물영역을 형성하는 공정을 구비한다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 제조공정도
도 2는 종래 기술에 따라 제조된 반도체장치의 불순물영역과 채널영역의 도핑 프로파일을 도시한 그래프
도 3a 내지 도 3d는 본 발명에 따른 반도체장치의 제조공정도
도 4는 본 발명에 따라 제조된 반도체장치의 불순물영역과 채널영역의 도핑 프로파일을 도시한 그래프
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 3a 내지 도 3d는 본 발명에 따른 반도체장치의 제조공정도이다.
도 3a를 참조하면, P형의 반도체기판(21)의 소정 부분에 LOCOS 방법 또는 STI (Shallow Trench Isolation) 등의 소자격리방법에 의해 필드산화막(도시되지 않음)을 형성하여 소자의 활성영역과 소자격리영역을 한정한다.
반도체기판(21)의 표면을 열산화하여 게이트절연막(23)을 형성한다. 그리고, 게이트절연막(23)의 상부에 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함)방법으로 불순물이 도핑된 다결정실리콘과 산화실리콘을 각각 500∼1000Å 정도의 두께와 1000∼2000Å 정도의 두께로 순차적으로 증착하여 제 1 게이트층(25) 및 희생층(27)을 형성한다.
희생층(27) 상에 감광막(29)을 형성한 후 노광 및 현상하여 희생층(27)의 활성영역 상의 소정 부분을 노출시킨다.
도 3b를 참조하면, 감광막(29)을 마스크로 사용하여 희생층(27)의 노출된 부분을 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함) 방법으로 제 1 게이트층(25)이 노출되도록 제거하여 개구(30)를 형성한다.
감광막(29)을 마스크로 사용하여 보론(B) 또는 BF2등의 P형 불순물을 5×1012∼5×1013정도의 도우즈 량과 20∼50KeV 정도의 주입에너지로 이온 주입하여 반도체기판(21)의 개구(30)와 대응하는 부분에 소자의 항복전압(Vt)를 조절하는 채널영역(31)을 형성한다.
도 3c를 참조하면, 감광막(29)을 제거하여 희생층(27)을 노출시킨다. 그리고, 개구(30) 내에 제 1 게이트층(25)과 접촉되어 전기적으로 연결되는 제 2 게이트층(33)을 형성한다.
상기에서 제 2 게이트층(33)은 텅스텐실리사이드, 몰리브덴실리사이드, 티타늄실리사이드 또는 니켈실리사이드 등의 실리사이드, 또는, 불순물이 도핑된 다결정실리콘 등의 도전성 물질을 희생막(27) 상에 개구(30)을 채우도록 증착한 후 개구(30)에만 잔류하도록 RIE 등의 방법으로 에치백(etchback)하므로써 형성된다.
도 3d를 참조하면, 희생막(30)을 제 1 게이트층(25)이 노출되도록 RIE 등의 방법으로 에치백(etchback)하여 제 2 게이트층(33)의 측면에 측벽(35)을 형성한다.
제 2 게이트층(33)과 측벽(35)을 마스크로 사용하여 제 1 게이트층(25) 및 게이트절연막(33)을 RIE 등의 이방성 식각 방법으로 패터닝한다. 상기에서 잔류하는 제 1 게이트층(25)은 제 2 게이트층(33)과 함께 게이트(37)가 된다.
제 2 게이트층(33)과 측벽(35)을 마스크로 사용하여 반도체기판(21)의 노출된 부분에 인(P) 또는 아세닉(As) 등의 N형 불순물을 1×1013∼1×1014정도의 도우즈 량으로 이온 주입하여 소오스 및 드레인영역으로 이용되는 불순물영역(39)을 형성한다.
이 때, 불순물영역(39)은 채널영역(31)과 접합을 이루지 않게 된다.
도 4는 본 발명에 따라 제조된 반도체장치의 불순물영역(37)과 채널영역(31)의 도핑 프로파일을 도시한 그래프이다.
본 발명에 따라 제조된 반도체장치는 불순물의 도핑 농도가 높은 채널영역(31)과 불순물영역(39) 사이에 도핑 농도가 낮은 반도체기판(21)의 일부분이 자기 정렬 방식에 의해 위치된다. 이에 의해 채널영역(31)과 불순물영역(39)은 접합을 이루지 않고 이격되어 완만한 도핑 프로파일을 갖게 된다. 그러므로, 채널영역(31)과 불순물영역(39)은 사이에 넓은 폭의 공핍영역을 가지므로 전계의 증가를 방지하여 누설전류를 감소시킨다.
따라서, 본 발명은 불순물영역과 채널영역 사이에 완만한 도핑 프로파일을 가지므로 공핍영역의 폭을 증가시켜 전계의 증가를 방지하여 접합누설전류를 감소시킬 수 있다.
Claims (3)
- 제 1 도전형의 반도체기판 상에 게이트절연막을 형성하는 공정과,상기 게이트절연막 상에 제 2 게이트층 및 희생층을 순차적으로 증착하고 상기 희생층 상의 소정 부분을 노출시키는 감광막을 형성하는 공정과,상기 감광막을 마스크로하여 상기 희생층의 노출된 부분을 제거하여 개구를 형성하고 제 1 도전형의 불순물을 이온 주입하여 상기 반도체기판에 채널영역을 형성하는 공정과,상기 감광막을 제거하고 상기 개구 내에 상기 제 2 게이트층과 접촉되어 전기적으로 연결되는 제 2 게이트층을 형성하는 공정과,상기 희생층을 에치백하여 제 2 게이트층의 측면에 측벽을 형성하는 공정과,상기 제 2 게이트층 및 측벽을 마스크로 사용하여 제 1 게이트층 및 게이트절연막을 패터닝하고 상기 반도체기판에 제 2 도전형의 불순물영역을 형성하는 공정을 구비하는 반도체장치의 제조방법.
- 청구항 1에 있어서 상기 제 2 게이트층을 상기 희생층 상에 도전성 물질을 상기 개구를 채우도록 증착하고 에치백하여 형성하는 반도체장치의 제조방법.
- 청구항 2에 있어서 상기 제 2 게이트층을 고융점 금속의 실리사이드 또는 불순물도핑된 다결정실리콘으로 형성하는 반도체장치의 제조방법.
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