KR0148789B1 - 캐패시터의 제조방법 - Google Patents
캐패시터의 제조방법Info
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- 239000003990 capacitor Substances 0.000 title description 24
- 238000004519 manufacturing process Methods 0.000 title description 9
- 239000004065 semiconductor Substances 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 16
- 239000012535 impurity Substances 0.000 claims description 12
- 229920005591 polysilicon Polymers 0.000 claims description 12
- 238000009792 diffusion process Methods 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 4
- 238000009825 accumulation Methods 0.000 claims description 2
- 238000000034 method Methods 0.000 description 13
- 238000003860 storage Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract
내용없음.
Description
제1도 (a)∼(c)는 종래의 캐패시터의 구조도 및 단면도.
제2도는 본 발명에 의한 고전압계수 특성을 갖는 캐패시터의 평면도.
제3도는 본 발명에 따른 캐패시터의 제조시 사이드 확산되는 것을 도시하는 상태도.
* 도면의 주요부분에 대한 부호의 설명
12 : 유전막 13 : 다결정실리콘층
15 : 필드산화막 16 : 고농도영역
17 : 반도체 기판
본 발명은 캐패시터의 제조 방법에 관한 것으로, 특히, 일반 CMOS공정에서 플레이트전극으로 이용되는 폴리실리콘의 레이 아웃(Layout)모양을 망사구조로 만들어 마스크(Mask)를 별도로 하지 않고 불순물을 도핑하여 축적전극을 형성할 수 있는 캐패시터의 제조 방법에 관한 것이다.
일반적으로 CMOS공정시 아날로그 회로의 제작시에 필수적인 캐패시터를 얻기 위해서는, 별도의 주입마스크(Implant Mask)가 필요하게 되는데 이는 전극으로 사용되는 부분을 전도성이 좋은 전극으로 형성시키기 위하여 악 1017정도의 많은 양을 주입하여야만 하였다.
상기 일반적인 CMOS공정을 거쳐 만들어지는 종래의 일반적인 캐패시터의 단면도 및 평면도가 제1도(a)및(b)에 도시되어 있다.
종래의 일반적인 캐패시터는 반도체기판(7)상의 활성영역에 P형 불순물이 도핑 되어 축적전극을 이루는 P웰영역(1)이 형성되며, 이 P웰영역(1)상의 소정 부분에 유전막(2)과 플레이트전극을 이루는 다결정실리콘층(3)으로 이루어진다. 상기에서 P웰영역(1)은 필드산화막(5)에 한정되며, P웰영역(1)의 유전막(2) 및 다결정실리콘층(3)이 형성되지 않은 부분에 P형의 불순물의 고농도로 도핑되어 접촉저항을 감소시키는 접촉영역(4)이 형성된다. 상술한 종래의 캐패시터는CMOS공정 중 만들어지는 것으로 유전막(2)은 게이트 산화막과, 다결정실리콘층(3)은 게이트전극과, 그리고, 접촉영역(4)은 소오스 및 드레인영역과 동시에 형성된다.
그러나, 상기와 같이 구성된 종래의 캐패시터는 축적전극을 이루는 P웰영역의 저항이 크므로 전기적 특성이 저하되어 캐패시터의 특성을 표기하는 전압 계수(Voltage Coefficient)특성이 좋지 못했으므로, 이를 해결하기 위하여 제1도(c)에 도시된 바와 같이 P웰영역(1)의 상단, 즉 다결정실리콘층 (3)과 대응되는 곳에 P형의 불순물이 고농도로 도핑되어 축적전극으로 이용되는 고농도영역(8)이 형성된다. 상기에서 고농도영역(8)은 유전막(2)을 형성하기 전에 P웰영역(1)에만 선택적으로 이온주입하여 형성하는 것으로 축적전극의 저항을 감소시켜 캐패시터의전압계수를 향상시킨다.
그러나, 종래 기술에 따른 캐패시터를 형성하는 방법은 고농도영역을 P웰영역에만 선택적으로 형성하기 위해 별도의 마스크(Mask)와 이온 주입 공정이 필요하므로 공정이 증가되는 문제점이 있었다.
따라서, 본 발명은 공정이 간단하면서도 고전압 계수 특성을 갖는 캐패시터의 제조방법을 제공함에 있다.
상기 목적을 달성하기위한 본 발명에 따른 캐패시터의 제조방법은 반도체기판의 활성영역 상에 유전막을 형성하고 상기 유전막 상에 플레이트전극으로 이용되는 불순물이 도핑된 다결정실리콘층을 형성하는 공정과, 상기 다결정실리콘층 및 유전막을 망사 모양을 이루도록 패터닝하여 상기 반도체기판을 노출시키는 공정과, 상기 반도체기판의 노출된 부분에 불순물을 높은 도우즈로 이온 주입하고 사이드 확산하여 축적전극으로 이용되는 고농도영역을 형성하는 공정을 구비한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제2도는 본 발명에 따라 제조된 캐패시터의 평면도이고, 제3도는 본 발명에 따른 캐패시터의 제조시 이온주입된 불순물이 사이드 확산되는 것을 도시하는 상태도이다.
본 발명에 따라 제조된 캐패시터는 반도체기판(17)상에 소자의 활성영역을 한정하는 필드산화막(15)이 형성되고, 반도체기판(17)의 필드산화막(15)에 한정된 소자의 활성영역에 불순물이 고농도로 도핑되어 축적전극을 이루는 고농도영역(16)이 형성된다. 그리고, 반도체기판(17)의 활성영역 상의 소정 부분에 망사모양의 유전막(12)과 플레이트전극으로 이용되는 다결정실리콘층(13)이 형성된다. 그러므로, 고농도영역(16)은 사각형 모양이 매트릭스 형상으로 노출된다. 상기에서 망사 모양의 유전막(12) 및 다결정실리콘층(13)은 2∼3㎛정도의 폭을 갖도록 형성된다.
상술한 캐패시터를 제조하는 방법은 반도체기판(17)상에 소자의 활성영역을 한정하는 필드산화막(15)을 형성하고,반도체기판(17)의 소자의 활성영역 상에 유전막(12)을 형성한다. 상기에서 유전막(12)은 열산화방법에 의해 형성되는 것으로 CMOS의 게이트산화막과 동시에 형성된다.
유전막(12)상에 캐패시터의 플레이트전극으로 이용될 불순물이 도핑된 다결정실리콘층(13)을 형성하고, 다결정실리콘층(13) 및 유전막(12)을 망사 모양을 이루도록 패터닝하여 반도체기판(17)을 노출시킨다. 상기에서 망사모양의 유전막(12) 및 다결정 실리콘층(13)은 CMOS의 게이트전극을 형성하기 위한 패터닝시 동시에 패터닝되며, 이 때 잔류하는 유전막(12) 및 다결정실리콘층(13)은 2∼3㎛정도의 폭을 갖도록 한다.
그리고, 반도체기판(17)의 노출된 부분에 제3도에 도시된 바와 같이 불순물을, 예를들면, P형의 불순물을 높은 도우즈로 이온 주입하고 사이드 확산시켜 캐패시터의 축적전극으로 이용되는 고농도영역(16)을 형성한다. 상기에서 불순물을 주입할 때 반도체기판(17)의 다결정실리콘층(13)과 대응하는 부분에는 주입되지 않으나 확산시 사이드로 확산되는데 고농도영역(16)이 인접하는 것들이 서로 접촉되도록 충분히 확산한다. 상기에서 고농도영역(16)은 CMOS의 소오스 및 드레인영역과 동시에 형성되며, 이에 의해, 고농도영역(16)을 형성하기 위한 별도의 마스크 및 이온주입공정이 필요하지 않게 된다.
따라서, 상기 살펴본 바와 같이 별도의 추가적인 마스크 및 공정 스텝 없이도 고전압계수(High Voltage Coefficient)특성을 갖는 캐패시터를 CMOS를 형성할 때 얻을 수 있도록 하는 효과를 갖는다.
Claims (1)
- 반도체기판의 활성영역 상에 유전막을 형성하고 상기 유전막 상에 플레이트전극으로 이용되는 불순물이 도핑된 다결정실리콘층을 형성하는 공정과, 상기 다결정실리콘층 및 유전막을 망사 모양을 이루도록 패터닝하여 상기 반도체 기판을 노출시키는 공정과, 상기 반도체기판의 노출된 부분에 불순물을 높은 도우즈로 이온 주입하고 사이드 확산하여 축적전극으로 이용되는 고농도영역을 형성하는 공정을 구비하는 캐패시터의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019900003166A KR0148789B1 (ko) | 1990-03-09 | 1990-03-09 | 캐패시터의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019900003166A KR0148789B1 (ko) | 1990-03-09 | 1990-03-09 | 캐패시터의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR910017683A KR910017683A (ko) | 1991-11-05 |
| KR0148789B1 true KR0148789B1 (ko) | 1998-10-01 |
Family
ID=19296844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019900003166A KR0148789B1 (ko) | 1990-03-09 | 1990-03-09 | 캐패시터의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0148789B1 (ko) |
-
1990
- 1990-03-09 KR KR1019900003166A patent/KR0148789B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR910017683A (ko) | 1991-11-05 |
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