JPH061766B2 - 集積回路電極形成方法 - Google Patents
集積回路電極形成方法Info
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- JPH061766B2 JPH061766B2 JP60501446A JP50144685A JPH061766B2 JP H061766 B2 JPH061766 B2 JP H061766B2 JP 60501446 A JP60501446 A JP 60501446A JP 50144685 A JP50144685 A JP 50144685A JP H061766 B2 JPH061766 B2 JP H061766B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/26—Bombardment with radiation
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- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
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Description
【発明の詳細な説明】 本発明の背景 半導体集積回路基板中の活性不純物領域の大きさが縮
まるにつれ、それら領域への電気的接触も、同様に縮ま
る。制限する要因は与えられた技術で生成できる最小線
である。不純物領域がその最小寸法まで小さくなったと
き、電極形成前に作られる電極“窓”は、通常電極を作
るべき領域より小さく作ることはできない。その結果、
両方の形状は最小寸法で作られ、電極はほとんど部分的
に位置合わせされないか、接触すべき領域からはずれ、
従って隣の異なるようにドープされた領域と接触するこ
とになる。このことは一般に好ましくない。この状況は
共通して“ライン・オン・ライン”パターン、すなわち
最小線上に最小線を位置合わせする必要のあるパターン
とよばれる。位置合わせが視察によるか自動であるか
は、精密なライン−オン−ラインパターンを作る上で実
際的でない。
まるにつれ、それら領域への電気的接触も、同様に縮ま
る。制限する要因は与えられた技術で生成できる最小線
である。不純物領域がその最小寸法まで小さくなったと
き、電極形成前に作られる電極“窓”は、通常電極を作
るべき領域より小さく作ることはできない。その結果、
両方の形状は最小寸法で作られ、電極はほとんど部分的
に位置合わせされないか、接触すべき領域からはずれ、
従って隣の異なるようにドープされた領域と接触するこ
とになる。このことは一般に好ましくない。この状況は
共通して“ライン・オン・ライン”パターン、すなわち
最小線上に最小線を位置合わせする必要のあるパターン
とよばれる。位置合わせが視察によるか自動であるか
は、精密なライン−オン−ラインパターンを作る上で実
際的でない。
この難点は電極形成前に、電極窓中に適当な不純物を注
入することにより克服される。従って電極窓が重なり、
隣接した異なるドープ領域の表面部分を不適切に露出し
ても、その部分は接触すべき領域の伝導形に変換され、
この後者の領域とその隣接した領域間の短絡は避けられ
る。
入することにより克服される。従って電極窓が重なり、
隣接した異なるドープ領域の表面部分を不適切に露出し
ても、その部分は接触すべき領域の伝導形に変換され、
この後者の領域とその隣接した領域間の短絡は避けられ
る。
この解は有用ではあるが、ＣＭＯＳ技術に適用されたと
き問題が生じる。その場合、２度の注入とマスクの追加
が必要である。なぜならば、ｐ−チャネルデバイス窓に
はｐ形不純物が必要で、ｎ−チャネルデバイス窓にはｎ
形不純物が必要だからである。
き問題が生じる。その場合、２度の注入とマスクの追加
が必要である。なぜならば、ｐ−チャネルデバイス窓に
はｐ形不純物が必要で、ｎ−チャネルデバイス窓にはｎ
形不純物が必要だからである。
他の技術とともに、ＣＭＯＳに適用できるライン−オン
−ライン電極を生成するための技術の必要性が残ってい
る。
−ライン電極を生成するための技術の必要性が残ってい
る。
本発明の要約 本発明は以下のことを認識したことに基く。すなわち、
デバイス中のドーピングレベルを注意深く選択し、制御
することにより、単一注入工程でチップ上の部分に露出
されたすべての電極に、非選択的にドープし、そのため
適切に露出された同じ伝導形の領域の伝導形を変えるこ
となく、一伝導形の不適切に露出された領域の伝導形が
変わる。これを達成するための鍵は、不適切に露出され
た領域より適切に露出された領域が、より高濃度にドー
プされることである。
デバイス中のドーピングレベルを注意深く選択し、制御
することにより、単一注入工程でチップ上の部分に露出
されたすべての電極に、非選択的にドープし、そのため
適切に露出された同じ伝導形の領域の伝導形を変えるこ
となく、一伝導形の不適切に露出された領域の伝導形が
変わる。これを達成するための鍵は、不適切に露出され
た領域より適切に露出された領域が、より高濃度にドー
プされることである。
図面の簡単な説明 第１図はライン−オン−ライン電極のずれにより生じる
問題を示すプロセス中のある点における集積ＣＭＯＳチ
ップの一部の断面を概略的に示す図、 第２図は本発明に従い提案された解を更に示す第１図と
同様の概略図、 第３図は適切な位置にある電極層を有する第２図のデバ
イスを示す図である。
問題を示すプロセス中のある点における集積ＣＭＯＳチ
ップの一部の断面を概略的に示す図、 第２図は本発明に従い提案された解を更に示す第１図と
同様の概略図、 第３図は適切な位置にある電極層を有する第２図のデバ
イスを示す図である。
詳細な記述 本発明が解決しようとする問題を、第１図と関連して説
明する。第１図において、一例としてのＣＭＯＳ集積回
路チップの断面が示されている。分割されたチップ断面
の左側のデバイスは、ｎ−チャネルデバイスの例であ
る。ｎ−チャネルデバイス電極（たとえばデバイスｎ＋
ソース領域へ）は、ライン−オン−ラインに作られ、こ
のことは電極領域（２１）の幅Ｗが、電極窓（２２）の
幅Ｗ′とほぼ等しいことを意味する。図示されているよ
うに、電極窓は量Δだけずれており、これはこの例では
リソグラフィ設計ルールにより決まる位置合わせ許容量
に対応する。電極の位置合わせのずれはΔ以下にできる
可能性があり、従ってこれは最も悪い場合である。ずれ
の結果は、その後印加される電極層（１４）（第３図参
照）および（２３）に示される隣接領域間の電位接続に
なる。それはｐ領域（２３）をｎ領域（２１）に短絡さ
せる結果を生じる。デバイスの通常のＣＭＯＳ対におい
て、対の他方、すなわちｎ−チャネルデバイスは同程度
の寸法に作られ、もし（たとえばｐ＋領域への）電極を
ライン−オン−ラインに作ると、同様の短絡を示す。一
伝導形の不純物を用い、窓Ｗ′を通して非選択的に注入
するか、露出した隣接領域の伝導形を変える目的で他方
の伝導形不純物を注入すれば一方の短絡の問題を解決す
るが、他方の問題は解決しない。
明する。第１図において、一例としてのＣＭＯＳ集積回
路チップの断面が示されている。分割されたチップ断面
の左側のデバイスは、ｎ−チャネルデバイスの例であ
る。ｎ−チャネルデバイス電極（たとえばデバイスｎ＋
ソース領域へ）は、ライン−オン−ラインに作られ、こ
のことは電極領域（２１）の幅Ｗが、電極窓（２２）の
幅Ｗ′とほぼ等しいことを意味する。図示されているよ
うに、電極窓は量Δだけずれており、これはこの例では
リソグラフィ設計ルールにより決まる位置合わせ許容量
に対応する。電極の位置合わせのずれはΔ以下にできる
可能性があり、従ってこれは最も悪い場合である。ずれ
の結果は、その後印加される電極層（１４）（第３図参
照）および（２３）に示される隣接領域間の電位接続に
なる。それはｐ領域（２３）をｎ領域（２１）に短絡さ
せる結果を生じる。デバイスの通常のＣＭＯＳ対におい
て、対の他方、すなわちｎ−チャネルデバイスは同程度
の寸法に作られ、もし（たとえばｐ＋領域への）電極を
ライン−オン−ラインに作ると、同様の短絡を示す。一
伝導形の不純物を用い、窓Ｗ′を通して非選択的に注入
するか、露出した隣接領域の伝導形を変える目的で他方
の伝導形不純物を注入すれば一方の短絡の問題を解決す
るが、他方の問題は解決しない。
本発明に従う解はデバイスの一つの型、この場合ｐ−チ
ャネルデバイスをＷ＋２Δ程度の電極窓を有するように
設計することである。このことはｎ−チャネルデバイス
と短絡するという問題を生じるずれが、同じ問題をｐ−
チャネルデバイスに対して発生させないことを保障す
る。第１図には幅Ｗ＋２Δを有するｐ＋形領域（２
１′）が示されている。Ｗにほぼ等しい幅を有する電極
窓は、隣接したｎ形領域（２３′）を露出せず、短絡の
問題は存在しない。この時点において、第２図に示され
るように、非選択性イオン注入はｎチャネルデバイス電
極窓中のｐ形領域（２３）の露出部分をｎ形材料に変
え、従って基板と電極との短絡の可能性を除く。ｐ形領
域（２３）およびｐ形領域（２１′）間の各ドーピング
レベルと、第２図により表された工程において加えられ
る非選択性注入ドーズを注意深く選択することにより、
領域（２３）の露出した部分は所望のようにｎ形に変わ
るが、電極領域（２１′）は所望のようにｐ形のままで
ある。
ャネルデバイスをＷ＋２Δ程度の電極窓を有するように
設計することである。このことはｎ−チャネルデバイス
と短絡するという問題を生じるずれが、同じ問題をｐ−
チャネルデバイスに対して発生させないことを保障す
る。第１図には幅Ｗ＋２Δを有するｐ＋形領域（２
１′）が示されている。Ｗにほぼ等しい幅を有する電極
窓は、隣接したｎ形領域（２３′）を露出せず、短絡の
問題は存在しない。この時点において、第２図に示され
るように、非選択性イオン注入はｎチャネルデバイス電
極窓中のｐ形領域（２３）の露出部分をｎ形材料に変
え、従って基板と電極との短絡の可能性を除く。ｐ形領
域（２３）およびｐ形領域（２１′）間の各ドーピング
レベルと、第２図により表された工程において加えられ
る非選択性注入ドーズを注意深く選択することにより、
領域（２３）の露出した部分は所望のようにｎ形に変わ
るが、電極領域（２１′）は所望のようにｐ形のままで
ある。
第１〜３図に示されたある領域のドーピングレベルは本
質的に重量であるので、更に詳細に述べる。
質的に重量であるので、更に詳細に述べる。
第１図において、基板（１０）は典型的な場合、３−１
０００cm程度の抵抗率を有するシリコンである。それは
図示された他の二つの領域、すなわち相対的に高濃度ド
ープのｐ形領域（２３）および更になお高濃度ドープさ
れ、ｐ＋と印されたｐ形領域（２１′）に対し、ｐ−と
印されている。領域（２３）のドーピングレベルは１０
16−１０19／cm3、典型的な場合１０16−１０17にで
き、領域（２１′）ドーピングレベルは１０18−１０21
／cm3、典型的な場合１０19−１０20／cm3にできる。先
に示したように、領域（２１′）は領域（２３）より高
濃度にドープされ、非選択性ｎ注入により、前者の伝導
形を変えることなく、後者をｎ形に変えるようにする。
本発明の目的のため、この差は＞１０×程度にすること
が推められ、好ましくは１００×程度である。戻って第
１図を参照すると、通常の絶縁手段（１１，１２，１
３）、すなわち電界用酸化物（１１）、再成長窓用酸化
物（１２）およびドープまたは堆積ガラス層（１３）
が、典型的な場合図示されるように存在する。ｐチャネ
ルデバイスを含む部分のドーピングレベルは、通常のも
のである。領域（２１′）は領域（２５）（第２図）を
形成する非選択性ｎ形注入に露出されるがｐ形のままで
ある。このことを確実にするための、ｎ形注入の典型的
な注入ドーズは、１０13−１０14／cm2であろう。与え
られた場合に必要なドーズは当業者には良く知られた要
因に存在し、すべての変数をここで具体的に扱うのは実
際的ではない。目的は直接的で、不適切に露出された領
域（たとえば２３）の伝導形を変えるのに十分である
が、適切に露出された領域（たとえば２１′）の伝導形
を変えるには不十分なドーズを照射することである。こ
れら領域間の最初のドーピング差が１０２ならば、実際
的な結果は領域（２４）（第２図）中のドーピングレベ
ルを（２３）（第１図）のそれの１０倍にするようなド
ーズを用いることで、それにより領域（２５）中のｐ形
ドーピングレベルは、領域（２１′）の１０分の１以下
になる。典型的な場合、注入されるのはひ素またはリン
である。
０００cm程度の抵抗率を有するシリコンである。それは
図示された他の二つの領域、すなわち相対的に高濃度ド
ープのｐ形領域（２３）および更になお高濃度ドープさ
れ、ｐ＋と印されたｐ形領域（２１′）に対し、ｐ−と
印されている。領域（２３）のドーピングレベルは１０
16−１０19／cm3、典型的な場合１０16−１０17にで
き、領域（２１′）ドーピングレベルは１０18−１０21
／cm3、典型的な場合１０19−１０20／cm3にできる。先
に示したように、領域（２１′）は領域（２３）より高
濃度にドープされ、非選択性ｎ注入により、前者の伝導
形を変えることなく、後者をｎ形に変えるようにする。
本発明の目的のため、この差は＞１０×程度にすること
が推められ、好ましくは１００×程度である。戻って第
１図を参照すると、通常の絶縁手段（１１，１２，１
３）、すなわち電界用酸化物（１１）、再成長窓用酸化
物（１２）およびドープまたは堆積ガラス層（１３）
が、典型的な場合図示されるように存在する。ｐチャネ
ルデバイスを含む部分のドーピングレベルは、通常のも
のである。領域（２１′）は領域（２５）（第２図）を
形成する非選択性ｎ形注入に露出されるがｐ形のままで
ある。このことを確実にするための、ｎ形注入の典型的
な注入ドーズは、１０13−１０14／cm2であろう。与え
られた場合に必要なドーズは当業者には良く知られた要
因に存在し、すべての変数をここで具体的に扱うのは実
際的ではない。目的は直接的で、不適切に露出された領
域（たとえば２３）の伝導形を変えるのに十分である
が、適切に露出された領域（たとえば２１′）の伝導形
を変えるには不十分なドーズを照射することである。こ
れら領域間の最初のドーピング差が１０２ならば、実際
的な結果は領域（２４）（第２図）中のドーピングレベ
ルを（２３）（第１図）のそれの１０倍にするようなド
ーズを用いることで、それにより領域（２５）中のｐ形
ドーピングレベルは、領域（２１′）の１０分の１以下
になる。典型的な場合、注入されるのはひ素またはリン
である。
第３図は適切に配置された金属電極層を有する第２図の
構造を示す。
構造を示す。
ここで示されたものと相補的な構造は、同様に扱うこと
ができる。また、ここでの説明では例としてＣＭＯＳ構
造中の電極を用いたが、単一マスクレベルを用いて、ｎ
形およびｐ形の両方の領域に電極を作る必要性が、他の
状況では生じる可能性がある。
ができる。また、ここでの説明では例としてＣＭＯＳ構
造中の電極を用いたが、単一マスクレベルを用いて、ｎ
形およびｐ形の両方の領域に電極を作る必要性が、他の
状況では生じる可能性がある。
これまでの説明はライン−オン−ライン電極から生じる
問題への解を詳細に述べた。示した具体的な場合では、
電極および接触すべき領域の両方は同程度の大きさであ
る。まさに類似のずれの問題は、電極領域は大きいが、
電極はその領域のできるだけ端部近くに置くようにする
という条件のとき生じる。従って、本発明の目的のため
には、ライン−オン−ラインはエッジ−オン−エッジを
意味すると規定される。すなわち、一つのパターンの端
部、たとえば第１図中電極窓（２２）の左端は、拡散領
域（２１）の左端に位置合わせされる。他の端部または
複数の端部は、相互に関連しても、しなくてもよい。
問題への解を詳細に述べた。示した具体的な場合では、
電極および接触すべき領域の両方は同程度の大きさであ
る。まさに類似のずれの問題は、電極領域は大きいが、
電極はその領域のできるだけ端部近くに置くようにする
という条件のとき生じる。従って、本発明の目的のため
には、ライン−オン−ラインはエッジ−オン−エッジを
意味すると規定される。すなわち、一つのパターンの端
部、たとえば第１図中電極窓（２２）の左端は、拡散領
域（２１）の左端に位置合わせされる。他の端部または
複数の端部は、相互に関連しても、しなくてもよい。
Claims (1)
- 【請求項１】基板（１０）の表面に配置された互いに反
対の伝導形にドープ（それぞれｎおよびｐ）された第１
（２１）及び第２（２１′）の半導体領域に対する電極
形成方法であり、少なくとも第１の領域（２１）はそれ
と反対の伝導形（ｐ）の第３の領域（２３）に隣接して
配置され、前記領域のそれぞれの上に絶縁層（１１、１
３）を形成し、前記第１及び第２の領域の表面部分を露
出する開孔窓（Ｗ′）を前記絶縁層を貫いて形成する工
程を含み、前記第１の領域（２１）の幅はその上の窓が
隣接した第３の領域（２３）の表面部分も露出する問題
を生じるほど小さい電極形成方法において、 前記第２の領域の幅をその上に形成される窓が前記第２
の領域に隣接する領域が露出しないように前記窓の幅よ
りも十分大きくしかつ前記第３の領域（２３）よりも高
濃度にドーピングすることにより前記第２の領域を形成
する工程、 前記第３の領域（２３）の露出された部分の伝導形
（ｐ）を第１の領域（２１）の伝導形（ｎ）に反転する
には十分であるが第２の領域（２１′）の伝導形（ｐ）
を反転するには不十分な濃度で第１及び第２の領域上に
形成された前記窓を通して不純物を注入する工程、及び 前記第１及び第２の領域に電極を形成するために前記窓
中に導電性材料（１４）を堆積する工程を含むことを特
徴とする電極形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US598179 | 1984-04-09 | ||
| US06/598,179 US4535532A (en) | 1984-04-09 | 1984-04-09 | Integrated circuit contact technique |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61501807A JPS61501807A (ja) | 1986-08-21 |
| JPH061766B2 true JPH061766B2 (ja) | 1994-01-05 |
Family
ID=24394555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60501446A Expired - Fee Related JPH061766B2 (ja) | 1984-04-09 | 1985-03-27 | 集積回路電極形成方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4535532A (ja) |
| EP (1) | EP0181345B1 (ja) |
| JP (1) | JPH061766B2 (ja) |
| CA (1) | CA1219685A (ja) |
| DE (1) | DE3564514D1 (ja) |
| WO (1) | WO1985004762A1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940006668B1 (ko) * | 1984-11-22 | 1994-07-25 | 가부시끼가이샤 히다찌세이사꾸쇼 | 반도체 집적회로 장치의 제조방법 |
| US4604790A (en) * | 1985-04-01 | 1986-08-12 | Advanced Micro Devices, Inc. | Method of fabricating integrated circuit structure having CMOS and bipolar devices |
| JPH0793282B2 (ja) * | 1985-04-15 | 1995-10-09 | 株式会社日立製作所 | 半導体装置の製造方法 |
| JPS61292358A (ja) * | 1985-06-19 | 1986-12-23 | Fujitsu Ltd | Ｍｉｓ型電界効果トランジスタの製造方法 |
| NL8501992A (nl) * | 1985-07-11 | 1987-02-02 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting. |
| US4889825A (en) * | 1986-03-04 | 1989-12-26 | Motorola, Inc. | High/low doping profile for twin well process |
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