KR100299373B1 - 저도핑드레인구조의모스트랜지스터및그제조방법 - Google Patents

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Abstract

1. 청구 범위에 기재된 발명이 속한 기술분야
고집적 반도체 소자 제조방법.
2. 발명이 해결하고자 하는 기술적 과제
MOSFET 제조시, 게이트 전극과 확산 영역을 연결하는 국부 연결 도전체가 극성이 다른 확산 영역으로부터 카운터 도핑되어 접촉 저항이 오히려 커지는 문제점을 해결하고자 함.
3. 발명의 해결방법의 요지
티타늄-실리콘-티타늄의 적층 구조에 티타늄 실리사이드를 형성시켜 국부 연결 도전체를 형성함.
4. 발명의 중요한 용도
SRAM의 MOSFET 소자의 제조에 이용 됨.

Description

지도핑 드레인(LDD)구조의 모스 트랜지스터 및 그 제조 방법
제1(a)도 내지 제1(d)도는 본 발명의 저도핑 드레인 구조의 모스 트랜지스터 제조 방법에 따른 공정도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 게이트 산화막
3 : 게이트 전극 4 : 측벽 스페이서
5 : 제1티타늄층 6 : 실리콘층
7 : 제2티타늄층 8 : 포토레지스트
본 발명은 고집적 반도체 소자 제조 방법에 관한 것으로서, 특히 티타늄-실리콘-티타늄(Ti-Si-Ti)의 적층 구조의 국부 연결 도전체를 가진 모스 트랜지스터 및 그 제조 방법에 관한 것이다.
반도체 소자의 게이트 전극과 확산 영역의 연결, 또는 게이트 전극과 필드 산화막 영역을 넘어 n+ 또는 p+ 영역과의 국부적인 연결에 있어서, 종래에는 부팅 비아 홀(Butting Via Hole)을 이용하여 형성하거나 폴리 실리콘 라인으로 형성했으나, 추후 공정시 국부 연결 도전체가 극성이 다른 확산 영역으로부터 카운터 도핑(Counter Doping)되어 접촉 저항이 오히려 커지게 되는 문제점이 있었다.
따라서, 이러한 문제점을 해결하기 위하여 안출된 본 발명은 티타늄-실리콘-티타늄(Ti-Si-Ti)의 적층 구조로 국부 연결 도전체를 형성하므로써 접촉 저항을 줄이고 추후 공정에서의 카운터 도핑을 방지할 수 있는 저도핑 드레인 구조의 MOSFET 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 저도핑 드레인 구조의 모스 트랜지스터 제조 방법은, 반도체 기판상에 저도핑 드레인 영역을 포함하는 소스/드레인 영역, 게이트 전극, 측벽 스페이서가 형성된 전체 구조 상부에, 제1금속층, 실리콘층, 제2금속층을 각각 소정의 두께로 차례로 증착하는 단계와, 포토레지스트를 전면 도포한 다음, 게이트 전극과 소오스/드레인 영역과의 국부 연결을 위한 소정의 포토레지스트 페턴을 형성하는 단계와, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제1금속층, 상기 실리콘층, 상기 제2금속층의 노출 부위를 차례로 식각하는 단계 및, 잔류 포토레지스트를 제거한 후, 열처리 공정을 실시하여, 상기 금속과 실리큰이 접해 있는 접경 부분에 금속 실리사이드를 형성하는 단계를 포함하는 것을 특징으로 한다.
또한 본 발명에 따른 저도핑 드레인 구조의 모스 트랜지스터는, 상기 게이트 전극과 상기 확산 영역을 연결하기 위한 도전체로서, 제1금속-금속 실리사이드-실리콘-금속 실리사이드-제2금속으로 이루어진 적층 구조의 국부 연결 도전체를 포함하는 것을 특징으로 한다.
이제 본 발명의 실시예에 대하여 첨부도면을 참조하여 보다 상세하게 설명 한다. 예를 들어, SRAM에서 게이트 전극과 소스/드레인 확산 영역을 국부 연결하는 경우, 먼저 제1(a)도에 도시한 바와 같이, 반도체 기판(1)상에 LDD 구조의 소스/드레인 영역, 게이트 산화막(2), 게이트 전극(3), 측벽 스페이서(4)가 형성된 전체 구조 상부에, 제1티타늄층(5), 실리사이드화가 용이한 도핑되지 않은 실리콘층(6), 제2티타늄층(7)을 각각 약 500Å정도의 두께로 차례로 증착한다. 이 때, 티타늄 대신에 몰리브덴(Mo), 코발트(Co), 백금(Pt) 등을 사용하는 것도 가능하다. 다음에 제2(b)도에 도시한 바와같이, 포토레지스트를 전면 도포한 다음, 게이트 전극(3)과 소오스/드레인 영역과의 연결을 위한 소정의 포토레지스트 페턴(8)을 형성한다. 다음에는 제 1(c)도에 도시한 바와같이, 상기 포토레지스트 페턴(8)을 식각 마스크로 이용하여 상기 제1티타늄층(5), 상기 실리콘층(6), 상기 제2티타늄층(7)의 노출 부위를 차례로 식각한다. 다음에 제1(d)도에 도시한 바와같이, 잔류 포토레지스트(8)를 제거한 후, 열처리 공정을 수행하게 되면, 상기 제1티타늄층과 소오스/드레인 영역의 접경 부분(9), 상기 제1티타늄층과 게이트 전극의 접경 부분(10), 상기 제1티타늄층과 실리 콘층의 접경 부분(11), 상기 제2티타늄층과 실리콘층의 접경 부분(12)에서 각각 티타늄 실리사이드가 형성되어, 티타늄-티타늄 실리사이드-실리콘-티타늄 실리사이드-티타늄으로된 5층 구조의 접촉 저항이 낮고 폭이 좁은 국부 연결 도전체가 형성되게 된다. 또한, 상기 제2티타늄층(7)을 제거하지 않고 후속 공정을 진행하므로써, 후속 공정에 의한 카운터 도핑을 방지할 수 있다.
전술한 바와같이 본 발명에 따라, 티타늄-실리콘-티타늄을 국부연결 도전체로 사용함으로써 기생 접합 캐페시턴스와 접촉저항을 줄인 저도핑 드레인 구조의 모스 트랜지스터를 제조할 수 있다.

Claims (5)

  1. 저도핑 드레인(LDD)구조의 모스 트랜지스터 제조 방법에 있어서, 반도체 기판상에 저도핑 드레인 영역을 포함하는 소스/드레인 영역, 게이트 전극, 측벽 스페이서가 형성된 전체 구조 상부에, 제1금속층, 실리콘층, 제2금속층을 각각 소정의 두께로 차례로 증착하는 단계와, 포토레지스트를 전면 도포한 다음, 게이트 전극과 소오스/드레인 영역과의 국부 연결을 위한 소정의 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제1금속층, 상기 실리콘층, 상기 제2금속층의 노출 부위를 차례로 식각하는 단계 및, 잔류 포토레지스트를 제거한 후, 열처리 공정을 실시하여, 상기 금속과 실리콘이 접해 있는 접경부분에 금속 실리사이드를 형성하는 단계를 포함해서 이루어진 저도핑 드레인 구조의 모스 트랜지스터 제조 방법.
  2. 제1항에 있어서, 상기 제1금속층 및 제2금속층은 티타늄으로 이루어진 것을 특징으로 하는 저도핑 드레인 구조의 모스 트랜지스터 제조 방법.
  3. 제2항에 있어서, 상기 제1금속층, 실리콘층, 상기 제2금속층의 두께는 각각 약 500Å인 것을 특징으로 하는 저도핑 드레인 구조의 모스 트랜지스터 제조 방법.
  4. 게이트 전극과 불순물 이온 확산 영역을 포함하는 저도핑 드레인 구조의 모스 트랜지스터에 있어서, 상기 게이트 전극과 상기 확산 영역을 연결하기 위한 도전체로서, 제1금속-금속 실리사이드-실리콘-금속 실리사이드-제2금속으로 이루어진 적층 구조의 국부 연결 도전체를 포함하는 것을 특징으로 하는 저도핑 드레인 구조의 모스 트랜지스터.
  5. 제4항에 있어서, 상기 제1금속 및 제2금속은 티타늄인 것을 특징으로 하는 저도핑 드레인 구조의 모스 트랜지스터.
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