JP2001196582A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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Abstract
(57)【要約】
【課題】 高耐圧ＭＯＳトランジスタの微細化を図る。
【解決手段】 Ｐ型ウエル３上にゲート酸化膜９を介し
て形成されたゲート電極２７Ｆと、前記ゲート電極２７
Ｆから離間されて形成される高濃度のＮ型ソース・ドレ
イン層１５と、前記ソース・ドレイン層１５を取り囲む
ように形成され、前記ゲート電極２７Ｆ下方に形成され
たＰ型ボディ層１８で分断された低濃度のＮ型のソース
・ドレイン層１０とを具備したことを特徴とする。
て形成されたゲート電極２７Ｆと、前記ゲート電極２７
Ｆから離間されて形成される高濃度のＮ型ソース・ドレ
イン層１５と、前記ソース・ドレイン層１５を取り囲む
ように形成され、前記ゲート電極２７Ｆ下方に形成され
たＰ型ボディ層１８で分断された低濃度のＮ型のソース
・ドレイン層１０とを具備したことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関し、更に言えば、例えば液晶駆動用ドライ
バを構成する各種ＭＯＳトランジスタを１つの半導体基
板上に構成する技術に関する。
製造方法に関し、更に言えば、例えば液晶駆動用ドライ
バを構成する各種ＭＯＳトランジスタを１つの半導体基
板上に構成する技術に関する。
【０００２】
【従来の技術】以下、従来の半導体装置とその製造方法
について図面を参照しながら説明する。
について図面を参照しながら説明する。
【０００３】ここで、液晶駆動用ドライバは、ロジック
系の（例えば、３Ｖ）Ｎチャネル型ＭＯＳトランジスタ
及びＰチャネル型ＭＯＳトランジスタ、高耐圧系の（例
えば、３０Ｖ）Ｎチャネル型ＭＯＳトランジスタ，Ｐチ
ャネル型ＭＯＳトランジスタ，Ｎチャネル型Ｄ（Double
diffused）ＭＯＳトランジスタ及びＰチャネル型ＤＭ
ＯＳトランジスタ、レベルシフタ用の（例えば、３０
Ｖ）Ｎチャネル型ＭＯＳトランジスタ等から成る。
系の（例えば、３Ｖ）Ｎチャネル型ＭＯＳトランジスタ
及びＰチャネル型ＭＯＳトランジスタ、高耐圧系の（例
えば、３０Ｖ）Ｎチャネル型ＭＯＳトランジスタ，Ｐチ
ャネル型ＭＯＳトランジスタ，Ｎチャネル型Ｄ（Double
diffused）ＭＯＳトランジスタ及びＰチャネル型ＤＭ
ＯＳトランジスタ、レベルシフタ用の（例えば、３０
Ｖ）Ｎチャネル型ＭＯＳトランジスタ等から成る。
【０００４】ここで、上記ＤＭＯＳトランジスタ構造と
は、半導体基板表面側に形成した拡散層に対して、導電
型の異なる不純物を拡散させて、新たな拡散層を形成
し、これらの拡散層の横方向拡散の差を実効チャネル長
として利用してなるものであり、短いチャネルが形成さ
れることで、低オン抵抗化に適した素子となる。
は、半導体基板表面側に形成した拡散層に対して、導電
型の異なる不純物を拡散させて、新たな拡散層を形成
し、これらの拡散層の横方向拡散の差を実効チャネル長
として利用してなるものであり、短いチャネルが形成さ
れることで、低オン抵抗化に適した素子となる。
【０００５】図１４は従来のＤＭＯＳトランジスタを説
明するための断面図であり、一例としてＮチャネル型Ｄ
ＭＯＳトランジスタ構造について図示してある。尚、Ｐ
チャネル型ＤＭＯＳトランジスタ構造についての説明は
省略するが、導電型が異なるだけで、同様の構造と成っ
ているのは周知の通りである。
明するための断面図であり、一例としてＮチャネル型Ｄ
ＭＯＳトランジスタ構造について図示してある。尚、Ｐ
チャネル型ＤＭＯＳトランジスタ構造についての説明は
省略するが、導電型が異なるだけで、同様の構造と成っ
ているのは周知の通りである。
【０００６】図１４において、５１は一導電型、例えば
Ｐ型の半導体基板で、５２はＮ型ウエルで、このＮ型ウ
エル５２内にＰ型ボディ層５３が形成されると共に、こ
のＰ型ボディ層５３内にはＮ型拡散層５４が形成され、
また前記Ｎ型ウエル５２内にＮ型拡散層５５が形成され
ている。基板表面にはゲート酸化膜５６を介してゲート
電極５７が形成されており、このゲート電極５７直下の
Ｐ型ボディ層５３の表面領域にはチャネル層５８が形成
されている。
Ｐ型の半導体基板で、５２はＮ型ウエルで、このＮ型ウ
エル５２内にＰ型ボディ層５３が形成されると共に、こ
のＰ型ボディ層５３内にはＮ型拡散層５４が形成され、
また前記Ｎ型ウエル５２内にＮ型拡散層５５が形成され
ている。基板表面にはゲート酸化膜５６を介してゲート
電極５７が形成されており、このゲート電極５７直下の
Ｐ型ボディ層５３の表面領域にはチャネル層５８が形成
されている。
【０００７】そして、前記Ｎ型拡散層５４をソース拡散
層、Ｎ型拡散層５５をドレイン拡散層とし、ＬＯＣＯＳ
酸化膜５９下のＮ型ウエル５２をドリフト層としてい
る。また、６０，６１はそれぞれソース電極、ドレイン
電極であり、６２はＰ型ボディ層５３の電位を取るため
のＰ型拡散層で、６３は層間絶縁膜である。
層、Ｎ型拡散層５５をドレイン拡散層とし、ＬＯＣＯＳ
酸化膜５９下のＮ型ウエル５２をドリフト層としてい
る。また、６０，６１はそれぞれソース電極、ドレイン
電極であり、６２はＰ型ボディ層５３の電位を取るため
のＰ型拡散層で、６３は層間絶縁膜である。
【０００８】上記ＤＭＯＳトランジスタにおいては、Ｎ
型ウエル５２を拡散形成することで、Ｎ型ウエル５２表
面での濃度が高くなり、このＮ型ウエル５２表面での電
流が流れ易くすると共に、高耐圧化を図ることができ
る。
型ウエル５２を拡散形成することで、Ｎ型ウエル５２表
面での濃度が高くなり、このＮ型ウエル５２表面での電
流が流れ易くすると共に、高耐圧化を図ることができ
る。
【０００９】そして、このような構成のＤＭＯＳトラン
ジスタは、表面緩和型（REduced SUFace Field、以下
ＲＥＳＵＲＦと称す。）ＤＭＯＳと呼ばれ、前記Ｎ型ウ
エル２のドリフト層のドーパンド濃度は、ＲＥＳＵＲＦ
条件を満たすように設定されている。尚、このような技
術は、特開平９−１３９４３８号公報等に開示されてい
る。
ジスタは、表面緩和型（REduced SUFace Field、以下
ＲＥＳＵＲＦと称す。）ＤＭＯＳと呼ばれ、前記Ｎ型ウ
エル２のドリフト層のドーパンド濃度は、ＲＥＳＵＲＦ
条件を満たすように設定されている。尚、このような技
術は、特開平９−１３９４３８号公報等に開示されてい
る。
【００１０】
【発明が解決しようとする課題】ここで、上記ＤＭＯＳ
トランジスタを形成する場合において、ゲート電極形成
後に、Ｐ型ボディ層５３形成用の高温熱処理が必要にな
り、そのため、例えば０．３５μｍルール等の低電圧動
作の微細化デバイスでの濃度プロファイルが狂ってしま
うため、現状ではＤＭＯＳトランジスタのゲート電極を
形成し、Ｐ型ボディ層形成用の高温熱処理が終了した後
に、微細化ＭＯＳトランジスタを作り始めることにな
り、製造工程が長くなるという問題があった。
トランジスタを形成する場合において、ゲート電極形成
後に、Ｐ型ボディ層５３形成用の高温熱処理が必要にな
り、そのため、例えば０．３５μｍルール等の低電圧動
作の微細化デバイスでの濃度プロファイルが狂ってしま
うため、現状ではＤＭＯＳトランジスタのゲート電極を
形成し、Ｐ型ボディ層形成用の高温熱処理が終了した後
に、微細化ＭＯＳトランジスタを作り始めることにな
り、製造工程が長くなるという問題があった。
【００１１】また、ＤＭＯＳトランジスタは、基本的に
異なるイオン種による拡散係数及び拡散開始位置により
ゲート長が決まってしまうため、ゲート長に対する設計
上の自由度が小さいという問題もあった。
異なるイオン種による拡散係数及び拡散開始位置により
ゲート長が決まってしまうため、ゲート長に対する設計
上の自由度が小さいという問題もあった。
【００１２】
【課題を解決するための手段】そこで、本発明の半導体
装置は上記課題に鑑み為されたもので、一導電型ウエル
上にゲート酸化膜を介して形成されたゲート電極と、前
記ゲート電極から離間されて形成される高濃度の逆導電
型のソース・ドレイン層と、前記ソース・ドレイン層を取
り囲むように形成され、前記ゲート電極下方に形成され
た一導電型のボディ層で分断された低濃度の逆導電型の
ソース・ドレイン層とを具備したことを特徴とする。
装置は上記課題に鑑み為されたもので、一導電型ウエル
上にゲート酸化膜を介して形成されたゲート電極と、前
記ゲート電極から離間されて形成される高濃度の逆導電
型のソース・ドレイン層と、前記ソース・ドレイン層を取
り囲むように形成され、前記ゲート電極下方に形成され
た一導電型のボディ層で分断された低濃度の逆導電型の
ソース・ドレイン層とを具備したことを特徴とする。
【００１３】また、一導電型ウエル上にゲート酸化膜を
介して形成されたゲート電極と、前記ゲート電極の一端
部に隣接するように形成される高濃度の逆導電型のソー
ス層と、前記ゲート電極の他端部から離間されて形成さ
れる高濃度の逆導電型のドレイン層と、前記ゲート電極
下方から前記逆導電型のドレイン層を取り囲むように形
成される低濃度の逆導電型のドレイン層と、前記ゲート
電極下方の前記逆導電型のソース層と前記逆導電型のド
レイン層間に形成される一導電型のボディ層とを具備し
たことを特徴とする。
介して形成されたゲート電極と、前記ゲート電極の一端
部に隣接するように形成される高濃度の逆導電型のソー
ス層と、前記ゲート電極の他端部から離間されて形成さ
れる高濃度の逆導電型のドレイン層と、前記ゲート電極
下方から前記逆導電型のドレイン層を取り囲むように形
成される低濃度の逆導電型のドレイン層と、前記ゲート
電極下方の前記逆導電型のソース層と前記逆導電型のド
レイン層間に形成される一導電型のボディ層とを具備し
たことを特徴とする。
【００１４】そして、前記ボディ層の形成を、イオン注
入法により形成したことを特徴とする。
入法により形成したことを特徴とする。
【００１５】これにより、従来の熱処理ではチャネル長
が一義的に決まってしまっていたが、本発明の製造方法
では、ボディ層をイオン注入工程により形成しているた
め、各種設定可能となり、従来方法に比してゲート長に
対する設計上の自由度が大きくなる。
が一義的に決まってしまっていたが、本発明の製造方法
では、ボディ層をイオン注入工程により形成しているた
め、各種設定可能となり、従来方法に比してゲート長に
対する設計上の自由度が大きくなる。
【００１６】また、本発明では、ボディ層をゲート電極
下にのみ形成したため、従来構造のようにボディ層で高
濃度のソース層を包み込むものに比して接合容量の低減
化が図れる。
下にのみ形成したため、従来構造のようにボディ層で高
濃度のソース層を包み込むものに比して接合容量の低減
化が図れる。
【００１７】更に、従来方法のようにボディ層形成のた
めのゲート電極形成後における高温熱処理が必要なくな
るため、微細化プロセスとの混載が可能になる。
めのゲート電極形成後における高温熱処理が必要なくな
るため、微細化プロセスとの混載が可能になる。
【００１８】更に、本発明では、Ｐチャネル型ＤＭＯＳ
トランジスタを構成するＮ型ボディ層の表層部（チャネ
ル領域）に、しきい値電圧調整用のＰ型層を形成したこ
とを特徴とする。
トランジスタを構成するＮ型ボディ層の表層部（チャネ
ル領域）に、しきい値電圧調整用のＰ型層を形成したこ
とを特徴とする。
【００１９】これにより、同一条件で構成した場合にＮ
チャネル型ＤＭＯＳトランジスタの駆動能力に対して劣
るＰチャネル型ＤＭＯＳトランジスタの駆動能力を向上
させることが可能になる。
チャネル型ＤＭＯＳトランジスタの駆動能力に対して劣
るＰチャネル型ＤＭＯＳトランジスタの駆動能力を向上
させることが可能になる。
【００２０】また、上記ＤＭＯＳトランジスタにおい
て、各種導電型のボディ層に対応して、それぞれのチャ
ネル層に駆動能力調整用の不純物層を形成することで、
同一基板上に構成される異なる導電型のトランジスタの
駆動能力を揃えることができる。
て、各種導電型のボディ層に対応して、それぞれのチャ
ネル層に駆動能力調整用の不純物層を形成することで、
同一基板上に構成される異なる導電型のトランジスタの
駆動能力を揃えることができる。
【００２１】更に、本発明によれば、同一基板上に同一
導電型でも大きさの異なる複数のトランジスタを形成す
るような場合、ボディ層に逆導電型層を設けることによ
り駆動能力を調整することも可能である。
導電型でも大きさの異なる複数のトランジスタを形成す
るような場合、ボディ層に逆導電型層を設けることによ
り駆動能力を調整することも可能である。
【００２２】
【発明の実施の形態】以下、本発明の半導体装置とその
製造方法に係る一実施形態について図面を参照しながら
説明する。
製造方法に係る一実施形態について図面を参照しながら
説明する。
【００２３】ここで、図１０は本発明の半導体装置、即
ち液晶駆動用ドライバは、図面（ａ）の左側からロジッ
ク系の（例えば、３Ｖ）Ｎチャネル型ＭＯＳトランジス
タ及びＰチャネル型ＭＯＳトランジスタ、レベルシフタ
用の（例えば、３０Ｖ）Ｎチャネル型ＭＯＳトランジス
タ、高耐圧系の（例えば、３０Ｖ）Ｎチャネル型ＭＯＳ
トランジスタ，図面（ｂ）の左側から同じく高耐圧系の
（例えば、３０Ｖ）Ｐチャネル型ＭＯＳトランジスタ，
Ｎチャネル型ＤＭＯＳトランジスタ及びＰチャネル型Ｄ
ＭＯＳトランジスタで構成される。
ち液晶駆動用ドライバは、図面（ａ）の左側からロジッ
ク系の（例えば、３Ｖ）Ｎチャネル型ＭＯＳトランジス
タ及びＰチャネル型ＭＯＳトランジスタ、レベルシフタ
用の（例えば、３０Ｖ）Ｎチャネル型ＭＯＳトランジス
タ、高耐圧系の（例えば、３０Ｖ）Ｎチャネル型ＭＯＳ
トランジスタ，図面（ｂ）の左側から同じく高耐圧系の
（例えば、３０Ｖ）Ｐチャネル型ＭＯＳトランジスタ，
Ｎチャネル型ＤＭＯＳトランジスタ及びＰチャネル型Ｄ
ＭＯＳトランジスタで構成される。
【００２４】以下、上記液晶駆動用ドライバを構成する
各種ＭＯＳトランジスタの製造方法について説明する。
各種ＭＯＳトランジスタの製造方法について説明する。
【００２５】先ず、図１において、各種ＭＯＳトランジ
スタを構成するための領域を画定するために、例えばＰ
型の半導体基板（Ｐ−Ｓｕｂ）１内にＰ型ウエル（Ｐ
Ｗ）３及びＮ型ウエル（ＮＷ）５を形成する。
スタを構成するための領域を画定するために、例えばＰ
型の半導体基板（Ｐ−Ｓｕｂ）１内にＰ型ウエル（Ｐ
Ｗ）３及びＮ型ウエル（ＮＷ）５を形成する。
【００２６】即ち、前記基板１のＮ型ウエル形成領域上
をパッド酸化膜２を介して不図示のレジスト膜で被覆し
た状態で、例えばボロンイオンをおよそ８０ＫｅＶの加
速電圧で、８×１０12／ｃｍ2の注入条件でイオン注入
する。その後、図１に示すように前記Ｐ型ウエル３上を
レジスト膜４で被覆した状態で、例えばリンイオンをお
よそ８０ＫｅＶの加速電圧で、９×１０12／ｃｍ2の注
入条件でイオン注入する。尚、実際には前述したように
イオン注入された各イオン種が熱拡散（例えば、１１５
０℃のＮ2雰囲気中で、４時間）されることで、Ｐ型ウ
エル３及びＮ型ウエル５となる。
をパッド酸化膜２を介して不図示のレジスト膜で被覆し
た状態で、例えばボロンイオンをおよそ８０ＫｅＶの加
速電圧で、８×１０12／ｃｍ2の注入条件でイオン注入
する。その後、図１に示すように前記Ｐ型ウエル３上を
レジスト膜４で被覆した状態で、例えばリンイオンをお
よそ８０ＫｅＶの加速電圧で、９×１０12／ｃｍ2の注
入条件でイオン注入する。尚、実際には前述したように
イオン注入された各イオン種が熱拡散（例えば、１１５
０℃のＮ2雰囲気中で、４時間）されることで、Ｐ型ウ
エル３及びＮ型ウエル５となる。
【００２７】次に、図２において、各ＭＯＳトランジス
タ毎に素子分離するため、およそ５００ｎｍ程度の素子
分離膜８をＬＯＣＯＳ法により形成し、この素子分離膜
８以外の活性領域上におよそ８０ｎｍ程度の高耐圧用の
厚いゲート酸化膜９を熱酸化により形成する。
タ毎に素子分離するため、およそ５００ｎｍ程度の素子
分離膜８をＬＯＣＯＳ法により形成し、この素子分離膜
８以外の活性領域上におよそ８０ｎｍ程度の高耐圧用の
厚いゲート酸化膜９を熱酸化により形成する。
【００２８】続いて、レジスト膜をマスクにして第１の
低濃度のＮ型及びＰ型のソース・ドレイン層（以下、Ｌ
Ｎ層１０、ＬＰ層１１と称す。）を形成する。即ち、先
ず、不図示のレジスト膜でＬＮ層形成領域上以外の領域
を被覆した状態で基板表層に、例えばリンイオンをおよ
そ１２０ＫｅＶの加速電圧で、８×１０12／ｃｍ2の注
入条件でイオン注入してＬＮ層１０を形成する。その
後、レジスト膜（ＰＲ）でＬＰ層形成領域上以外の領域
を被覆した状態で基板表層に、例えばボロンイオンをお
よそ１２０ＫｅＶの加速電圧で、８．５×１０12／ｃｍ
2の注入条件でイオン注入してＬＰ層１１を形成する。
尚、実際には後工程のアニール工程（例えば、１１００
℃のＮ2雰囲気中で、２時間）を経て、上記イオン注入
された各イオン種が熱拡散されてＬＮ層１０及びＬＰ層
１１となる。
低濃度のＮ型及びＰ型のソース・ドレイン層（以下、Ｌ
Ｎ層１０、ＬＰ層１１と称す。）を形成する。即ち、先
ず、不図示のレジスト膜でＬＮ層形成領域上以外の領域
を被覆した状態で基板表層に、例えばリンイオンをおよ
そ１２０ＫｅＶの加速電圧で、８×１０12／ｃｍ2の注
入条件でイオン注入してＬＮ層１０を形成する。その
後、レジスト膜（ＰＲ）でＬＰ層形成領域上以外の領域
を被覆した状態で基板表層に、例えばボロンイオンをお
よそ１２０ＫｅＶの加速電圧で、８．５×１０12／ｃｍ
2の注入条件でイオン注入してＬＰ層１１を形成する。
尚、実際には後工程のアニール工程（例えば、１１００
℃のＮ2雰囲気中で、２時間）を経て、上記イオン注入
された各イオン種が熱拡散されてＬＮ層１０及びＬＰ層
１１となる。
【００２９】続いて、図３において、レジスト膜をマス
クにして前記ＬＮ層１０間及びＬＰ層１１間にそれぞれ
第２の低濃度のＮ型及びＰ型のソース・ドレイン層（以
下、ＳＬＮ層１３及びＳＬＰ層１４と称す。）を形成す
る。即ち、先ず、不図示のレジスト膜でＳＬＮ層形成領
域上以外の領域を被覆した状態で基板表層に、例えばリ
ンイオンをおよそ１２０ＫｅＶの加速電圧で、１．５×
１０12／ｃｍ2の注入条件でイオン注入して前記ＬＮ層
１０に連なるＳＬＮ層１３を形成する。その後、レジス
ト膜（ＰＲ）でＳＬＰ層形成領域上以外の領域を被覆し
た状態で基板表層に、例えばニフッ化ボロンイオンをお
よそ１４０ＫｅＶの加速電圧で、２．５×１０12／ｃｍ
2の注入条件でイオン注入して前記ＬＰ層１１に連なる
ＳＬＰ層１４を形成する。尚、前記ＬＮ層１０と前記Ｓ
ＬＮ層１３または前記ＬＰ層１１と前記ＳＬＰ層１４の
不純物濃度は、ほぼ同等であるか、どちらか一方が高く
なるように設定されている。
クにして前記ＬＮ層１０間及びＬＰ層１１間にそれぞれ
第２の低濃度のＮ型及びＰ型のソース・ドレイン層（以
下、ＳＬＮ層１３及びＳＬＰ層１４と称す。）を形成す
る。即ち、先ず、不図示のレジスト膜でＳＬＮ層形成領
域上以外の領域を被覆した状態で基板表層に、例えばリ
ンイオンをおよそ１２０ＫｅＶの加速電圧で、１．５×
１０12／ｃｍ2の注入条件でイオン注入して前記ＬＮ層
１０に連なるＳＬＮ層１３を形成する。その後、レジス
ト膜（ＰＲ）でＳＬＰ層形成領域上以外の領域を被覆し
た状態で基板表層に、例えばニフッ化ボロンイオンをお
よそ１４０ＫｅＶの加速電圧で、２．５×１０12／ｃｍ
2の注入条件でイオン注入して前記ＬＰ層１１に連なる
ＳＬＰ層１４を形成する。尚、前記ＬＮ層１０と前記Ｓ
ＬＮ層１３または前記ＬＰ層１１と前記ＳＬＰ層１４の
不純物濃度は、ほぼ同等であるか、どちらか一方が高く
なるように設定されている。
【００３０】更に、図４において、レジスト膜をマスク
にして高濃度のＮ型及びＰ型のソース・ドレイン層（以
下、Ｎ＋層１５、Ｐ＋層１６と称す。）を形成する。即
ち、先ず、不図示のレジスト膜でＮ＋層形成領域上以外
の領域を被覆した状態で基板表層に、例えばリンイオン
をおよそ８０ＫｅＶの加速電圧で、２×１０15／ｃｍ 2
の注入条件でイオン注入してＮ＋層１５を形成する。そ
の後、レジスト膜（ＰＲ）でＰ＋層形成領域上以外の領
域を被覆した状態で基板表層に、例えばニフッ化ボロン
イオンをおよそ１４０ＫｅＶの加速電圧で、２×１０15
／ｃｍ2の注入条件でイオン注入してＰ＋層１６を形成
する。
にして高濃度のＮ型及びＰ型のソース・ドレイン層（以
下、Ｎ＋層１５、Ｐ＋層１６と称す。）を形成する。即
ち、先ず、不図示のレジスト膜でＮ＋層形成領域上以外
の領域を被覆した状態で基板表層に、例えばリンイオン
をおよそ８０ＫｅＶの加速電圧で、２×１０15／ｃｍ 2
の注入条件でイオン注入してＮ＋層１５を形成する。そ
の後、レジスト膜（ＰＲ）でＰ＋層形成領域上以外の領
域を被覆した状態で基板表層に、例えばニフッ化ボロン
イオンをおよそ１４０ＫｅＶの加速電圧で、２×１０15
／ｃｍ2の注入条件でイオン注入してＰ＋層１６を形成
する。
【００３１】次に、図５において、レジスト膜をマスク
にして前記ＬＮ層１０に連なるＳＬＮ層１３の中央部及
び前記ＬＰ層１１に連なるＳＬＰ層１４の中央部にそれ
ぞれ逆導電型の不純物をイオン注入することで、当該Ｓ
ＬＮ層１３及びＳＬＰ層１４を分断するＰ型ボディ層１
８及びＮ型ボディ層１９を形成する。即ち、先ず、不図
示のレジスト膜でＰ型層形成領域上以外の領域を被覆し
た状態で基板表層に、例えばニフッ化ボロンイオンをお
よそ１２０ＫｅＶの加速電圧で、５×１０12／ｃｍ2の
注入条件でイオン注入してＰ型ボディ層１８を形成す
る。その後、レジスト膜（ＰＲ）でＮ型層形成領域上以
外の領域を被覆した状態で基板表層に、例えばリンイオ
ンをおよそ１９０ＫｅＶの加速電圧で、５×１０12／ｃ
ｍ2の注入条件でイオン注入してＮ型ボディ層１９を形
成する。尚、上記図３〜図５に示すイオン注入工程に関
する作業工程順は、適宜変更可能なものである。
にして前記ＬＮ層１０に連なるＳＬＮ層１３の中央部及
び前記ＬＰ層１１に連なるＳＬＰ層１４の中央部にそれ
ぞれ逆導電型の不純物をイオン注入することで、当該Ｓ
ＬＮ層１３及びＳＬＰ層１４を分断するＰ型ボディ層１
８及びＮ型ボディ層１９を形成する。即ち、先ず、不図
示のレジスト膜でＰ型層形成領域上以外の領域を被覆し
た状態で基板表層に、例えばニフッ化ボロンイオンをお
よそ１２０ＫｅＶの加速電圧で、５×１０12／ｃｍ2の
注入条件でイオン注入してＰ型ボディ層１８を形成す
る。その後、レジスト膜（ＰＲ）でＮ型層形成領域上以
外の領域を被覆した状態で基板表層に、例えばリンイオ
ンをおよそ１９０ＫｅＶの加速電圧で、５×１０12／ｃ
ｍ2の注入条件でイオン注入してＮ型ボディ層１９を形
成する。尚、上記図３〜図５に示すイオン注入工程に関
する作業工程順は、適宜変更可能なものである。
【００３２】更に、前記通常耐圧用の微細化Ｎチャネル
型及びＰチャネル型ＭＯＳトランジスタ形成領域の基板
（Ｐ型ウエル３）内に第２のＰ型ウエル（ＳＰＷ）２１
及び第２のＮ型ウエル（ＳＮＷ）２２を形成する。
型及びＰチャネル型ＭＯＳトランジスタ形成領域の基板
（Ｐ型ウエル３）内に第２のＰ型ウエル（ＳＰＷ）２１
及び第２のＮ型ウエル（ＳＮＷ）２２を形成する。
【００３３】即ち、前記通常耐圧のＮチャネル型ＭＯＳ
トランジスタ形成領域上に開口を有する不図示のレジス
ト膜をマスクにして前記Ｐ型ウエル３内に、例えばボロ
ンイオンをおよそ１９０ＫｅＶの加速電圧で、１．５×
１０13／ｃｍ2の第１の注入条件でイオン注入後、同じ
くボロンイオンをおよそ５０ＫｅＶの加速電圧で、２．
６×１０12／ｃｍ2の第２の注入条件でイオン注入し
て、第２のＰ型ウエル２１を形成する。また、前記通常
耐圧用のＰチャネル型ＭＯＳトランジスタ形成領域上に
開口を有するレジスト膜（ＰＲ）をマスクにして前記Ｐ
型ウエル３内に例えばリンイオンをおよそ３８０ＫｅＶ
の加速電圧で、１．５×１０13／ｃｍ2の注入条件でイ
オン注入し、同じくリンイオンをおよそ１４０ＫｅＶの
加速電圧で４．０×１０12／ｃｍ2の注入条件でイオン
注入して、第2のN型ウエル２２を形成する。尚、３８０
ＫｅＶ程度の加速電圧発生装置が無い場合には、２価の
リンイオン（P++）を１９０ＫｅＶの加速エネルギーで
イオン注入するダブルチャージ方式でも良い。
トランジスタ形成領域上に開口を有する不図示のレジス
ト膜をマスクにして前記Ｐ型ウエル３内に、例えばボロ
ンイオンをおよそ１９０ＫｅＶの加速電圧で、１．５×
１０13／ｃｍ2の第１の注入条件でイオン注入後、同じ
くボロンイオンをおよそ５０ＫｅＶの加速電圧で、２．
６×１０12／ｃｍ2の第２の注入条件でイオン注入し
て、第２のＰ型ウエル２１を形成する。また、前記通常
耐圧用のＰチャネル型ＭＯＳトランジスタ形成領域上に
開口を有するレジスト膜（ＰＲ）をマスクにして前記Ｐ
型ウエル３内に例えばリンイオンをおよそ３８０ＫｅＶ
の加速電圧で、１．５×１０13／ｃｍ2の注入条件でイ
オン注入し、同じくリンイオンをおよそ１４０ＫｅＶの
加速電圧で４．０×１０12／ｃｍ2の注入条件でイオン
注入して、第2のN型ウエル２２を形成する。尚、３８０
ＫｅＶ程度の加速電圧発生装置が無い場合には、２価の
リンイオン（P++）を１９０ＫｅＶの加速エネルギーで
イオン注入するダブルチャージ方式でも良い。
【００３４】次に、図７において、通常耐圧用のＮチャ
ネル型及びＰチャネル型ＭＯＳトランジスタ形成領域上
とレベルシフタ用のＮチャネル型ＭＯＳトランジスタ形
成領域上の前記ゲート酸化膜９を除去した後に、この領
域上に新たに所望の膜厚のゲート酸化膜を形成する。
ネル型及びＰチャネル型ＭＯＳトランジスタ形成領域上
とレベルシフタ用のＮチャネル型ＭＯＳトランジスタ形
成領域上の前記ゲート酸化膜９を除去した後に、この領
域上に新たに所望の膜厚のゲート酸化膜を形成する。
【００３５】即ち、先ず、全面にレベルシフタ用のＮチ
ャネル型ＭＯＳトランジスタ用におよそ１４ｎｍ程度
（この段階では、およそ７ｎｍ程度であるが、後述する
通常耐圧用のゲート酸化膜形成時に膜厚が増大する。）
のゲート酸化膜２４を熱酸化により形成する。続いて、
通常耐圧用のＮチャネル型及びＰチャネル型ＭＯＳトラ
ンジスタ形成領域上に形成された前記レベルシフタ用の
Ｎチャネル型ＭＯＳトランジスタのゲート酸化膜２４を
除去した後に、この領域に通常耐圧用の薄いゲート酸化
膜２５（およそ７ｎｍ程度）を熱酸化により形成する。
ャネル型ＭＯＳトランジスタ用におよそ１４ｎｍ程度
（この段階では、およそ７ｎｍ程度であるが、後述する
通常耐圧用のゲート酸化膜形成時に膜厚が増大する。）
のゲート酸化膜２４を熱酸化により形成する。続いて、
通常耐圧用のＮチャネル型及びＰチャネル型ＭＯＳトラ
ンジスタ形成領域上に形成された前記レベルシフタ用の
Ｎチャネル型ＭＯＳトランジスタのゲート酸化膜２４を
除去した後に、この領域に通常耐圧用の薄いゲート酸化
膜２５（およそ７ｎｍ程度）を熱酸化により形成する。
【００３６】続いて、図８において、全面におよそ１０
０ｎｍ程度のポリシリコン膜を形成し、このポリシリコ
ン膜にＰＯＣｌ3を熱拡散源として熱拡散し導電化した
後に、このポリシリコン膜上におよそ１００ｎｍ程度の
タングステンシリサイド（ＷＳｉｘ）膜、更にはおよそ
１５０ｎｍ程度のＳｉＯ2膜を積層し、不図示のレジス
ト膜を用いてパターニングして各ＭＯＳトランジスタ用
のゲート電極２７Ａ，２７Ｂ，２７Ｃ，２７Ｄ，２７
Ｅ，２７Ｆ，２７Ｇを形成する。尚、前記ＳｉＯ 2膜
は、パターニング時のハードマスクとして働く。
０ｎｍ程度のポリシリコン膜を形成し、このポリシリコ
ン膜にＰＯＣｌ3を熱拡散源として熱拡散し導電化した
後に、このポリシリコン膜上におよそ１００ｎｍ程度の
タングステンシリサイド（ＷＳｉｘ）膜、更にはおよそ
１５０ｎｍ程度のＳｉＯ2膜を積層し、不図示のレジス
ト膜を用いてパターニングして各ＭＯＳトランジスタ用
のゲート電極２７Ａ，２７Ｂ，２７Ｃ，２７Ｄ，２７
Ｅ，２７Ｆ，２７Ｇを形成する。尚、前記ＳｉＯ 2膜
は、パターニング時のハードマスクとして働く。
【００３７】続いて、図９において、前記通常耐圧用の
Ｎチャネル型及びＰチャネル型ＭＯＳトランジスタ用に
低濃度のソース・ドレイン層を形成する。
Ｎチャネル型及びＰチャネル型ＭＯＳトランジスタ用に
低濃度のソース・ドレイン層を形成する。
【００３８】即ち、先ず、通常耐圧用のＮチャネル型Ｍ
ＯＳトランジスタ用の低濃度ソース・ドレイン層形成領
域上以外の領域を被覆する不図示のレジスト膜をマスク
にして、例えばリンイオンをおよそ２０ＫｅＶの加速電
圧で、６．２×１０13／ｃｍ 2の注入条件でイオン注入
して、低濃度のＮ−型ソース・ドレイン層２８を形成す
る。また、通常耐圧用のＰチャネル型ＭＯＳトランジス
タ用の低濃度ソース・ドレイン層形成領域上以外の領域
を被覆するレジスト膜（ＰＲ）をマスクにして、例えば
ニフッ化ボロンイオンをおよそ２０ＫｅＶの加速電圧
で、２×１０13／ｃｍ2の注入条件でイオン注入して、
低濃度のＰ−型ソース・ドレイン層２９を形成する。
ＯＳトランジスタ用の低濃度ソース・ドレイン層形成領
域上以外の領域を被覆する不図示のレジスト膜をマスク
にして、例えばリンイオンをおよそ２０ＫｅＶの加速電
圧で、６．２×１０13／ｃｍ 2の注入条件でイオン注入
して、低濃度のＮ−型ソース・ドレイン層２８を形成す
る。また、通常耐圧用のＰチャネル型ＭＯＳトランジス
タ用の低濃度ソース・ドレイン層形成領域上以外の領域
を被覆するレジスト膜（ＰＲ）をマスクにして、例えば
ニフッ化ボロンイオンをおよそ２０ＫｅＶの加速電圧
で、２×１０13／ｃｍ2の注入条件でイオン注入して、
低濃度のＰ−型ソース・ドレイン層２９を形成する。
【００３９】更に、図１０において、全面に前記ゲート
電極２７Ａ，２７Ｂ，２７Ｃ，２７Ｄ，２７Ｅ，２７
Ｆ，２７Ｇを被覆するようにおよそ２５０ｎｍ程度のＴ
ＥＯＳ膜３０をＬＰＣＶＤ法により形成し、前記通常耐
圧用のＮチャネル型及びＰチャネル型ＭＯＳトランジス
タ形成領域上に開口を有するレジスト膜（ＰＲ）をマス
クにして前記ＴＥＯＳ膜３０を異方性エッチングする。
これにより、図１０に示すように前記ゲート電極２７
Ａ，２７Ｂの両側壁部にサイドウォールスペーサ膜３０
Ａが形成され、前記レジスト膜（ＰＲ）で被覆された領
域にはＴＥＯＳ膜３０がそのまま残る。
電極２７Ａ，２７Ｂ，２７Ｃ，２７Ｄ，２７Ｅ，２７
Ｆ，２７Ｇを被覆するようにおよそ２５０ｎｍ程度のＴ
ＥＯＳ膜３０をＬＰＣＶＤ法により形成し、前記通常耐
圧用のＮチャネル型及びＰチャネル型ＭＯＳトランジス
タ形成領域上に開口を有するレジスト膜（ＰＲ）をマス
クにして前記ＴＥＯＳ膜３０を異方性エッチングする。
これにより、図１０に示すように前記ゲート電極２７
Ａ，２７Ｂの両側壁部にサイドウォールスペーサ膜３０
Ａが形成され、前記レジスト膜（ＰＲ）で被覆された領
域にはＴＥＯＳ膜３０がそのまま残る。
【００４０】尚、図１１（ａ）、（ｂ）はそれぞれ、図
１０（ｂ）に示したＮチャネル型ＤＭＯＳトランジスタ
とＰチャネル型ＤＭＯＳトランジスタの各ゲート電極２
７Ｆ，２７Ｇの幅方向を示すためのＸ１−Ｘ１線及びＸ
２−Ｘ２線断面図である。
１０（ｂ）に示したＮチャネル型ＤＭＯＳトランジスタ
とＰチャネル型ＤＭＯＳトランジスタの各ゲート電極２
７Ｆ，２７Ｇの幅方向を示すためのＸ１−Ｘ１線及びＸ
２−Ｘ２線断面図である。
【００４１】そして、前記ゲート電極２７Ａとサイドウ
ォールスペーサ膜３０Ａ並びに、前記ゲート電極２７Ｂ
とサイドウォールスペーサ膜３０Ａをマスクにして、前
記通常耐圧用のＮチャネル型及びＰチャネル型ＭＯＳト
ランジスタ用に高濃度のソース・ドレイン層を形成す
る。
ォールスペーサ膜３０Ａ並びに、前記ゲート電極２７Ｂ
とサイドウォールスペーサ膜３０Ａをマスクにして、前
記通常耐圧用のＮチャネル型及びＰチャネル型ＭＯＳト
ランジスタ用に高濃度のソース・ドレイン層を形成す
る。
【００４２】即ち、通常耐圧用のＮチャネル型ＭＯＳト
ランジスタ用の高濃度ソース・ドレイン層形成領域上以
外の領域を被覆する不図示のレジスト膜をマスクにし
て、例えばヒ素イオンをおよそ１００ＫｅＶの加速電圧
で、５×１０15／ｃｍ2の注入条件でイオン注入して、
高濃度のＮ＋型ソース・ドレイン層３１を形成する。ま
た、通常耐圧用のＰチャネル型ＭＯＳトランジスタ用の
高濃度ソース・ドレイン層形成領域上以外の領域を被覆
する不図示のレジスト膜をマスクにして、例えばニフッ
化ボロンイオンをおよそ４０ＫｅＶの加速電圧で、２×
１０15／ｃｍ2の注入条件でイオン注入して、高濃度の
Ｐ＋型ソース・ドレイン層３２を形成する。
ランジスタ用の高濃度ソース・ドレイン層形成領域上以
外の領域を被覆する不図示のレジスト膜をマスクにし
て、例えばヒ素イオンをおよそ１００ＫｅＶの加速電圧
で、５×１０15／ｃｍ2の注入条件でイオン注入して、
高濃度のＮ＋型ソース・ドレイン層３１を形成する。ま
た、通常耐圧用のＰチャネル型ＭＯＳトランジスタ用の
高濃度ソース・ドレイン層形成領域上以外の領域を被覆
する不図示のレジスト膜をマスクにして、例えばニフッ
化ボロンイオンをおよそ４０ＫｅＶの加速電圧で、２×
１０15／ｃｍ2の注入条件でイオン注入して、高濃度の
Ｐ＋型ソース・ドレイン層３２を形成する。
【００４３】以下、図示した説明は省略するが、全面に
ＴＥＯＳ膜及びＢＰＳＧ膜等からなるおよそ６００ｎｍ
程度の層間絶縁膜を形成した後に、前記各高濃度のソー
ス・ドレイン層１５，１６，３１，３２にコンタクトす
る金属配線層を形成することで、前記液晶駆動用ドライ
バを構成する通常耐圧用のＮチャネル型ＭＯＳトランジ
スタ，Ｐチャネル型ＭＯＳトランジスタ、レベルシフタ
用のＮチャネル型ＭＯＳトランジスタ、高耐圧用のＮチ
ャネル型ＭＯＳトランジスタ，Ｐチャネル型ＭＯＳトラ
ンジスタ，Ｎチャネル型ＤＭＯＳトランジスタ及びＰチ
ャネル型ＤＭＯＳトランジスタが完成する。
ＴＥＯＳ膜及びＢＰＳＧ膜等からなるおよそ６００ｎｍ
程度の層間絶縁膜を形成した後に、前記各高濃度のソー
ス・ドレイン層１５，１６，３１，３２にコンタクトす
る金属配線層を形成することで、前記液晶駆動用ドライ
バを構成する通常耐圧用のＮチャネル型ＭＯＳトランジ
スタ，Ｐチャネル型ＭＯＳトランジスタ、レベルシフタ
用のＮチャネル型ＭＯＳトランジスタ、高耐圧用のＮチ
ャネル型ＭＯＳトランジスタ，Ｐチャネル型ＭＯＳトラ
ンジスタ，Ｎチャネル型ＤＭＯＳトランジスタ及びＰチ
ャネル型ＤＭＯＳトランジスタが完成する。
【００４４】また、上記一実施形態では製造過程におけ
る簡便性を重視して、ソース・ドレイン層構造を左右対
照としているが、本発明ではこれに限らず、左右非対照
なソース・ドレイン層構造を採用しても良い。
る簡便性を重視して、ソース・ドレイン層構造を左右対
照としているが、本発明ではこれに限らず、左右非対照
なソース・ドレイン層構造を採用しても良い。
【００４５】即ち、この場合の他の実施形態の半導体装
置は、一例としてＮチャネル型ＤＭＯＳトランジスタを
説明すると、図１２（ａ）に示すように例えば、Ｐ型の
半導体基板１上にゲート酸化膜９を介して形成されたゲ
ート電極２７Ｆと、前記ゲート電極２７Ｆの一端部に隣
接するように形成される高濃度のＮ型ソース層１５Ａ
と、前記ゲート電極２７Ｆの他端部から離間されて形成
される高濃度のＮ型ドレイン層１５Ａと、前記ゲート電
極２７Ｆ下方から前記Ｎ型ドレイン層１５Ａを取り囲む
ように形成される低濃度のＮ型ドレイン層１０Ａと、前
記ゲート電極２７Ｆ下方の前記Ｎ型ソース層１５Ａと前
記Ｎ型ドレイン層１０Ａ間に形成されるＰ型ボディ層１
８Ａとを具備したことを特徴とする。
置は、一例としてＮチャネル型ＤＭＯＳトランジスタを
説明すると、図１２（ａ）に示すように例えば、Ｐ型の
半導体基板１上にゲート酸化膜９を介して形成されたゲ
ート電極２７Ｆと、前記ゲート電極２７Ｆの一端部に隣
接するように形成される高濃度のＮ型ソース層１５Ａ
と、前記ゲート電極２７Ｆの他端部から離間されて形成
される高濃度のＮ型ドレイン層１５Ａと、前記ゲート電
極２７Ｆ下方から前記Ｎ型ドレイン層１５Ａを取り囲む
ように形成される低濃度のＮ型ドレイン層１０Ａと、前
記ゲート電極２７Ｆ下方の前記Ｎ型ソース層１５Ａと前
記Ｎ型ドレイン層１０Ａ間に形成されるＰ型ボディ層１
８Ａとを具備したことを特徴とする。
【００４６】そして、その製造方法は、例えばＰ型ウエ
ル３にＮ型不純物（例えば、リンイオン）をイオン注入
して低濃度のＮ型ドレイン層１０Ａを形成した後に、前
記基板１にＮ型不純物（例えば、ヒ素イオン）をイオン
注入してゲート電極２７Ｆの一端部に隣接するように高
濃度のＮ型ソース層１５Ａを形成すると共に、当該ゲー
ト電極２７Ｆの他端部から離間した位置に高濃度のＮ型
ドレイン層１５Ａを形成する。続いて、前記基板１にＰ
型不純物（例えば、ボロンイオン）をイオン注入して前
記ゲート電極２７Ｆの一端部下方から前記Ｎ型ソース層
１５Ａに隣接するようにＰ型ボディ層１８Ａを形成す
る。そして、前記Ｐ型ウエル３上にゲート酸化膜９を形
成した後に、当該ゲート酸化膜９上にゲート電極２７Ｆ
を形成すれば良い。
ル３にＮ型不純物（例えば、リンイオン）をイオン注入
して低濃度のＮ型ドレイン層１０Ａを形成した後に、前
記基板１にＮ型不純物（例えば、ヒ素イオン）をイオン
注入してゲート電極２７Ｆの一端部に隣接するように高
濃度のＮ型ソース層１５Ａを形成すると共に、当該ゲー
ト電極２７Ｆの他端部から離間した位置に高濃度のＮ型
ドレイン層１５Ａを形成する。続いて、前記基板１にＰ
型不純物（例えば、ボロンイオン）をイオン注入して前
記ゲート電極２７Ｆの一端部下方から前記Ｎ型ソース層
１５Ａに隣接するようにＰ型ボディ層１８Ａを形成す
る。そして、前記Ｐ型ウエル３上にゲート酸化膜９を形
成した後に、当該ゲート酸化膜９上にゲート電極２７Ｆ
を形成すれば良い。
【００４７】以上説明したように本発明構造では、Ｎチ
ャネル型ＤＭＯＳトランジスタ及びＰチャネル型ＤＭＯ
Ｓトランジスタにおいて、Ｐ型ボディ層あるいはＮ型ボ
ディ層をゲート電極下にのみ形成したため、従来構造の
ようにＰ型ボディ層あるいはＮ型ボディ層で高濃度のソ
ース層を包み込むものに比して接合容量の低減化が図れ
る。
ャネル型ＤＭＯＳトランジスタ及びＰチャネル型ＤＭＯ
Ｓトランジスタにおいて、Ｐ型ボディ層あるいはＮ型ボ
ディ層をゲート電極下にのみ形成したため、従来構造の
ようにＰ型ボディ層あるいはＮ型ボディ層で高濃度のソ
ース層を包み込むものに比して接合容量の低減化が図れ
る。
【００４８】また、上記構造ではＰ型ボディ層あるいは
Ｎ型ボディ層をイオン注入で形成しているため、従来の
ような拡散形成したものに比して微細化が可能になる。
Ｎ型ボディ層をイオン注入で形成しているため、従来の
ような拡散形成したものに比して微細化が可能になる。
【００４９】更に、上記製造方法によれば、従来方法の
ようにＤＭＯＳトランジスタを形成する際に、ボディ層
形成のためのゲート電極形成後における高温熱処理が必
要なくなるため、微細化プロセスとの混載が可能にな
る。
ようにＤＭＯＳトランジスタを形成する際に、ボディ層
形成のためのゲート電極形成後における高温熱処理が必
要なくなるため、微細化プロセスとの混載が可能にな
る。
【００５０】また、従来の熱処理ではチャネル長が一義
的に決まってしまっていたが、本発明のＤＭＯＳトラン
ジスタの製造方法では、上述したようにＰ型ボディ層あ
るいはＮ型ボディ層をイオン注入工程を経て形成してい
るため、各種設定可能となり、従来方法に比してゲート
長に対する設計上の自由度が大きくなる。
的に決まってしまっていたが、本発明のＤＭＯＳトラン
ジスタの製造方法では、上述したようにＰ型ボディ層あ
るいはＮ型ボディ層をイオン注入工程を経て形成してい
るため、各種設定可能となり、従来方法に比してゲート
長に対する設計上の自由度が大きくなる。
【００５１】尚、ボディ領域の形成はイオン注入法によ
るのが望ましいが、他の工程については、気相あるいは
固相からの拡散など、適宜変更可能である。
るのが望ましいが、他の工程については、気相あるいは
固相からの拡散など、適宜変更可能である。
【００５２】また、本発明によれば、高耐圧ＭＯＳトラ
ンジスタにおいて、Ｐ型ボディ層あるいはＮ型ボディ層
をゲート電極下にのみ形成したため、従来構造のように
Ｐ型ボディ層あるいはＮ型ボディ層で高濃度のソース層
を包み込むものに比して接合容量の低減化が図れる。
ンジスタにおいて、Ｐ型ボディ層あるいはＮ型ボディ層
をゲート電極下にのみ形成したため、従来構造のように
Ｐ型ボディ層あるいはＮ型ボディ層で高濃度のソース層
を包み込むものに比して接合容量の低減化が図れる。
【００５３】また、従来方法のように高耐圧ＭＯＳトラ
ンジスタを形成する際に、前記ボディ層形成のためのゲ
ート電極形成後における高温熱処理が必要なくなるた
め、微細化プロセスとの混載が可能になり、各種表示素
子のドライバ（例えば、液晶表示用ドライバ）とコント
ローラとの１チップ化が可能になる。
ンジスタを形成する際に、前記ボディ層形成のためのゲ
ート電極形成後における高温熱処理が必要なくなるた
め、微細化プロセスとの混載が可能になり、各種表示素
子のドライバ（例えば、液晶表示用ドライバ）とコント
ローラとの１チップ化が可能になる。
【００５４】更に、本発明の他の実施形態について図１
２（ｂ）及び図１３（ａ），（ｂ）を参照しながら説明
する。
２（ｂ）及び図１３（ａ），（ｂ）を参照しながら説明
する。
【００５５】本実施形態の特徴は、前記Ｎチャネル型Ｄ
ＭＯＳトランジスタ及び前記Ｐチャネル型ＤＭＯＳトラ
ンジスタのＰ型ボディ層１８，１８Ａ及びＮ型ボディ層
１９の表層部（チャネル領域）にそれぞれ、しきい値電
圧調整用のＮ型層３１，３１Ａ及びＰ型層３２を形成し
ていることである。尚、図示した説明は省略するが、図
１２（ａ），（ｂ）はＮチャネル型ＤＭＯＳトランジス
タ構造を示しているが、Ｐチャネル型ＤＭＯＳトランジ
スタも導電型が異なるだけで、同様の構成である。
ＭＯＳトランジスタ及び前記Ｐチャネル型ＤＭＯＳトラ
ンジスタのＰ型ボディ層１８，１８Ａ及びＮ型ボディ層
１９の表層部（チャネル領域）にそれぞれ、しきい値電
圧調整用のＮ型層３１，３１Ａ及びＰ型層３２を形成し
ていることである。尚、図示した説明は省略するが、図
１２（ａ），（ｂ）はＮチャネル型ＤＭＯＳトランジス
タ構造を示しているが、Ｐチャネル型ＤＭＯＳトランジ
スタも導電型が異なるだけで、同様の構成である。
【００５６】これにより、上記ＤＭＯＳトランジスタに
おいて、各種導電型のボディ層に対応して、それぞれの
チャネル層に駆動能力調整用の不純物層を形成すること
で、同一基板上に構成される異なる導電型のトランジス
タの駆動能力を揃えることができる。
おいて、各種導電型のボディ層に対応して、それぞれの
チャネル層に駆動能力調整用の不純物層を形成すること
で、同一基板上に構成される異なる導電型のトランジス
タの駆動能力を揃えることができる。
【００５７】更に、本発明によれば、同一基板上に同一
導電型でも大きさの異なる複数のトランジスタを形成す
るような場合、ボディ層に逆導電型層を設けることによ
り駆動能力を調整することも可能である。
導電型でも大きさの異なる複数のトランジスタを形成す
るような場合、ボディ層に逆導電型層を設けることによ
り駆動能力を調整することも可能である。
【００５８】更に言えば、本発明は特に、同一条件で構
成した場合にＮチャネル型ＤＭＯＳトランジスタの駆動
能力に対して劣るＰチャネル型ＤＭＯＳトランジスタの
駆動能力を向上させるために、当該Ｐチャネル型ＤＭＯ
Ｓトランジスタを構成するＮ型ボディ層の表層部に当該
Ｎ型ボディ層にＰ型層を形成することで、Ｐチャネル型
ＤＭＯＳトランジスタの駆動能力を向上させることがで
き、Ｐ型層の濃度を調整することで、Ｎチャネル型ＤＭ
ＯＳトランジスタの駆動能力と同程度に設定できる。従
って、Ｐチャネル型ＤＭＯＳトランジスタのスイッチン
グ特性を向上させるために、例えば高電圧を印加させる
必要がなくなり、低電圧化を図る上で有利となる。
成した場合にＮチャネル型ＤＭＯＳトランジスタの駆動
能力に対して劣るＰチャネル型ＤＭＯＳトランジスタの
駆動能力を向上させるために、当該Ｐチャネル型ＤＭＯ
Ｓトランジスタを構成するＮ型ボディ層の表層部に当該
Ｎ型ボディ層にＰ型層を形成することで、Ｐチャネル型
ＤＭＯＳトランジスタの駆動能力を向上させることがで
き、Ｐ型層の濃度を調整することで、Ｎチャネル型ＤＭ
ＯＳトランジスタの駆動能力と同程度に設定できる。従
って、Ｐチャネル型ＤＭＯＳトランジスタのスイッチン
グ特性を向上させるために、例えば高電圧を印加させる
必要がなくなり、低電圧化を図る上で有利となる。
【００５９】
【発明の効果】本発明によれば、ボディ層をゲート電極
下にのみ形成したため、従来構造のようにボディ層で高
濃度のソース層を包み込むものに比して接合容量の低減
化が図れる。
下にのみ形成したため、従来構造のようにボディ層で高
濃度のソース層を包み込むものに比して接合容量の低減
化が図れる。
【００６０】また、従来の熱処理ではチャネル長が一義
的に決まってしまっていたが、本発明の製造方法では、
ボディ層をイオン注入工程により形成しているため、各
種設定可能となり、従来方法に比してゲート長に対する
設計上の自由度が大きくなる。
的に決まってしまっていたが、本発明の製造方法では、
ボディ層をイオン注入工程により形成しているため、各
種設定可能となり、従来方法に比してゲート長に対する
設計上の自由度が大きくなる。
【００６１】更に、従来方法のようにボディ層形成のた
めのゲート電極形成後における高温熱処理が必要なくな
るため、微細化プロセスとの混載が可能になる。
めのゲート電極形成後における高温熱処理が必要なくな
るため、微細化プロセスとの混載が可能になる。
【００６２】更にまた、本発明では、Ｐチャネル型ＤＭ
ＯＳトランジスタを構成するＮ型ボディ層の表層部（チ
ャネル領域）に、しきい値電圧調整用のＰ型層を形成し
たことで、同一条件で構成した場合にＮチャネル型ＤＭ
ＯＳトランジスタの駆動能力に対して劣るＰチャネル型
ＤＭＯＳトランジスタの駆動能力を向上させることが可
能になる。
ＯＳトランジスタを構成するＮ型ボディ層の表層部（チ
ャネル領域）に、しきい値電圧調整用のＰ型層を形成し
たことで、同一条件で構成した場合にＮチャネル型ＤＭ
ＯＳトランジスタの駆動能力に対して劣るＰチャネル型
ＤＭＯＳトランジスタの駆動能力を向上させることが可
能になる。
【００６３】また、上記ＤＭＯＳトランジスタにおい
て、各種導電型のボディ層に対応して、それぞれのチャ
ネル層に駆動能力調整用の不純物層を形成することで、
同一基板上に構成される異なる導電型のトランジスタの
駆動能力を揃えることができる。
て、各種導電型のボディ層に対応して、それぞれのチャ
ネル層に駆動能力調整用の不純物層を形成することで、
同一基板上に構成される異なる導電型のトランジスタの
駆動能力を揃えることができる。
【００６４】更に、本発明によれば、同一基板上に同一
導電型でも大きさの異なる複数のトランジスタを形成す
るような場合、ボディ層に逆導電型層を設けることによ
り駆動能力を調整することも可能になる。
導電型でも大きさの異なる複数のトランジスタを形成す
るような場合、ボディ層に逆導電型層を設けることによ
り駆動能力を調整することも可能になる。
【図１】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図２】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図３】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図４】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図５】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図６】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図７】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図８】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図９】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図１０】本発明の一実施形態の半導体装置の製造方法
を示す断面図である。
を示す断面図である。
【図１１】本発明の一実施形態の半導体装置の製造方法
を示す断面図である。
を示す断面図である。
【図１２】本発明の他の実施形態の半導体装置の製造方
法を示す断面図である。
法を示す断面図である。
【図１３】本発明の他の実施形態の半導体装置の製造方
法を示す断面図である。
法を示す断面図である。
【図１４】従来の半導体装置を示す断面図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 青山 将茂 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 Ｆターム(参考） 5F040 DA12 DB01 DB03 DC01 EB01 EC01 EC07 EC13 EE05 EF02 EF13 EF18 EK01 FA05 FA16 FB02 FB04 5F048 AA01 AA05 AA09 AC01 AC03 AC06 BA01 BB06 BB08 BB12 BB16 BC03 BC06 BC07 BC18 BD04 BD10 BE03 BF02 BG12 DA18 DA25
Claims (17)
- 【請求項１】 一導電型の半導体層に形成される高濃度
の逆導電型ソース・ドレイン層と、前記ソース・ドレイ
ン層間に位置するチャネル層上に形成されるゲート電極
と、前記ソース層近傍に形成される一導電型のボディ層
と、前記チャネル層及びドレイン層間に形成される低濃
度の逆導電型ドレイン層とを有する半導体装置におい
て、 前記ボディ層が、前記ゲート電極下方にのみ形成されて
いることを特徴とする半導体装置。 - 【請求項２】 一導電型の半導体層上にゲート酸化膜
を介して形成されたゲート電極と、 前記ゲート電極の一端部に隣接するように形成される高
濃度の逆導電型ソース層と、 前記ゲート電極の他端部から離間されて形成される高濃
度の逆導電型ドレイン層と、 前記ゲート電極下方から前記逆導電型ドレイン層を取り
囲むように形成される低濃度の逆導電型ドレイン層と、 前記ゲート電極下方の前記逆導電型ソース層と前記逆導
電型ドレイン層間に形成される一導電型のボディ層とを
具備したことを特徴とする請求項1に記載の半導体装
置。 - 【請求項３】 一導電型の半導体層上にゲート酸化膜を
介して形成されたゲート電極と、 前記ゲート電極から離間されて形成される高濃度の逆導
電型ソース・ドレイン層と、 前記逆導電型ソース・ドレイン層を取り囲むように形成
され、前記ゲート電極下方に形成された一導電型のボデ
ィ層で分断された低濃度の逆導電型ソース・ドレイン層
とを具備したことを特徴とする請求項1に記載の半導体
装置。 - 【請求項４】 前記低濃度の逆導電型ドレイン層ある
いは前記低濃度の逆導電型ソース・ドレイン層が、前記
ゲート電極下方では浅く、前記高濃度の逆導電型ドレイ
ン層あるいは高濃度の逆導電型ソース・ドレイン層下方
では深く形成されていることを特徴とする請求項１に記
載の半導体装置。 - 【請求項５】 前記ボディ層の表層部には、逆導電型層
が形成されていることを特徴とする請求項１に記載の半
導体装置。 - 【請求項６】 一導電型の半導体層に形成される高濃度
の逆導電型のソース・ドレイン層と、前記ソース・ドレ
イン層間に位置するチャネル層上に形成されるゲート電
極と、前記ソース層近傍に形成される一導電型のボディ
層と、前記チャネル層及びドレイン層間に形成される低
濃度の逆導電型ドレイン層とを有する半導体装置の製造
方法において、 前記一導電型のボディ層を形成する工程が、イオン注入
法により、半導体層に一導電型不純物イオンを注入する
工程を含むことを特徴とする半導体装置の製造方法。 - 【請求項７】 一導電型の半導体層に形成される高濃度
の逆導電型のソース・ドレイン層と、前記ソース・ドレ
イン層間に位置するチャネル層上に形成されるゲート電
極と、前記ソース層近傍に形成される一導電型のボディ
層と、前記チャネル層及びドレイン層間に形成される低
濃度の逆導電型ドレイン層とを有する半導体装置の製造
方法において、 前記半導体層に逆導電型不純物イオンを注入して低濃度
の逆導電型ドレイン層を形成する工程と、 前記半導体層に逆導電型不純物イオンを注入して前記ゲ
ート電極の一端部に隣接するように高濃度の逆導電型ソ
ース層を形成すると共に当該ゲート電極の他端部から離
間した位置に高濃度の逆導電型ドレイン層を形成する工
程と、 前記半導体層に一導電型不純物イオンを注入して前記ゲ
ート電極の一端部下方から前記逆導電型ソース層に隣接
するように一導電型のボディ層を形成する工程と、 前記半導体層上にゲート酸化膜を形成した後に当該ゲー
ト酸化膜上にゲート電極を形成する工程とを具備したこ
とを特徴とする半導体装置の製造方法。 - 【請求項８】 前記一導電型のボディ層の形成後に、当
該ボディ層の表層部に逆導電型層を形成するためのイオ
ン注入法による不純物導入工程を含むことを特徴とする
請求項７に記載の半導体装置の製造方法。 - 【請求項９】 前記低濃度の逆導電型ドレイン層あるい
は前記低濃度の逆導電型ソース・ドレイン層が、前記ゲ
ート電極下方では浅く、前記高濃度の逆導電型ドレイン
層あるいは高濃度の逆導電型ソース・ドレイン層下方で
は深く形成されていることを特徴とする請求項７に記載
の半導体装置の製造方法。 - 【請求項１０】 一導電型の半導体層に逆導電型不純物
をイオン注入して低濃度の逆導電型ソース・ドレイン層
を形成する工程と、 前記半導体層に逆導電型不純物イオンを注入して前記逆
導電型ソース・ドレイン層に連なり、当該逆導電型ソー
ス・ドレイン層よりも浅い逆導電型層を形成する工程
と、 前記逆導電型ソース・ドレイン層内に逆導電型不純物イ
オンを注入して高濃度の逆導電型ソース・ドレイン層を
形成する工程と、 前記逆導電型層内に一導電型不純物イオンを注入して一
導電型のボディ層を形成する工程と、 前記基板上にゲート酸化膜を形成した後に当該ゲート酸
化膜上に前記一導電型のボディ層を跨ぐようにゲート電
極を形成する工程とを具備したことを特徴とする半導体
装置の製造方法。 - 【請求項１１】 前記一導電型のボディ層の形成後に、
当該ボディ層の表層部に逆導電型層を形成するためのイ
オン注入法による不純物導入工程を含むことを特徴とす
る請求項１０に記載の半導体装置の製造方法。 - 【請求項１２】 一導電型の半導体層内に逆導電型不純
物イオンを注入して低濃度の逆導電型層を形成する工程
と、 前記逆導電型層内に逆導電型不純物をイオン注入して高
濃度の逆導電型ソース・ドレイン層を形成する工程と、 前記逆導電型層に一導電型不純物イオンを注入して一導
電型のボディ層を形成する工程と、 前記基板上にゲート酸化膜を形成した後に当該ゲート酸
化膜上に第１のＭＯＳトランジスタ用の第１のゲート電
極を形成すると共に第２のＭＯＳトランジスタ用の第２
のゲート電極を前記一導電型のボディ層上に形成する工
程と、 前記第１のＭＯＳトランジスタ用のソース・ドレイン層
形成領域以外の領域を被覆するように形成されたマスク
を介して前記第１のゲート電極に隣接するように逆導電
型のソース・ドレイン層を形成する工程とを具備したこ
とを特徴とする半導体装置の製造方法。 - 【請求項１３】 前記一導電型のボディ層の形成後に、
当該ボディ層の表層部に逆導電型層を形成するためのイ
オン注入法による不純物導入工程を含むことを特徴とす
る請求項１２に記載の半導体装置の製造方法。 - 【請求項１４】 一導電型の半導体層内に逆導電型不純
物イオンを注入して低濃度の逆導電型ソース・ドレイン
層を形成する工程と、 前記半導体層内に逆導電型不純物をイオン注入して前記
逆導電型ソース・ドレイン層に連なり、当該逆導電型ソ
ース・ドレイン層よりも浅い逆導電型層を形成する工程
と、 前記逆導電型ソース・ドレイン層に逆導電型不純物イオ
ンを注入して高濃度の逆導電型ソース・ドレイン層を形
成する工程と、 前記逆導電型層に一導電型不純物イオンを注入して一導
電型のボディ層を形成する工程と、 前記基板上にゲート酸化膜を形成した後に当該ゲート酸
化膜上に第１のＭＯＳトランジスタ用の第１のゲート電
極を形成すると共に第２のＭＯＳトランジスタ用の第２
のゲート電極を前記一導電型のボディ層上に形成する工
程と、 前記第１のＭＯＳトランジスタ用のソース・ドレイン層
形成領域以外の領域を被覆するように形成されたマスク
を介して前記第１のゲート電極に隣接するように逆導電
型のソース・ドレイン層を形成する工程とを具備したこ
とを特徴とする半導体装置の製造方法。 - 【請求項１５】 前記一導電型のボディ層の形成後に、
当該ボディ層の表層部に逆導電型層を形成するためのイ
オン注入法による不純物導入工程を含むことを特徴とす
る請求項１４に記載の半導体装置の製造方法。 - 【請求項１６】 前記半導体層に一導電型不純物イオン
を注入して一導電型のボディ層を形成する工程は、イオ
ン注入法による不純物導入工程を含むことを特徴とする
請求項７または請求項１０または請求項１２または請求
項１４に記載の半導体装置の製造方法。 - 【請求項１７】 前記第１のＭＯＳトランジスタが微
細化ＭＯＳトランジスタであり、前記第２のＭＯＳトラ
ンジスタが高耐圧ＭＯＳトランジスタであることを特徴
とする請求項１２または請求項１４に記載の半導体装置
の製造方法。
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