CN100527441C - 窄宽度金属氧化物半导体晶体管 - Google Patents

窄宽度金属氧化物半导体晶体管 Download PDF

Info

Publication number
CN100527441C
CN100527441C CNB2006101701930A CN200610170193A CN100527441C CN 100527441 C CN100527441 C CN 100527441C CN B2006101701930 A CNB2006101701930 A CN B2006101701930A CN 200610170193 A CN200610170193 A CN 200610170193A CN 100527441 C CN100527441 C CN 100527441C
Authority
CN
China
Prior art keywords
active area
transistor
width
additional active
length
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2006101701930A
Other languages
English (en)
Other versions
CN1992343A (zh
Inventor
安正豪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
DB HiTek Co Ltd
Original Assignee
Dongbu Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dongbu Electronics Co Ltd filed Critical Dongbu Electronics Co Ltd
Publication of CN1992343A publication Critical patent/CN1992343A/zh
Application granted granted Critical
Publication of CN100527441C publication Critical patent/CN100527441C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明公开一种用于增强PMOS和NMOS晶体管性能、尤其是电流驱动性能，同时减小窄宽度效应的半导体晶体管。窄宽度MOS晶体管包括：沟道，其宽度为W0且长度为L0；有源区，包括以沟道为中心在两侧形成的源极区和漏极区；栅极绝缘层，其形成在沟道上；栅极导体，其形成在栅极绝缘层上，并且与有源区交叉；第一附加有源区，其宽度大于沟道的宽度W0，作为添加到源极区的有源区；以及第二附加有源区，其宽度大于沟道的宽度W0，作为添加到漏极区的有源区。当具有附加有源区的晶体管结构被应用到NMOS和PMOS晶体管时，驱动电流被分别表示为107.27%和103.31%。因此，PMOS和NMOS晶体管的驱动电流增强。

Description

窄宽度金属氧化物半导体晶体管
技术领域
本发明涉及一种半导体晶体管，更具体地，涉及一种用于增强PMOS和NMOS晶体管性能、特别是驱动电流的性能，同时减小窄宽度效应的半导体晶体管。
背景技术
随着晶体管尺寸的缩小，窄宽度效应和反向窄宽度效应(reverse narrowwidth effect)与短沟道效应一起造成了严重的问题。因为栅极电极的一部分通常与隔离区重叠，所以由于隔离层的鸟嘴(bird’s beak)或者场停止杂质(field stop impurity)所产生的寄生电荷影响窄宽度效应。因此，提供了比当栅极形成晶体管沟道时更多的电荷，因此存在以下优点，即随着沟道宽度变窄，晶体管的阈值电压增加。
通常，随着晶体管沟道宽度变窄，阈值电压由于窄宽度效应而增加。但是，阈值电压可能依制造工艺而降低。例如，如果形成场氧化物层然后对于场氧化物层执行离子注入，则场区中的杂质被分布为具有比在晶体管沟道区中更低的密度。由于这个原因，出现了阈值电压随沟道宽度变窄而增加的现象。
另外，如果在制造窄沟道宽度的晶体管的过程中，利用LOCOS(局部硅氧化)形成隔离区，则阈值电压通常增加。但是，如果通过STI(浅沟槽隔离)形成隔离区，则阈值电压降低，因此电流增加。
同时，如果调整PMOS和NMOS晶体管的沟道长度和宽度以增强它们的性能，则一种晶体管的性能增强但是另一种晶体管的性能下降。因此，在增强晶体管性能、例如电流驱动性能时，同时增强PMOS和NMOS晶体管的性能是十分重要的。
发明内容
本发明的目的是提供一种半导体晶体管，用于增强PMOS和NMOS晶体管的性能，同时减小窄宽度效应。
本发明的另一个目的是提供一种半导体晶体管，用于增强具有窄沟道宽度的MOS晶体管的电流驱动性能。
根据本发明的一个方案，提供一种由金属氧化物半导体制成的MOS晶体管，其包括：沟道，其宽度为W0且长度为L0；有源区，包括以沟道为中心在两侧形成的源极区和漏极区；栅极绝缘层，其形成在沟道上；栅极导体，其形成在栅极绝缘层上，并且与有源区交叉；第一附加有源区，其宽度大于沟道的宽度W0，作为添加到源极区的有源区；以及第二附加有源区，其宽度大于沟道的宽度W0，作为添加到漏极区的有源区。其中，所述第一附加有源区的长度小于与所述第一附加有源区相对应的源极区的长度，所述第二附加有源区的长度小于与所述第二附加有源区相对应的漏极区的长度。
附图说明
图1示出用于说明根据本发明的晶体管结构特性的参考晶体管的平面布局图；
图2示出根据本发明的晶体管结构的平面布局图；
图3示出与根据本发明的晶体管结构相比较的第一比较晶体管的平面布局图；
图4示出与根据本发明的晶体管结构相比较的第二比较晶体管的平面布局图；及
图5示出与根据本发明的晶体管结构相比较的第三比较晶体管的平面布局图。
具体实施方式
在下文中，将参考附图描述本发明的优选实施例。
图1示出用于说明根据本发明的晶体管结构特性的参考晶体管的平面布局图。
图1中所示的晶体管包括栅极导体12和有源区14。栅极导体12例如由多晶硅制成，并与有源区14交叉。有源区14是杂质(例如，N型杂质如P、As和N，或者P型杂质如B、Ga和In)被注入或者扩散到半导体(例如，硅)衬底的区域。有源区14被与作为基准的有源区14相交(overlap)的栅极导体12分为源极区14s和漏极区14d。
由于在与有源区14相交的栅极导体12的表面之下形成栅极绝缘层(未示出)，所以栅极导体12与有源区14电隔离。栅极导体12通过多个栅极接触孔13与外部(例如，栅极电极)电连接。另外，源极区14s和漏极区14d分别通过多个源极接触孔17和漏极接触孔15与外部电连接。
如果阈值电压或更大电压的偏压(NMOS晶体管中的正(+)电压或者PMOS晶体管中的负(—)电压)被施加于栅极导体12，则以栅极导体为中心形成电场，并且由于电场的影响而在栅极绝缘层下面形成沟道(未示出)。如果通过栅极电压形成沟道，则电流在源极区14s与漏极区14d之间流动。由于如果移除偏压则电流不流过沟道，所以晶体管的操作可以被完成。由于晶体管包括半导体衬底、栅极绝缘层和栅极导体，所以晶体管被称为MOS晶体管。
图1的MOS晶体管10是具有0.3μm的小宽度W0和0.13μm的沟道长度L0的窄宽度晶体管。当具有这种尺寸和结构的MOS晶体管10被用作NMOS和PMOS晶体管时，假设NMOS和PMOS晶体管的每个驱动电流是100，本发明的发明者已经研究了在改变晶体管的结构和尺寸时能够优化驱动电流的晶体管结构。结果，可以看出图2所示的晶体管的结构和尺寸最优化地加强了驱动电流，并且可以获得PMOS和NMOS晶体管共同的性能增强。
即，根据本发明的晶体管20包括源极和漏极附加有源区27和29，其分别具有沿如图2中所示的沟道宽度方向延伸的源极和漏极区。各附加有源区27和29的长度L1被设定为小于参考晶体管10(图1)的各源极和漏极区14s和14d的长度Ls/d，使得晶体管20的沟道宽度本身没有由于附加有源区27和29而增加。这里，L1和Ls/d之间的差被设定为设计规则可以接受的最大值。
由于各附加有源区27和29是杂质被扩散作为源极和漏极区24s和24d的相同区域，所以只有掩膜的图案被改变以包括对应于附加有源区27和29的图案，而不使用附加的光掩膜以形成附加有源区27和29。即，为了形成本发明的附加有源区27和29，不需要改变半导体制造方法或者引入新的工艺。
根据本发明的实施例，各附加有源区27和29的宽度W1是0.35μm，而且其长度L1是0.3μm。即，根据本发明的各附加有源区27和29的宽度比晶体管20的沟道宽度大。晶体管20的沟道宽度W0和长度L0与参考晶体管10的相同。当晶体管的结构被改变以包括具有这种尺寸的附加有源区27和29并且该结构被应用于NMOS晶体管时，晶体管20的驱动电流与参考晶体管10的驱动电流相比被表示为107.27％。当该结构被应用于PMOS晶体管时，驱动电流被表示为103.31％。即，可以看出在PMOS和NMOS晶体管中，本发明的晶体管20的电流驱动性能与参考晶体管10的电流驱动性能相比被表示为103％或者更大，使得PMOS和NMOS晶体管的性能可被同时加强。
如图2所示，根据本发明的晶体管20是MOS晶体管，其中具有源极和漏极区24s和24d的有源区24与栅极导体22交叉，栅极导体22通过多个栅极接触孔23与外部电连接，并且源极和漏极区24s和24d分别通过多个源极和漏极接触孔27和25与外部电连接。
图3示出与根据本发明的晶体管结构相比较的第一比较晶体管的平面布局图。
如图3所示，第一比较晶体管30是MOS晶体管，其中具有源极和漏极区34s和34d的有源区34与栅极导体32交叉，栅极导体32通过多个栅极接触孔33与外部电连接，并且源极和漏极区34s和34d分别通过多个源极和漏极接触孔37和35与外部电连接。
在第一比较晶体管30中，在源极和漏极区中的任一区形成附加有源区。作为实例，在此图中，将附加有源区37添加到源极区34s。附加有源区37的宽度W1和长度L1与根据本发明的晶体管20的附加有源区27和29相同。同样地，附加有源区37的宽度W1被设定为0.35μm，并且第一比较晶体管30的沟道宽度和长度被设定为与参考晶体管10相同。当具有这种尺寸的结构应用到NMOS晶体管时，第一比较晶体管30的驱动电流与参考晶体管10相比被表示为101.14％。当该结构应用到PMOS晶体管时，驱动电流被表示为100.00％，表示在第一比较晶体管30与参考晶体管10之间没有差别。
图4示出与根据本发明的晶体管结构相比较的第二比较晶体管的平面布局图。
如图4所示，第二比较晶体管40是MOS晶体管，其中具有源极和漏极区44s和44d的有源区44与栅极导体42交叉，栅极导体42通过多个栅极接触孔43与外部电连接，并且源极和漏极区44s和44d分别通过多个源极和漏极接触孔47和45与外部电连接。
在第二比较晶体管40中，与第一比较晶体管30一样，在源极和漏极区中的任一区形成附加有源区。作为实例，在此图中，附加有源区47被添加到源极区44s。附加有源区47的宽度W2比根据本发明的晶体管20的附加有源区27和29的宽度小。附加有源区47的长度L1与本发明的晶体管20相同。同样地，附加有源区47的宽度W2被设定为小于W1的0.3μm，并且第二比较晶体管40的沟道宽度和长度被设定为与参考晶体管10相同。当具有这种尺寸的结构应用到NMOS晶体管时，第二比较晶体管40的驱动电流与参考晶体管10相比被表示为101.82％。当该结构应用到PMOS晶体管时，驱动电流被表示为98.90％，其比参考晶体管10的驱动电流小。
图5示出与根据本发明的晶体管结构相比的第三比较晶体管的平面布局图。
如图5所示，第三比较晶体管50是MOS晶体管，与参考晶体管10一样，其中具有源极和漏极区54s和54d的有源区54与栅极导体52交叉，栅极导体52通过多个栅极接触孔53与外部电连接，并且源极和漏极区54s和54d分别通过多个源极和漏极接触孔57和55与外部电连接。
在第三比较晶体管50中，附加有源区57和59分别在源极和漏极区54s和54d形成，和本发明的晶体管20一样。此时，各附加有源区57和59的宽度W2比根据本发明的晶体管20的各附加有源区27和29的宽度W1小。各附加有源区57和59的长度L1与本发明的晶体管20相同。同样地，各附加有源区57和59的宽度W2被设定为小于W1的0.3μm，并且第三比较晶体管50的沟道宽度和长度被设定为与参考晶体管10相同。当具有这种尺寸的结构应用到NMOS晶体管时，第三比较晶体管50的驱动电流与参考晶体管10相比被表示为100.68％。当该结构应用到PMOS晶体管时，驱动电流被表示为100.55％，表示第三比较晶体管50与参考晶体管10之间的差别很小。
以上述实施例的尺寸作为参考，比较参考晶体管10、本发明的晶体管20、和第一到第三比较晶体管30、40和50的沟道宽度和长度，附加有源区27、29、37、47、57和59的宽度和长度，以及各晶体管被用作NMOS或者PMOS晶体管时的驱动电流，在下表中示出：
表1
 
分类 沟道宽度 沟道长度 附加有源区 附加有源区的宽度 附加有源区的长度 NMOS驱动电流 PMOS驱动电流
参考晶体管 0.3μm 0.13μm 无 - - 100 100
本发明的晶体管 0.3μm 0.13μm 2 0.35μm 0.3μm 107.27％ 103.31％
第一比较晶体管 0.3μm 0.13μm 1 0.35μm 0.3μm 101.14％ 100.0％
第二比较晶体管 0.3μm 0.13μm 1 0.3μm 0.3μm 101.82％ 98.90％
第三比较晶体管 0.3μm 0.13μm 2 0.3μm 0.3μm 100.68％ 100.55％
如表1所示，根据本发明的晶体管20的结构没有通过将晶体管20的沟道宽度和长度设定为与参考晶体管10相同而被改变，而是将附加有源区27和29添加到晶体管20，使得NMOS和PMOS晶体管的驱动电流可以增强到103％或者更大。
根据本发明，PMOS和NMOS晶体管的问题可以被解决，因为在减小晶体管的沟道宽度时驱动控制由于窄宽度效应而下降。
另外，为了提高根据本发明的晶体管的驱动电流性能，不必添加附加工艺或者改变工艺本身，以便可以增强MOS晶体管的性能而不增加额外成本。
虽然参考本发明的特定优选实施例已经示出和描述了本发明，但本领域技术人员应该理解，在不脱离如所附权利要求所限定的本发明的精神和范围的情况下，可以在本发明中做出形式和细节的各种变化。

Claims (4)

1.一种由金属氧化物半导体制成的MOS晶体管，所述MOS晶体管包括：
沟道，其宽度为W0且长度为L0；
有源区，包括以沟道为中心在两侧形成的源极区和漏极区；
栅极绝缘层，其形成在沟道上；
栅极导体，其形成在栅极绝缘层上，并且与有源区交叉；
第一附加有源区，其宽度大于沟道的宽度W0，作为添加到源极区的有源区；以及
第二附加有源区，其宽度大于沟道的宽度W0，作为添加到漏极区的有源区，
其中，所述第一附加有源区的长度小于与所述第一附加有源区相对应的源极区的长度，所述第二附加有源区的长度小于与所述第二附加有源区相对应的漏极区的长度。
2.根据权利要求1所述的MOS晶体管，其中有源区中存在N型杂质。
3.根据权利要求1所述的MOS晶体管，其中有源区中存在P型杂质。
4.根据权利要求1所述的MOS晶体管，其中第一和第二附加有源区在形成源极区和漏极区的工艺中同时形成。
CNB2006101701930A 2005-12-29 2006-12-25 窄宽度金属氧化物半导体晶体管 Expired - Fee Related CN100527441C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020050134163 2005-12-29
KR1020050134163A KR100650867B1 (ko) 2005-12-29 2005-12-29 협채널 금속 산화물 반도체 트랜지스터

Publications (2)

Publication Number Publication Date
CN1992343A CN1992343A (zh) 2007-07-04
CN100527441C true CN100527441C (zh) 2009-08-12

Family

ID=37713963

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2006101701930A Expired - Fee Related CN100527441C (zh) 2005-12-29 2006-12-25 窄宽度金属氧化物半导体晶体管

Country Status (5)

Country Link
US (2) US7528455B2 (zh)
JP (1) JP2007184582A (zh)
KR (1) KR100650867B1 (zh)
CN (1) CN100527441C (zh)
DE (1) DE102006061172A1 (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8633077B2 (en) 2012-02-15 2014-01-21 International Business Machines Corporation Transistors with uniaxial stress channels
JP6258672B2 (ja) 2013-11-21 2018-01-10 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
TWI562120B (en) * 2015-11-11 2016-12-11 Au Optronics Corp Pixel circuit
KR102446403B1 (ko) 2018-06-22 2022-09-21 삼성전자주식회사 반도체 장치, 반도체 장치의 제조 방법 및 반도체 장치의 레이아웃 디자인 방법
US10846458B2 (en) 2018-08-30 2020-11-24 Taiwan Semiconductor Manufacturing Company Ltd. Engineering change order cell structure having always-on transistor
KR102688302B1 (ko) * 2019-02-27 2024-07-24 양쯔 메모리 테크놀로지스 씨오., 엘티디. 비트 라인 드라이버 디바이스
US20220037316A1 (en) * 2020-08-03 2022-02-03 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5281828A (en) * 1991-09-20 1994-01-25 Mitsubishi Denki Kabushiki Kaisha Thin film transistor with reduced leakage current
JP2978504B2 (ja) * 1989-04-14 1999-11-15 日本電気株式会社 Ｍｏｓトランジスタ

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4224633A (en) * 1978-05-23 1980-09-23 Fujitsu Limited IGFET structure with an extended gate electrode end
US4622735A (en) * 1980-12-12 1986-11-18 Tokyo Shibaura Denki Kabushiki Kaisha Method for manufacturing a semiconductor device utilizing self-aligned silicide regions
JPH0828431B2 (ja) * 1986-04-22 1996-03-21 日本電気株式会社 半導体記憶装置
JPH0620133B2 (ja) * 1987-05-28 1994-03-16 宮城工業高等専門学校長 Ｍｏｓｆｅｔ装置
JP2676819B2 (ja) * 1988-09-20 1997-11-17 ソニー株式会社 電界効果トランジスタおよび半導体集積回路装置
JPH02196468A (ja) * 1989-01-25 1990-08-03 Nec Corp 半導体装置
US5270565A (en) * 1989-05-12 1993-12-14 Western Digital Corporation Electro-static discharge protection circuit with bimodal resistance characteristics
JPH0389555A (ja) * 1989-09-01 1991-04-15 Hitachi Ltd 半導体装置及びその製法
US5451799A (en) * 1992-12-28 1995-09-19 Matsushita Electric Industrial Co., Ltd. MOS transistor for protection against electrostatic discharge
JPH07226446A (ja) * 1994-02-12 1995-08-22 Toshiba Corp 半導体装置及びその製造方法
EP0718881B1 (en) * 1994-12-20 2003-07-16 STMicroelectronics, Inc. Isolation by active transistors with grounded gates
KR100203900B1 (ko) * 1996-06-24 1999-06-15 김영환 정전기 보호회로를 구비한 반도체장치
TW302539B (en) * 1996-08-26 1997-04-11 Lin Horng Hyh Manufacturing method of deep submicron PMOS device shallow junction
JPH11214528A (ja) * 1998-01-29 1999-08-06 Mitsubishi Electric Corp 半導体装置
JP2000124331A (ja) * 1998-10-20 2000-04-28 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP3414656B2 (ja) * 1998-11-16 2003-06-09 シャープ株式会社 半導体装置及びその製造方法
JP2000232168A (ja) * 1999-02-10 2000-08-22 Sony Corp 半導体記憶装置
JP2001185721A (ja) * 1999-12-22 2001-07-06 Nec Corp 半導体装置
KR100426210B1 (ko) * 2000-11-11 2004-04-03 피티플러스(주) 실리콘 박막 결정화 방법
JP2002184979A (ja) * 2000-12-19 2002-06-28 Toshiba Corp 半導体装置及びその製造方法
JP4859292B2 (ja) * 2001-07-02 2012-01-25 富士通セミコンダクター株式会社 半導体集積回路装置およびｎａｎｄ型不揮発性半導体装置
JP4790166B2 (ja) * 2001-07-05 2011-10-12 Ｏｋｉセミコンダクタ株式会社 保護トランジスタ
JP4416384B2 (ja) * 2002-07-19 2010-02-17 株式会社ルネサステクノロジ 半導体集積回路
KR100463203B1 (ko) * 2002-12-10 2004-12-23 삼성전자주식회사 활성 영역을 구비하는 반도체 소자
JP2004241529A (ja) * 2003-02-05 2004-08-26 Matsushita Electric Ind Co Ltd 半導体回路装置及びその回路シミュレーション方法
JP2004356490A (ja) * 2003-05-30 2004-12-16 Toshiba Corp 半導体装置
JP3985735B2 (ja) * 2003-06-11 2007-10-03 セイコーエプソン株式会社 半導体記憶装置
JP4120483B2 (ja) * 2003-06-11 2008-07-16 セイコーエプソン株式会社 半導体記憶装置
US7211840B2 (en) * 2003-10-31 2007-05-01 Semiconductor Energy Laboratory Co., Ltd. Transistor
US7075127B2 (en) * 2004-01-29 2006-07-11 Infineon Technologies Ag Single-poly 2-transistor based fuse element
US6856031B1 (en) * 2004-02-03 2005-02-15 International Business Machines Corporation SRAM cell with well contacts and P+ diffusion crossing to ground or N+ diffusion crossing to VDD
JP2006054430A (ja) * 2004-07-12 2006-02-23 Renesas Technology Corp 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2978504B2 (ja) * 1989-04-14 1999-11-15 日本電気株式会社 Ｍｏｓトランジスタ
US5281828A (en) * 1991-09-20 1994-01-25 Mitsubishi Denki Kabushiki Kaisha Thin film transistor with reduced leakage current

Also Published As

Publication number Publication date
US20090186461A1 (en) 2009-07-23
US7528455B2 (en) 2009-05-05
US20070152244A1 (en) 2007-07-05
DE102006061172A1 (de) 2007-08-16
KR100650867B1 (ko) 2006-11-28
JP2007184582A (ja) 2007-07-19
US7906399B2 (en) 2011-03-15
CN1992343A (zh) 2007-07-04

Similar Documents

Publication Publication Date Title
CN100527441C (zh) 窄宽度金属氧化物半导体晶体管
US9647069B2 (en) Drain extended field effect transistors and methods of formation thereof
KR100962233B1 (ko) 고전압 접합형 전계효과 트랜지스터
CN1677664B (zh) 静电放电保护器件及其制造方法
US20040173859A1 (en) Drain extended MOS devices with self-aligned floating region and fabrication methods therefor
US7521342B2 (en) Semiconductor structure with high-voltage sustaining capability and fabrication method of the same
CN100563027C (zh) 高电压金属氧化物半导体装置
US20040251493A1 (en) Lateral short-channel dmos, method for manufacturing same and semiconductor device
US20050253201A1 (en) Semiconductor device and method of manufacture thereof
US6413824B1 (en) Method to partially or completely suppress pocket implant in selective circuit elements with no additional mask in a cmos flow where separate masking steps are used for the drain extension implants for the low voltage and high voltage transistors
US9087706B2 (en) Methods of forming bipolar devices and an integrated circuit product containing such bipolar devices
US6388288B1 (en) Integrating dual supply voltages using a single extra mask level
KR102197037B1 (ko) 트랜지스터 소자, 이를 포함하는 삼진 인버터 장치, 및 이의 제조 방법
CN115000175A (zh) 双边高压n型ldmos及制作方法
US20190237537A1 (en) Field effect transistor and method for manufacturing the same
US20170077233A1 (en) Multi-gate semiconductor devices with improved hot-carrier injection immunity
KR100654053B1 (ko) 부가 게이트 도체 패턴을 갖는 협채널 금속 산화물 반도체트랜지스터
US8110468B2 (en) DMOS-transistor having improved dielectric strength of drain and source voltages
US20120038002A1 (en) Ic and ic manufacturing method
CN113540083B (zh) 一种场效应晶体管器件及其控制方法
JPH1012876A (ja) 半導体装置
KR100253353B1 (ko) 모스 트랜지스터 제조방법
KR20200083150A (ko) 트랜지스터 소자, 이를 포함하는 삼진 인버터 장치, 및 이의 제조 방법
US20220085155A1 (en) Transistor device, ternary inverter device including same, and manufacturing method therefor
US20220085017A1 (en) Transistor element, ternary inverter apparatus comprising same, and method for producing same

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090812

Termination date: 20131225