JPH0620133B2 - Ｍｏｓｆｅｔ装置 - Google Patents
Ｍｏｓｆｅｔ装置Info
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- JPH0620133B2 JPH0620133B2 JP62129872A JP12987287A JPH0620133B2 JP H0620133 B2 JPH0620133 B2 JP H0620133B2 JP 62129872 A JP62129872 A JP 62129872A JP 12987287 A JP12987287 A JP 12987287A JP H0620133 B2 JPH0620133 B2 JP H0620133B2
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- 239000004065 semiconductor Substances 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 5
- 229920006395 saturated elastomer Polymers 0.000 claims description 3
- 230000005684 electric field Effects 0.000 description 25
- 230000000694 effects Effects 0.000 description 22
- 230000009021 linear effect Effects 0.000 description 20
- 238000009792 diffusion process Methods 0.000 description 15
- 239000008186 active pharmaceutical agent Substances 0.000 description 14
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 238000002347 injection Methods 0.000 description 5
- 239000007924 injection Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000012887 quadratic function Methods 0.000 description 2
- 230000001154 acute effect Effects 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 230000005685 electric field effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
-
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- H01—ELECTRIC ELEMENTS
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/84—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by variation of applied mechanical force, e.g. of pressure
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は酸化金属半導体電界効果トランジスタ（ＭＯＳ
ＦＥＴ）．特にドレイン出力電流がゲート制御電圧に
対して線形に変化し得るＭＯＳ ＦＥＴ装置に関するも
のである。
ＦＥＴ）．特にドレイン出力電流がゲート制御電圧に
対して線形に変化し得るＭＯＳ ＦＥＴ装置に関するも
のである。
（従来の技術） ＭＯＳ ＦＥＴはデジタル回路の分野において広く使用
され、デジタル回路素子としてその主流をなすに至って
いる。このＭＯＳ ＦＥＴは増幅能動素子としての機能
を有しているので、リニア電子回路の分野においても利
用されつつあり、例えばＭＯＳストレインケージやＭＯ
Ｓ圧力センサのような半導体組込みセンサの増幅素子と
してあるいは低抵抗負荷やインダクタンス負荷等の制御
用リニア電子回路にも応用されつつある。
され、デジタル回路素子としてその主流をなすに至って
いる。このＭＯＳ ＦＥＴは増幅能動素子としての機能
を有しているので、リニア電子回路の分野においても利
用されつつあり、例えばＭＯＳストレインケージやＭＯ
Ｓ圧力センサのような半導体組込みセンサの増幅素子と
してあるいは低抵抗負荷やインダクタンス負荷等の制御
用リニア電子回路にも応用されつつある。
従来のＭＯＳ ＦＥＴにおいては矩形のソース領域及び
ドレイン領域を対向配置し、これらソース領域及びドレ
イン領域間にゲート絶対膜を形成し、ゲート電極に印加
する電圧に応じてドレイン出力電流を制御するように構
成されている。この従来のＭＯＳ ＦＥＴではドレイン
出力電流がゲート制御電圧の２次関数に従って変化する
ため、ＭＯＳ ＦＥＴを増幅素子として使用する場合そ
の出力を線形な出力に変換する必要があり、線形な出力
に変換するための変換回路と組み合せて使用されてい
る。
ドレイン領域を対向配置し、これらソース領域及びドレ
イン領域間にゲート絶対膜を形成し、ゲート電極に印加
する電圧に応じてドレイン出力電流を制御するように構
成されている。この従来のＭＯＳ ＦＥＴではドレイン
出力電流がゲート制御電圧の２次関数に従って変化する
ため、ＭＯＳ ＦＥＴを増幅素子として使用する場合そ
の出力を線形な出力に変換する必要があり、線形な出力
に変換するための変換回路と組み合せて使用されてい
る。
（発明が解決しようとする問題点） 上述したように、従来のＭＯＳ ＦＥＴは出力電流がゲ
ート電圧の２次関数で変化するため、半導体組込みセン
サの増幅素子として用いられる場合、その出力電流を線
形な出力特性に変換するための処理装置が別に必要であ
り、信号処理回路が複雑化すると共にその製造コストが
高価になる欠点があった。また、低抵抗負荷又はインダ
クタンス負荷等の制御用リニア電子回路素子として用い
る場合ゲート制御電圧の２乗でドレイン電流が増加する
ため、電源電圧が上昇したりすると出力電流が急変する
不都合が生じていた。
ート電圧の２次関数で変化するため、半導体組込みセン
サの増幅素子として用いられる場合、その出力電流を線
形な出力特性に変換するための処理装置が別に必要であ
り、信号処理回路が複雑化すると共にその製造コストが
高価になる欠点があった。また、低抵抗負荷又はインダ
クタンス負荷等の制御用リニア電子回路素子として用い
る場合ゲート制御電圧の２乗でドレイン電流が増加する
ため、電源電圧が上昇したりすると出力電流が急変する
不都合が生じていた。
従って、本発明の目的は上述した欠点を除去し、ゲート
制御電圧に対してリニアな出力特性を有するＭＯＳ Ｆ
ＥＴ装置を提供するものである。
制御電圧に対してリニアな出力特性を有するＭＯＳ Ｆ
ＥＴ装置を提供するものである。
（問題点を解決するための手段） 本発明によるＭＯＳ ＦＥＴ装置は、一導電型半導体基
体と、反対導電型ソース領域と、同じく反対導電型ドレ
イン領域と、これら領域の電極と、前記ソース領域とド
レイン領域との間に位置するチャネル領域と、このチャ
ネル領域から絶縁層によって分離されているゲート電極
とを具えるＭＯＳ ＦＥＴ装置において、前記ソース領
域又はドレイン領域の少なくとも一方の対向端部を先細
状端部としたことを特徴とするものである。
体と、反対導電型ソース領域と、同じく反対導電型ドレ
イン領域と、これら領域の電極と、前記ソース領域とド
レイン領域との間に位置するチャネル領域と、このチャ
ネル領域から絶縁層によって分離されているゲート電極
とを具えるＭＯＳ ＦＥＴ装置において、前記ソース領
域又はドレイン領域の少なくとも一方の対向端部を先細
状端部としたことを特徴とするものである。
（作用） ソース領域又はドレイン領域の互いに対向する端部の少
なくとも一方の端部を楔形状、半円形、半楕円形等の先
細形状とすると、チャネルの電界が、エッヂ間付近にお
いて急増すると共に、周辺部分では先端間の中央部分を
中心にしてほぼ同心円状に広がる電界が形成される。中
央の電界が増大する領域ではキャリャの走行速度が飽和
速度に達し、ゲート電圧に比例する密度のキャリャが一
定速度で走行する。この結果、ゲート電圧に比例した電
流成分が増大することになる。また、同心状に広がった
電界が形成される領域においては横方向からの拡散電流
の注入が生じ、この拡散電流はゲート電圧に比例するた
め同様にゲート電圧に比例した電流成分が増大する。従
って、これら電界集束結果及び拡散電流注入効果によっ
てゲート電圧にほぼ比例したドレイン出力電流が得られ
ることになる。
なくとも一方の端部を楔形状、半円形、半楕円形等の先
細形状とすると、チャネルの電界が、エッヂ間付近にお
いて急増すると共に、周辺部分では先端間の中央部分を
中心にしてほぼ同心円状に広がる電界が形成される。中
央の電界が増大する領域ではキャリャの走行速度が飽和
速度に達し、ゲート電圧に比例する密度のキャリャが一
定速度で走行する。この結果、ゲート電圧に比例した電
流成分が増大することになる。また、同心状に広がった
電界が形成される領域においては横方向からの拡散電流
の注入が生じ、この拡散電流はゲート電圧に比例するた
め同様にゲート電圧に比例した電流成分が増大する。従
って、これら電界集束結果及び拡散電流注入効果によっ
てゲート電圧にほぼ比例したドレイン出力電流が得られ
ることになる。
（実施例） 第１図は本発明によるＭＯＳ ＦＥＴ装置の一例の構成
を示すものであり、第１図a は線図的平面図、第１図b
は第１図a Ｉ−Ｉ線断面図である。n 形シリコン半導体
基板１にボロン拡散によってp 形のドレイン領域２及び
p 形のソース領域３をそれぞれ形成する。これらドレイ
ン領域２及びソース領域３の互いに対向する端部を楔状
に形成し、これら対向端部間にチャネル領域を形成す
る。ドレイン領域２及びソース領域３上にＳｉＯ２層よ
り成る絶縁層４を形成すると共にチャネル領域上にゲー
ト絶縁膜４a によって分離したゲート電極５を形成す
る。更に、ドレイン領域２、及びソース領域３にそれぞ
れＡｌより成るドレイン電極２a 及びソース電極３a を
形成する。ドレイン領域２及びソース領域３はそれぞれ
同一形状とし、互いに対向する部分をクサビ角２θ＝20
゜の２等辺三角形となる楔形状部分２b 及び３b を形成
する。ドレイン領域２の楔形状部分２b のエッジ部２c
とソース領域３の楔形状部分３b のエッジ部３c との間
のエッジ間距離Ｌは10μｍとし、閾値電圧（Ｖｔ）付近
でキャリャ走行速度が飽和する程度の電界が形成される
距離とする。これら楔部分２b 及び３b をおおうように
幅75μｍのゲート領域５を形成する。このように構成す
れば、ドレイン領域２とソース領域３との間に、エッジ
２ｃ及び３c 間で集中する電界及びエッジ部を中心にし
てほぼ同心円状に広がる電界が形成されることになる。
この結果、従来のＭＯＳ ＦＥＴとは異なりソース・ド
レイン間には、中央のエッジ部間で集中すると共にエッ
ジ部以外の部分にはチャネルに平行な電界成分及びチャ
ネルに垂直な電界成分から成る電界が形成されることに
なる。
を示すものであり、第１図a は線図的平面図、第１図b
は第１図a Ｉ−Ｉ線断面図である。n 形シリコン半導体
基板１にボロン拡散によってp 形のドレイン領域２及び
p 形のソース領域３をそれぞれ形成する。これらドレイ
ン領域２及びソース領域３の互いに対向する端部を楔状
に形成し、これら対向端部間にチャネル領域を形成す
る。ドレイン領域２及びソース領域３上にＳｉＯ２層よ
り成る絶縁層４を形成すると共にチャネル領域上にゲー
ト絶縁膜４a によって分離したゲート電極５を形成す
る。更に、ドレイン領域２、及びソース領域３にそれぞ
れＡｌより成るドレイン電極２a 及びソース電極３a を
形成する。ドレイン領域２及びソース領域３はそれぞれ
同一形状とし、互いに対向する部分をクサビ角２θ＝20
゜の２等辺三角形となる楔形状部分２b 及び３b を形成
する。ドレイン領域２の楔形状部分２b のエッジ部２c
とソース領域３の楔形状部分３b のエッジ部３c との間
のエッジ間距離Ｌは10μｍとし、閾値電圧（Ｖｔ）付近
でキャリャ走行速度が飽和する程度の電界が形成される
距離とする。これら楔部分２b 及び３b をおおうように
幅75μｍのゲート領域５を形成する。このように構成す
れば、ドレイン領域２とソース領域３との間に、エッジ
２ｃ及び３c 間で集中する電界及びエッジ部を中心にし
てほぼ同心円状に広がる電界が形成されることになる。
この結果、従来のＭＯＳ ＦＥＴとは異なりソース・ド
レイン間には、中央のエッジ部間で集中すると共にエッ
ジ部以外の部分にはチャネルに平行な電界成分及びチャ
ネルに垂直な電界成分から成る電界が形成されることに
なる。
次に、このＭＯＳ ＦＥＴの製造工程について簡単に説
明する。シリコン基板１を酸化処理してフォトエッチン
グ用の酸化被膜を形成し、次にボロン拡散窓を形成す
る。次に炉内においてボロンデポジションを行なった
後、酸化処理及びボロンドライブン処理を経てボロン拡
散層を形成してドレイン領域２及びソース領域３を形成
する。次にＳｉＯ２層より成る絶縁層４を形成した後、
フォトエッチング工程を経て1000℃，60分のドライ酸化
によってチャネル領域の上方部分に厚さ 770Åのゲート
絶縁膜を形成する。その後ドレイン領域及びソース領域
用のコンタクト孔を形成し真空蒸着を行ないフォトエッ
チング工程を経てゲート、ソース及びドレイン用の電極
を形成する。このＭＯＳ ＦＥＴの製造精度は使用する
フォトマスクの精度に応じて定まるが、約１μｍの寸法
精度が確保されれば、良好な性能のＭＯＳ ＦＥＴを製
造することができる。
明する。シリコン基板１を酸化処理してフォトエッチン
グ用の酸化被膜を形成し、次にボロン拡散窓を形成す
る。次に炉内においてボロンデポジションを行なった
後、酸化処理及びボロンドライブン処理を経てボロン拡
散層を形成してドレイン領域２及びソース領域３を形成
する。次にＳｉＯ２層より成る絶縁層４を形成した後、
フォトエッチング工程を経て1000℃，60分のドライ酸化
によってチャネル領域の上方部分に厚さ 770Åのゲート
絶縁膜を形成する。その後ドレイン領域及びソース領域
用のコンタクト孔を形成し真空蒸着を行ないフォトエッ
チング工程を経てゲート、ソース及びドレイン用の電極
を形成する。このＭＯＳ ＦＥＴの製造精度は使用する
フォトマスクの精度に応じて定まるが、約１μｍの寸法
精度が確保されれば、良好な性能のＭＯＳ ＦＥＴを製
造することができる。
次に、このＭＯＳ ＦＥＴの出力電流特性について説明
する。第２図は各ゲート電圧におけるドレイン電流をリ
ニアスケールで表示したグラフであり、横軸はソースド
レイン間電圧ＶＤＳを示し、縦軸はドレイン電流ＩＤを
示す。第２図から明らかなように、従来のＭＯＳ ＦＥ
Ｔとは異なり各ゲート電圧においてドレイン電流ＩＤが
ソース−ドレイン間電圧ＶＤＳに対してほぼ線形に増加
している。更に、この出力特性を明確にするため、第３
図a 及びb に負荷ＭＯＳ接続したときの電圧電流特性を
示す。第３図a において横軸はソース−ドレイン間電圧
を示し縦軸はトレイン電流ＩＤを示し、ＶＤＳに対する
ＩＤを線形なグラフで示したものである。一方、第３図
b は同一の電圧電流特性について縦軸を で表示したグラフを示す。第３図a から明らかなよう
に、負荷ＭＯＳ接続した場合ゲート電圧が−６Ｖ以下の
領域においてドレイン飽和電流とゲート電圧とがほぼ線
形な関係になることが示されている。一方、例軸をＩＤ
の1/2乗で表示した第３図b においては、 の値がＶＤＳに対して線形に表示されず、1/2乗特性に
近接している。これらの結果より、本発明によるＭＯＳ
ＦＥＴはゲート電圧に対して線形な出力電流特性を有
することが明示される。
する。第２図は各ゲート電圧におけるドレイン電流をリ
ニアスケールで表示したグラフであり、横軸はソースド
レイン間電圧ＶＤＳを示し、縦軸はドレイン電流ＩＤを
示す。第２図から明らかなように、従来のＭＯＳ ＦＥ
Ｔとは異なり各ゲート電圧においてドレイン電流ＩＤが
ソース−ドレイン間電圧ＶＤＳに対してほぼ線形に増加
している。更に、この出力特性を明確にするため、第３
図a 及びb に負荷ＭＯＳ接続したときの電圧電流特性を
示す。第３図a において横軸はソース−ドレイン間電圧
を示し縦軸はトレイン電流ＩＤを示し、ＶＤＳに対する
ＩＤを線形なグラフで示したものである。一方、第３図
b は同一の電圧電流特性について縦軸を で表示したグラフを示す。第３図a から明らかなよう
に、負荷ＭＯＳ接続した場合ゲート電圧が−６Ｖ以下の
領域においてドレイン飽和電流とゲート電圧とがほぼ線
形な関係になることが示されている。一方、例軸をＩＤ
の1/2乗で表示した第３図b においては、 の値がＶＤＳに対して線形に表示されず、1/2乗特性に
近接している。これらの結果より、本発明によるＭＯＳ
ＦＥＴはゲート電圧に対して線形な出力電流特性を有
することが明示される。
第４図は楔エッジ間距離Ｌ及び楔角２θを変化させたと
きの電圧電流特性を示す。上述した楔形ＭＯＳ ＦＥＴ
の楔角及び楔エッジ間距離の効果を確認するため、本発
明者は種々の楔角度及びエッジ間距離のＭＯＳ ＦＥＴ
を製作しその電圧電流特性を測定した。この測定結果の
代表例を第４図に示す。本測定では、各ＭＯＳ ＦＥＴ
をＭＯＳ負荷接続しドレイン飽和電流の電圧依存性を求
めた。第４図において横軸はソース−ドレイン間電圧を
示し、縦軸はドレイン電流の1/2乗の を示す。尚、電流値の増加率を比較するため各電流値を
ゲート電圧ＶＤ＝−25Ｖで規格した。各ＭＯＳ ＦＥＴ
の条件を以下に示す。
きの電圧電流特性を示す。上述した楔形ＭＯＳ ＦＥＴ
の楔角及び楔エッジ間距離の効果を確認するため、本発
明者は種々の楔角度及びエッジ間距離のＭＯＳ ＦＥＴ
を製作しその電圧電流特性を測定した。この測定結果の
代表例を第４図に示す。本測定では、各ＭＯＳ ＦＥＴ
をＭＯＳ負荷接続しドレイン飽和電流の電圧依存性を求
めた。第４図において横軸はソース−ドレイン間電圧を
示し、縦軸はドレイン電流の1/2乗の を示す。尚、電流値の増加率を比較するため各電流値を
ゲート電圧ＶＤ＝−25Ｖで規格した。各ＭＯＳ ＦＥＴ
の条件を以下に示す。
データ（ａ） Ｌ＝20μｍ.2θ＝７゜ データ（ｂ） Ｌ＝20μｍ.2θ＝ 106゜ データ（ｃ） Ｌ＝ 100μｍ.2θ＝８゜ データ（ｄ） Ｌ＝ 100μｍ.2θ＝ 174゜ 一点鎖線は がＶＤＳに比例する基準線を示す。第４図において、デ
ータ（ａ），（ｂ），（ｃ），（ｄ）の順で基準線から
離れるようなデータとなっており、従って、データ
（ａ），（ｂ），（ｃ），（ｄ）の順でＶＤＳに対する
ドレイン電流ＩＤが線形特性に接近する。この結果よ
り、楔のエッジ間距離Ｌが短くなる程及び楔角が鋭角に
なる程線形特性に近づくことになる。尚、実験結果よ
り、楔角が10゜〜 160゜の範囲の角度であれば十分実用
的な線形特性が得られる。
ータ（ａ），（ｂ），（ｃ），（ｄ）の順で基準線から
離れるようなデータとなっており、従って、データ
（ａ），（ｂ），（ｃ），（ｄ）の順でＶＤＳに対する
ドレイン電流ＩＤが線形特性に接近する。この結果よ
り、楔のエッジ間距離Ｌが短くなる程及び楔角が鋭角に
なる程線形特性に近づくことになる。尚、実験結果よ
り、楔角が10゜〜 160゜の範囲の角度であれば十分実用
的な線形特性が得られる。
本発明によるＭＯＳ ＦＥＴについて解析を行なう。第
４図に示すデータから、ドレイン飽和電流がＶＤＳに線
形な特性となるのは、楔角による効果及びエッジ間の局
部的強電界効果が考えられる。ドレイン及びソースの互
いに対向する部分を楔形状とすることにより、楔のエッ
ジ部において電界が集中しエッジ部以外の部分ではチャ
ネルの垂直方向に進むに従って徐々に電界が弱まること
になる。従って、楔部分の中央部では電界が集中しキャ
リャが強く加速され電流密度が高くなる。一方、楔のエ
ッジ部付近の電界は閾値電圧程度でも105 ｖ／ｍ程度に
なるが、一般にシリコンに注入された正孔キャリャは10
5 〜107 ｖ／ｍ程度の高電界になるとほぼ一定の飽和速
度で走行する。この場合ゲート電圧に釣り合うキャリャ
だけが伝導に寄与するため、たとえチャネル層内に電子
なだれが生じても電流が増加せず、従ってゲート電圧に
比例する濃度のキャリャが一定の速度で走行することに
なる。この結果、電流密度の高い楔中央部ではゲート電
圧に比例した電流が生ずることになる。上述した実施例
ではＰ ＭＯＳ ＦＥＴを用い、キャリャが正孔のため
線形効果が顕著に現われている。更に、ドレイン領域と
ソース領域との間にチャネルに対して垂直な電界成分
（横方向電界成分）が生ずることにより以下の効果が生
ずるものと考えられる。
４図に示すデータから、ドレイン飽和電流がＶＤＳに線
形な特性となるのは、楔角による効果及びエッジ間の局
部的強電界効果が考えられる。ドレイン及びソースの互
いに対向する部分を楔形状とすることにより、楔のエッ
ジ部において電界が集中しエッジ部以外の部分ではチャ
ネルの垂直方向に進むに従って徐々に電界が弱まること
になる。従って、楔部分の中央部では電界が集中しキャ
リャが強く加速され電流密度が高くなる。一方、楔のエ
ッジ部付近の電界は閾値電圧程度でも105 ｖ／ｍ程度に
なるが、一般にシリコンに注入された正孔キャリャは10
5 〜107 ｖ／ｍ程度の高電界になるとほぼ一定の飽和速
度で走行する。この場合ゲート電圧に釣り合うキャリャ
だけが伝導に寄与するため、たとえチャネル層内に電子
なだれが生じても電流が増加せず、従ってゲート電圧に
比例する濃度のキャリャが一定の速度で走行することに
なる。この結果、電流密度の高い楔中央部ではゲート電
圧に比例した電流が生ずることになる。上述した実施例
ではＰ ＭＯＳ ＦＥＴを用い、キャリャが正孔のため
線形効果が顕著に現われている。更に、ドレイン領域と
ソース領域との間にチャネルに対して垂直な電界成分
（横方向電界成分）が生ずることにより以下の効果が生
ずるものと考えられる。
（ａ）横方向電界成分によってキャリャを楔のエッジ部
に集束させると共にチャネルを横方向に広げる作用が生
ずる。
に集束させると共にチャネルを横方向に広げる作用が生
ずる。
（ｂ）飽和ドレイン電流域では、ドレイン領域付近のピ
ンチオフ領域の伸長がソース−ドレイン間電圧ＶＤＳの
1/2乗に比例するので、チャネルが楔角に相当する変形
を受けることになる。
ンチオフ領域の伸長がソース−ドレイン間電圧ＶＤＳの
1/2乗に比例するので、チャネルが楔角に相当する変形
を受けることになる。
（ｃ）ドレイン寄りの中央部先端間のキャリャ不足によ
って周辺キャリャの拡散電流が惹起される。
って周辺キャリャの拡散電流が惹起される。
上記（ａ）及び（ｂ）の作用はエッジ間のキャリャ密度
を低下させることになるが、拡散電流はゲート電圧に比
例しているので、拡散電流の増大によってゲート電圧に
比例したドレイン電流が増加する効果が達成される。従
って、本発明によるＭＯＳ ＦＥＴは、電界集中による
効果及びソース−ドレイン間にチャネルに対して垂直な
電界成分が形成される効果によって達成されるものと考
えられる。このゲート電圧比例効果を式を以て説明す
る。βＡを電圧電流によらない定数とすると上記効果は
以下の式で表わされる。
を低下させることになるが、拡散電流はゲート電圧に比
例しているので、拡散電流の増大によってゲート電圧に
比例したドレイン電流が増加する効果が達成される。従
って、本発明によるＭＯＳ ＦＥＴは、電界集中による
効果及びソース−ドレイン間にチャネルに対して垂直な
電界成分が形成される効果によって達成されるものと考
えられる。このゲート電圧比例効果を式を以て説明す
る。βＡを電圧電流によらない定数とすると上記効果は
以下の式で表わされる。
ＩｄＡ＝βＡ×（ＶＧ−ＶＴ）・・・（１） ここで、ＩｄＡはキャリャ密度がゲート電圧に比例して
いるときのドレイン電流、ＶＧはゲート電圧、ＶＴは閾
値電圧を示す。
いるときのドレイン電流、ＶＧはゲート電圧、ＶＴは閾
値電圧を示す。
電子なだれ効果のない場合のドレイン電流 ＩｄＮは従来の特性を有し（２）式で表される。
ＩｄＮ＝βＮ｛（ＶＧ−ＶＴ）ＶＤ−ＶＤ× ＶＤ／２｝・・・（２） ここで、βＮはゲート構造で定まる定数、ＶＤはドレイ
ン電圧である。全体として、全電流（ＩｄＴ）はＩｄＡ
とＩｄＮとの和として与えられ、（３）式が成立する。
ン電圧である。全体として、全電流（ＩｄＴ）はＩｄＡ
とＩｄＮとの和として与えられ、（３）式が成立する。
ＩｄＴ＝ＩｄＡ＋ＩｄＮ・・・（３） ＩｄＮの飽和電流を与えるドレイン電圧（ＶＤＳ）はゲ
ート電圧により定まり、 ＶＤＳ＝Ｖｇ−ＶＴ・・・（４） 見掛け上の飽和点を与えるＶＤＳ′は（１）〜（３）よ
り（５）式で示される。
ート電圧により定まり、 ＶＤＳ＝Ｖｇ−ＶＴ・・・（４） 見掛け上の飽和点を与えるＶＤＳ′は（１）〜（３）よ
り（５）式で示される。
ＶＤＳ′＝ＶＧ−ＶＴ＋βＡ／βＮ・・・（５） 従って、ゲート電圧比例項成分βＡ／βＮが増加すると
ＶＤＳ′は大きく観測されることになる。
ＶＤＳ′は大きく観測されることになる。
上述した作用効果を実証する実験結果について説明す
る。第５図は周辺キャリャの拡散電流効果を示すもので
あり、ゲート電極の形状を楔形状にしたＭＯＳ ＦＥＴ
の電圧電流特性を示す。ドレイン電流ＩＤはソース−ド
レイン間電圧ＶＤＳに対してゆるやかに増加しており、
この結果よりドレイン領域周辺のバックゲートキャリャ
がピンチオフ領域に拡散することによって飽和点が緩慢
になることを示している。すなわち、ゲート電圧に比例
した拡散電流による効果が強く寄与していることを示し
ている。
る。第５図は周辺キャリャの拡散電流効果を示すもので
あり、ゲート電極の形状を楔形状にしたＭＯＳ ＦＥＴ
の電圧電流特性を示す。ドレイン電流ＩＤはソース−ド
レイン間電圧ＶＤＳに対してゆるやかに増加しており、
この結果よりドレイン領域周辺のバックゲートキャリャ
がピンチオフ領域に拡散することによって飽和点が緩慢
になることを示している。すなわち、ゲート電圧に比例
した拡散電流による効果が強く寄与していることを示し
ている。
第６図はソース、ドレインの一方を矩形として他方を楔
形状としたときの電圧電流特性を示す。実線はソース領
域を楔形としドレイン領域を矩形としたときの特性を示
し、×印でプロットした曲線はソース及びドレインの電
圧を互いに切り換え逆にソース領域を矩形としドレイン
領域を楔形としたときの特性を示す。第６図から明らか
なように、ドレイン降状電流の増大はゲート電圧の増大
によって抑制されている。また、ドレイン領域を楔形と
した場合降状電流がゆるやかに増加している。また、矩
形ドレインに比べて楔形ドレインのピンチオフ領域は横
からのキャリャの注入があるため局部的に強い電界がな
らされ、降状電流の急増が防止されている。これらの結
果より、ドレインピンチオフ領域へのキャリャ拡散注入
効果が生じていると考えられる。
形状としたときの電圧電流特性を示す。実線はソース領
域を楔形としドレイン領域を矩形としたときの特性を示
し、×印でプロットした曲線はソース及びドレインの電
圧を互いに切り換え逆にソース領域を矩形としドレイン
領域を楔形としたときの特性を示す。第６図から明らか
なように、ドレイン降状電流の増大はゲート電圧の増大
によって抑制されている。また、ドレイン領域を楔形と
した場合降状電流がゆるやかに増加している。また、矩
形ドレインに比べて楔形ドレインのピンチオフ領域は横
からのキャリャの注入があるため局部的に強い電界がな
らされ、降状電流の急増が防止されている。これらの結
果より、ドレインピンチオフ領域へのキャリャ拡散注入
効果が生じていると考えられる。
第７図は本発明によるＭＯＳ ＦＥＴ装置の変形例の構
成を示す線図的平面図である。上述した実証例の結果に
基き、ソース領域及びドレイン領域の対向端部を図示の
形状とすることができる。尚、図面を明瞭なものとする
ためソース領域及びドレイン領域の形状だけを図示す
る。第７図a は、ソース領域20の対向端部を楔形とし、
ドレイン領域21の対向端部を矩形とした例を示す。尚、
本例では、ドレイン領域の対向端部を楔形とし、ソース
領域の対向端部を矩形とすることもできる。第７図b に
示す例では、ソース領域20及びドレイン領域21の対向端
部を共に楔形とし、各楔角θ１及びθ２を互いに相違さ
せた例を示す。第７図c は、ソース領域及びドレイン領
域を共に先細状に形成し、これらの先端部分をほぼ円形
にして丸みを形成した例を示す。第７図d はソース領域
及びドレイン領域の対向端部を半円形とした例を示す。
第７図ｅはソース領域及びドレイン領域を半楕円形とし
た例を示す。このように、ソース領域又はドレイン領域
の少なくとも一方を楔形、半円形、半楕円形とすること
により電界集束効果及び拡散注入効果を達成することが
でき、従ってゲート電圧に対する線形なドレイン出力電
流を得ることができる。
成を示す線図的平面図である。上述した実証例の結果に
基き、ソース領域及びドレイン領域の対向端部を図示の
形状とすることができる。尚、図面を明瞭なものとする
ためソース領域及びドレイン領域の形状だけを図示す
る。第７図a は、ソース領域20の対向端部を楔形とし、
ドレイン領域21の対向端部を矩形とした例を示す。尚、
本例では、ドレイン領域の対向端部を楔形とし、ソース
領域の対向端部を矩形とすることもできる。第７図b に
示す例では、ソース領域20及びドレイン領域21の対向端
部を共に楔形とし、各楔角θ１及びθ２を互いに相違さ
せた例を示す。第７図c は、ソース領域及びドレイン領
域を共に先細状に形成し、これらの先端部分をほぼ円形
にして丸みを形成した例を示す。第７図d はソース領域
及びドレイン領域の対向端部を半円形とした例を示す。
第７図ｅはソース領域及びドレイン領域を半楕円形とし
た例を示す。このように、ソース領域又はドレイン領域
の少なくとも一方を楔形、半円形、半楕円形とすること
により電界集束効果及び拡散注入効果を達成することが
でき、従ってゲート電圧に対する線形なドレイン出力電
流を得ることができる。
本発明によるＭＯＳ ＦＥＴ装置はドレイン領域に応力
を加えると応力に応じて電流が変化する特性があるの
で、圧力センサやストレンゲージ等に好適である。この
場合ゲート電圧を変化させて較正することができ、特に
有効な用途を具えている。更に、マイクロフォン、加速
度計、計量計のような機械−電気変換素子にも好適であ
る。
を加えると応力に応じて電流が変化する特性があるの
で、圧力センサやストレンゲージ等に好適である。この
場合ゲート電圧を変化させて較正することができ、特に
有効な用途を具えている。更に、マイクロフォン、加速
度計、計量計のような機械−電気変換素子にも好適であ
る。
（発明の効果） 以上説明したように本発明によれば、ソース領域又はド
レイン領域の互いに対向する端部の少なくとも一方の端
部を先細状に形成しているので、電界集束効果及び拡散
電流注入効果が達成され、この結果ゲート電圧に対して
線形に変形するドレイン出力電流が得られる。ゲート電
圧に対して線形な出力電流が得られることにより、半導
体センサの増幅素子として使用する場合、ＭＯＳ ＦＥ
Ｔからの出力を線形な信号に変換する処理回路が不要に
なり、センサ装置の信号処理回路を一層簡単化すること
ができる。
レイン領域の互いに対向する端部の少なくとも一方の端
部を先細状に形成しているので、電界集束効果及び拡散
電流注入効果が達成され、この結果ゲート電圧に対して
線形に変形するドレイン出力電流が得られる。ゲート電
圧に対して線形な出力電流が得られることにより、半導
体センサの増幅素子として使用する場合、ＭＯＳ ＦＥ
Ｔからの出力を線形な信号に変換する処理回路が不要に
なり、センサ装置の信号処理回路を一層簡単化すること
ができる。
第１図a 及びb は本発明によるＭＯＳ ＦＥＴの一例の
構成を示す線図的平面図及び断面図、 第２図は本発明によるＭＯＳ ＦＥＴの電圧電流特性を
リニアスケールで表示したときのグラフ、 第３図は電圧電流特性を1/2乗のスケールで表示したグ
ラフ、 第４図は楔エッジ間距離Ｌ及び楔角を変化させたときの
電圧電流特性を示すグラフ、 第５図及び第６図は拡散電流注入効果を実証するグラ
フ、 第７図a 〜e はソース領域及びドレイン領域の対向端部
の変形例の構成を示す線図的平面図である。 1……シリコン基板、 2……ドレイレン領域 3……ソース領域、 4……絶縁層 4a……ゲート絶縁膜、 5……ゲート電極
構成を示す線図的平面図及び断面図、 第２図は本発明によるＭＯＳ ＦＥＴの電圧電流特性を
リニアスケールで表示したときのグラフ、 第３図は電圧電流特性を1/2乗のスケールで表示したグ
ラフ、 第４図は楔エッジ間距離Ｌ及び楔角を変化させたときの
電圧電流特性を示すグラフ、 第５図及び第６図は拡散電流注入効果を実証するグラ
フ、 第７図a 〜e はソース領域及びドレイン領域の対向端部
の変形例の構成を示す線図的平面図である。 1……シリコン基板、 2……ドレイレン領域 3……ソース領域、 4……絶縁層 4a……ゲート絶縁膜、 5……ゲート電極
Claims (8)
- 【請求項１】一導電型半導体基体と、反対導電型ソース
領域と、同じく反対導電型ドレイン領域と、これら領域
の電極と、前記ソース領域とドレイン領域との間に位置
するチャネル領域と、このチャネル領域から絶縁層によ
って分離されているゲート電極とを具えるＭＯＳ ＦＥ
Ｔ装置において、前記ソース領域又はドレイン領域の少
なくとも一方の対向端部を先細状端部としたことを特徴
とするＭＯＳ ＦＥＴ装置。 - 【請求項２】前記ソース領域又はドレイン領域の先細状
対向端部を楔形状、半円形状又は半楕円形状としたこと
を特徴とする特許請求の範囲第１項記載のＭＯＳ ＦＥ
Ｔ装置。 - 【請求項３】前記ソース領域又はドレイン領域の対向端
部のいずれか一方を先細状端部とし、他方の領域の対向
端部を矩形端部としたことを特徴とする特許請求の範囲
第１項記載のＭＯＳ ＦＥＴ装置。 - 【請求項４】前記ソース領域及びドレイン領域の両方の
対向端部を先細状端部としたことを特徴とする特許請求
の範囲第１項記載のＭＯＳ ＦＥＴ装置。 - 【請求項５】前記ソース領域及びドレイン領域の対向端
部を互いに等しい楔角を有する楔形状としたことを特徴
とする特許請求の範囲第４項記載のＭＯＳ ＦＥＴ装
置。 - 【請求項６】前記ソース領域及びドレイン領域の対向端
部を相互に異なる楔角を有する楔形状としたことを特徴
とする特許請求の範囲第４項記載のＭＯＳ ＦＥＴ装
置。 - 【請求項７】前記楔角を10゜〜 160゜の範囲の角度とし
たことを特徴とする特許請求の範囲第５項又は第６項記
載のＭＯＳ ＦＥＴ装置。 - 【請求項８】前記ソース領域及びドレイン領域の両方の
対向端部を楔形状とし、これら楔部分のエッジ間距離Ｌ
を、閾値電圧以上の使用範囲においてキャリャの走行速
度が飽和走行速度となる距離に設定したことを特徴とす
る特許請求の範囲第５項から第７項のいずれか１に記載
のＭＯＳ ＦＥＴ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62129872A JPH0620133B2 (ja) | 1987-05-28 | 1987-05-28 | Ｍｏｓｆｅｔ装置 |
| US07/165,077 US4893156A (en) | 1987-05-28 | 1988-03-07 | Mos fet Device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62129872A JPH0620133B2 (ja) | 1987-05-28 | 1987-05-28 | Ｍｏｓｆｅｔ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63296375A JPS63296375A (ja) | 1988-12-02 |
| JPH0620133B2 true JPH0620133B2 (ja) | 1994-03-16 |
Family
ID=15020389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62129872A Expired - Lifetime JPH0620133B2 (ja) | 1987-05-28 | 1987-05-28 | Ｍｏｓｆｅｔ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4893156A (ja) |
| JP (1) | JPH0620133B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5550389A (en) * | 1988-11-28 | 1996-08-27 | Hitachi, Ltd. | Superconducting device |
| JPH0766970B2 (ja) * | 1989-12-08 | 1995-07-19 | 宮城工業高等専門学校長 | Ｍｏｓｆｅｔ装置 |
| US5204588A (en) * | 1991-01-14 | 1993-04-20 | Sony Corporation | Quantum phase interference transistor |
| TW411512B (en) * | 1998-09-18 | 2000-11-11 | Mosel Vitelic Inc | An integrated circuit layout structure and method of forming field oxide |
| US7368789B1 (en) * | 2005-06-13 | 2008-05-06 | Actel Corporation | Non-volatile programmable memory cell and array for programmable logic array |
| KR100650867B1 (ko) * | 2005-12-29 | 2006-11-28 | 동부일렉트로닉스 주식회사 | 협채널 금속 산화물 반도체 트랜지스터 |
| US8080839B2 (en) * | 2009-08-28 | 2011-12-20 | Samsung Electronics Co. Ltd. | Electro-mechanical transistor |
| US9299784B2 (en) * | 2013-10-06 | 2016-03-29 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor device with non-linear surface |
| US10054507B2 (en) * | 2016-04-06 | 2018-08-21 | City University Of Hong Kong | Electric device for detecting pressure |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US2994811A (en) * | 1959-05-04 | 1961-08-01 | Bell Telephone Labor Inc | Electrostatic field-effect transistor having insulated electrode controlling field in depletion region of reverse-biased junction |
| DE1228343B (de) * | 1963-10-22 | 1966-11-10 | Siemens Ag | Steuerbare Halbleiterdiode mit stellenweise negativer Strom-Spannungs-Kennlinie |
| US3593071A (en) * | 1969-04-04 | 1971-07-13 | Ncr Co | Pointed gate semiconductor device |
| US3836993A (en) * | 1971-12-27 | 1974-09-17 | Licentia Gmbh | Magnetic field dependent field effect transistor |
| GB1527773A (en) * | 1974-10-18 | 1978-10-11 | Matsushita Electric Ind Co Ltd | Mos type semiconductor device |
-
1987
- 1987-05-28 JP JP62129872A patent/JPH0620133B2/ja not_active Expired - Lifetime
-
1988
- 1988-03-07 US US07/165,077 patent/US4893156A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4893156A (en) | 1990-01-09 |
| JPS63296375A (ja) | 1988-12-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |