JPS63296375A - Ｍｏｓ ｆｅｔ 装置 - Google Patents
Ｍｏｓ ｆｅｔ 装置Info
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- JPS63296375A JPS63296375A JP62129872A JP12987287A JPS63296375A JP S63296375 A JPS63296375 A JP S63296375A JP 62129872 A JP62129872 A JP 62129872A JP 12987287 A JP12987287 A JP 12987287A JP S63296375 A JPS63296375 A JP S63296375A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/84—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by variation of applied mechanical force, e.g. of pressure
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野）
本発明は酸化金属半導体電界効果トランジスタ（ＭＯＳ
ＦＥＴ）、特にドレイン出力電流がゲート制御電圧
に対して線形に変化し得るＭＯ８ＦＥＴ装置に関するも
のである。
ＦＥＴ）、特にドレイン出力電流がゲート制御電圧
に対して線形に変化し得るＭＯ８ＦＥＴ装置に関するも
のである。
（従来の技術）
ＭＯＳ ＦＥＴはデジタル回路の分野において広く使
用され、デジタル回路素子としてその主流をなすに至っ
ている。このＭＯＳ ＦＥＴは増幅能動素子としての
機能を有しているので、リニア電子回路の分野において
も利用されつつあり、例えばＭＯＳストレインケージや
ＭＯ８圧カセンサのような半導体組込みセンサの増幅素
子としであるいは低抵抗負荷やインダクタンス負荷等の
制御用リニア電子回路にも応用されつつある。
用され、デジタル回路素子としてその主流をなすに至っ
ている。このＭＯＳ ＦＥＴは増幅能動素子としての
機能を有しているので、リニア電子回路の分野において
も利用されつつあり、例えばＭＯＳストレインケージや
ＭＯ８圧カセンサのような半導体組込みセンサの増幅素
子としであるいは低抵抗負荷やインダクタンス負荷等の
制御用リニア電子回路にも応用されつつある。
従来のＭＯＳ ＦＥＴｋ：おいては矩形のソース領域
及びドレイン領域を対向配置し、これらソース領域及び
ドレイン領域間にゲート絶縁膜を形成し、ゲート電極に
印加する電圧に応じてドレイン出力電流を制御するよう
に構成されている。この従来のＭＯＳ ＦＥＴではド
レイン出力電流がゲート制御電圧の２次関数に従って変
化するため、ＭＯＳ ＦＥＴを増幅素子として使用す
る場合その出力を線形な出力に変換する必要があり、線
形な出力に変換するための変換回路と組み合せて使用さ
れている。
及びドレイン領域を対向配置し、これらソース領域及び
ドレイン領域間にゲート絶縁膜を形成し、ゲート電極に
印加する電圧に応じてドレイン出力電流を制御するよう
に構成されている。この従来のＭＯＳ ＦＥＴではド
レイン出力電流がゲート制御電圧の２次関数に従って変
化するため、ＭＯＳ ＦＥＴを増幅素子として使用す
る場合その出力を線形な出力に変換する必要があり、線
形な出力に変換するための変換回路と組み合せて使用さ
れている。
（発明が解決しようとする問題点）
上述したように、従来のＭＯＳ ＦＥＴは出力電流が
ゲート電圧の２次関数で変化するため、半導体組込みセ
ンサの増幅素子として用いられる場合、その出力電流を
線形な出力特性に変換するための処理装置が別に必要で
あり、信号処理回路が複雑化すると共にその製造コスト
が高価になる欠点があった。また、低抵抗負荷又はイン
ダクタンス負荷等の制御用リニア電子回路素子として用
いる場合ゲート制ｔｉｌ＋電圧の２乗でドレイン電流が
増加するため、電源電圧が上昇したりすると出力電流が
急変する不都合が生じていた。
ゲート電圧の２次関数で変化するため、半導体組込みセ
ンサの増幅素子として用いられる場合、その出力電流を
線形な出力特性に変換するための処理装置が別に必要で
あり、信号処理回路が複雑化すると共にその製造コスト
が高価になる欠点があった。また、低抵抗負荷又はイン
ダクタンス負荷等の制御用リニア電子回路素子として用
いる場合ゲート制ｔｉｌ＋電圧の２乗でドレイン電流が
増加するため、電源電圧が上昇したりすると出力電流が
急変する不都合が生じていた。
従って、本発明の目的は上述した欠点を除去し、ゲート
制ｔ１１電圧に対してリニアな出力特性を有するＭＯＳ
ＦＥＴ装置を提供するものである。
制ｔ１１電圧に対してリニアな出力特性を有するＭＯＳ
ＦＥＴ装置を提供するものである。
（問題点を解決するための手段）
本発明によるＭＯＳ ＦＥＴ装置は、一導電型半導体
基体と、反対導電型ソース領域と、同じく反対導電型ド
レイン領域と、これら領域の電極と、前記ソース領域と
ドレイン領域との間に位置するヂＶネル領域と、このチ
ャネル領域から絶縁層によって分離されているゲート電
極とを具えるＭＯＳ ＦＥＴ￥Ｒ置において、前記ソ
ース領域又はドレイン領域の少なくとも一方の対向端部
を先細状端部としたことを特徴とするものである。
基体と、反対導電型ソース領域と、同じく反対導電型ド
レイン領域と、これら領域の電極と、前記ソース領域と
ドレイン領域との間に位置するヂＶネル領域と、このチ
ャネル領域から絶縁層によって分離されているゲート電
極とを具えるＭＯＳ ＦＥＴ￥Ｒ置において、前記ソ
ース領域又はドレイン領域の少なくとも一方の対向端部
を先細状端部としたことを特徴とするものである。
（作用）
ソース領域又はドレイン領域の互いに対向する端部の少
なくとも一方の端部を楔形状、半円形、半楕円形等の先
細形状とすると、チャネルの電界が、エツジ間付近にお
いて急増すると共に、周辺部分では先端間の中央部分を
中心にしてほぼ同心円状に広がる電界が形成される。中
央の電界が増大する領域ではキャリヤの走行速度が飽和
速度に達し、ゲート電圧に比例する密度のキャリヤが一
定速度で走行する。この結果、ゲート電圧に比例した電
流成分が増大することになる。また、同心状に広がった
電界が形成される領域においては横方向からの拡散電流
の注入が生じ、この拡散電流はゲート電圧に比例するた
め同様にゲート電圧に比例した電流成分が増大する。従
って、これら電界集束効果及び拡散電流注入効果によっ
てゲート電圧にほぼ比例したドレイン出力電流が得られ
ることになる。
なくとも一方の端部を楔形状、半円形、半楕円形等の先
細形状とすると、チャネルの電界が、エツジ間付近にお
いて急増すると共に、周辺部分では先端間の中央部分を
中心にしてほぼ同心円状に広がる電界が形成される。中
央の電界が増大する領域ではキャリヤの走行速度が飽和
速度に達し、ゲート電圧に比例する密度のキャリヤが一
定速度で走行する。この結果、ゲート電圧に比例した電
流成分が増大することになる。また、同心状に広がった
電界が形成される領域においては横方向からの拡散電流
の注入が生じ、この拡散電流はゲート電圧に比例するた
め同様にゲート電圧に比例した電流成分が増大する。従
って、これら電界集束効果及び拡散電流注入効果によっ
てゲート電圧にほぼ比例したドレイン出力電流が得られ
ることになる。
（実施例）
第１図は本発明によるＭＯＳ ＦＥＴ装置の一例の構
成を示すものであり、第１図ａは線図的平面図、第１図
すは第１図ａのＩ −Ｉ線断面図である。ｎ形シリコ
ン半導体基板１にボロン拡散によってｐ形のドレイン領
域２及びｐ形のソース領域３をそれぞれ形成する。これ
らドレイン領１２及びソース領ｌ１ｉ３の互いに対向す
る端部を横状に形成し、これら対向端部間にチャネル領
域を形成する。ドレイン領域２及びソース領域３上にＳ
ｉＯ□層より成る絶縁層４を形成すると共にチャネル領
域上にゲート絶縁ＩＩ！４ａによって分離したゲート電
極５を形成する。更に、ドレイン領域２、及びソース領
域３にそれぞれＡβより成るドレイン電極２ａ及びソー
ス電極３ａを形成する。ドレイン領域２及びソース領域
３はそれぞれ同一形状とし、互いに対向する部分をクサ
ビ角２θ＝２０°の２等辺三角形となる楔形状部分２ｂ
及び３ｂを形成する。ドレイン領域２の楔形状部分２ｂ
のエツジ部２Ｃとソース領域３の楔形状部分３ｂのエツ
ジ部３Ｃとの間のエツジ開路１ｉＩＬは１０μｍとし、
閾値電圧（Ｖ【）付近でキャリヤ走行速度が飽和する程
度の電界が形成される距離とする。これら楔部分２ｂ及
び３ｂをおおうように幅１５μｍのゲート領域５を形成
する。このように構成すれば、ドレイン領域２とソース
領域３との間に、エツジ２Ｃ及び３０間で集中する電界
及びエツジ部を中心にしてほぼ同心円状に広がる電界が
形成されることになる。この結果、従来のＭＯＳ Ｆ
ＥＴとは異なりソース・ドレイン間には、中央のエツジ
部間で集中すると共にエツジ部以外の部分にはチャネル
に平行な電界成分及びチャネルに垂直な電界成分から成
る電界が形成されることになる。
成を示すものであり、第１図ａは線図的平面図、第１図
すは第１図ａのＩ −Ｉ線断面図である。ｎ形シリコ
ン半導体基板１にボロン拡散によってｐ形のドレイン領
域２及びｐ形のソース領域３をそれぞれ形成する。これ
らドレイン領１２及びソース領ｌ１ｉ３の互いに対向す
る端部を横状に形成し、これら対向端部間にチャネル領
域を形成する。ドレイン領域２及びソース領域３上にＳ
ｉＯ□層より成る絶縁層４を形成すると共にチャネル領
域上にゲート絶縁ＩＩ！４ａによって分離したゲート電
極５を形成する。更に、ドレイン領域２、及びソース領
域３にそれぞれＡβより成るドレイン電極２ａ及びソー
ス電極３ａを形成する。ドレイン領域２及びソース領域
３はそれぞれ同一形状とし、互いに対向する部分をクサ
ビ角２θ＝２０°の２等辺三角形となる楔形状部分２ｂ
及び３ｂを形成する。ドレイン領域２の楔形状部分２ｂ
のエツジ部２Ｃとソース領域３の楔形状部分３ｂのエツ
ジ部３Ｃとの間のエツジ開路１ｉＩＬは１０μｍとし、
閾値電圧（Ｖ【）付近でキャリヤ走行速度が飽和する程
度の電界が形成される距離とする。これら楔部分２ｂ及
び３ｂをおおうように幅１５μｍのゲート領域５を形成
する。このように構成すれば、ドレイン領域２とソース
領域３との間に、エツジ２Ｃ及び３０間で集中する電界
及びエツジ部を中心にしてほぼ同心円状に広がる電界が
形成されることになる。この結果、従来のＭＯＳ Ｆ
ＥＴとは異なりソース・ドレイン間には、中央のエツジ
部間で集中すると共にエツジ部以外の部分にはチャネル
に平行な電界成分及びチャネルに垂直な電界成分から成
る電界が形成されることになる。
次に、このＭＯＳ ＦＥＴの製造工程について簡単に
説明する。シリコン基板１を酸化処理してフォトエツチ
ング用の酸化被膜を形成し、次にボロン拡散窓を形成す
る。次に炉内においてボロンデポジションを行なった後
、酸化処理及びボロンドライプン処理を経てボロン拡散
層を形成してドレイン領域２及びソース領域３を形成す
る。次にＳｉ ０２層より成る絶縁層４を形成した模、
フォトエツチング工程を経て１０００℃、６０分のドラ
イ酸化によってチャネル領域の上方部分に厚さ７７０人
のゲート絶縁膜を形成する。その後ドレイン領域及びソ
ース領域用のコンタクト孔を形成し真空然着を行ないフ
ォトエツチング工程を経てゲート、ソース及びドレイン
用の電極を形成する。このＭＯＳ ＦＥＴの製造精度
は使用するフォトマスクの精度に応じて定まるが、約１
μｍの寸法精度が確保されれば、良好な性能のＭＯＳ
ＦＥＴを製造することができる。
説明する。シリコン基板１を酸化処理してフォトエツチ
ング用の酸化被膜を形成し、次にボロン拡散窓を形成す
る。次に炉内においてボロンデポジションを行なった後
、酸化処理及びボロンドライプン処理を経てボロン拡散
層を形成してドレイン領域２及びソース領域３を形成す
る。次にＳｉ ０２層より成る絶縁層４を形成した模、
フォトエツチング工程を経て１０００℃、６０分のドラ
イ酸化によってチャネル領域の上方部分に厚さ７７０人
のゲート絶縁膜を形成する。その後ドレイン領域及びソ
ース領域用のコンタクト孔を形成し真空然着を行ないフ
ォトエツチング工程を経てゲート、ソース及びドレイン
用の電極を形成する。このＭＯＳ ＦＥＴの製造精度
は使用するフォトマスクの精度に応じて定まるが、約１
μｍの寸法精度が確保されれば、良好な性能のＭＯＳ
ＦＥＴを製造することができる。
次に、このＭＯＳ ＦＥＴの出力ｆｆｉ流特性につい
て説明する。第２図は各ゲート電圧におけるドレイン電
流をリニアスケールで表示したグラフであり、横軸はソ
ースドレイン間電圧ＶＤＥ＋を示し、縦軸はドレイン電
流１ｏを示す。第２図から明らかなように、従来のＭＯ
Ｓ ＦＥＴとは異なり各ゲート電圧においてドレイン
電極流１ｏがソース−ドレイン間電圧Ｖｏｓに対してほ
ぼ線形に増加している。更に、この出力特性を明確にす
るため、第３図ａ及びｂに負荷ＭＯ８接続したときの電
圧電流特性を示す。第３図ａにおいて横軸はソース−ド
レイン間電圧を示し縦軸はトレイン電流Ｉ。
て説明する。第２図は各ゲート電圧におけるドレイン電
流をリニアスケールで表示したグラフであり、横軸はソ
ースドレイン間電圧ＶＤＥ＋を示し、縦軸はドレイン電
流１ｏを示す。第２図から明らかなように、従来のＭＯ
Ｓ ＦＥＴとは異なり各ゲート電圧においてドレイン
電極流１ｏがソース−ドレイン間電圧Ｖｏｓに対してほ
ぼ線形に増加している。更に、この出力特性を明確にす
るため、第３図ａ及びｂに負荷ＭＯ８接続したときの電
圧電流特性を示す。第３図ａにおいて横軸はソース−ド
レイン間電圧を示し縦軸はトレイン電流Ｉ。
を示し、Ｖｏｓに対するｉｏを線形なグラフで示したも
のである。一方、第３図すは同一の電圧電流特性につい
て縦軸をｃ口で表示したグラフを示す。第３図ａから明
らかなように、負荷ＭＯ８接続した場合ゲート電圧が一
６ｖ以下の領域においてドレイン飽和電流とゲート電圧
とがほぼ線形な関係になることが示されている。一方、
縦軸を１ｏのに乗で表示した第３図すにおいては、ｒｎ
の値がＶｏｓに対して線形に表示されず、８乗特性に接
近している。これらの結果より、本発明によるＭＯＳ
ＦＥＴはゲート電圧に対して線形な゛出力電流特性を
有することが明示される。
のである。一方、第３図すは同一の電圧電流特性につい
て縦軸をｃ口で表示したグラフを示す。第３図ａから明
らかなように、負荷ＭＯ８接続した場合ゲート電圧が一
６ｖ以下の領域においてドレイン飽和電流とゲート電圧
とがほぼ線形な関係になることが示されている。一方、
縦軸を１ｏのに乗で表示した第３図すにおいては、ｒｎ
の値がＶｏｓに対して線形に表示されず、８乗特性に接
近している。これらの結果より、本発明によるＭＯＳ
ＦＥＴはゲート電圧に対して線形な゛出力電流特性を
有することが明示される。
第４図は楔エツジ間距離り及び楔角２θを変化させたと
きの電圧？ｔｆ流特性を示す。上述した横形ＭＯ８ＦＥ
Ｔの楔角及び櫟エツジ間距離の効果を確認するため、本
発明者は梯々の楔角度及びエツジ間距離のＭＯＳ Ｆ
ＥＴを製作しその電圧電流特性を測定した。この測定結
果の代表例を第４図に示す。本測定では、各ＭＯ８ＦＥ
ＴをＭＯ８負荷接続しドレイン飽和電流の電圧依存性を
求めた。第４図において横軸はソース−ドレイン間電圧
を示し、縦軸はドレイン電流のに乗のＪ−「；−を示す
。尚、電流値の増加率を比較するため各電流値をゲート
電圧ＶＤ＝ ２５Ｖで規格した。各ＭＯ８ＦＥＴの条
件を以下に示す。
きの電圧？ｔｆ流特性を示す。上述した横形ＭＯ８ＦＥ
Ｔの楔角及び櫟エツジ間距離の効果を確認するため、本
発明者は梯々の楔角度及びエツジ間距離のＭＯＳ Ｆ
ＥＴを製作しその電圧電流特性を測定した。この測定結
果の代表例を第４図に示す。本測定では、各ＭＯ８ＦＥ
ＴをＭＯ８負荷接続しドレイン飽和電流の電圧依存性を
求めた。第４図において横軸はソース−ドレイン間電圧
を示し、縦軸はドレイン電流のに乗のＪ−「；−を示す
。尚、電流値の増加率を比較するため各電流値をゲート
電圧ＶＤ＝ ２５Ｖで規格した。各ＭＯ８ＦＥＴの条
件を以下に示す。
データ（ａ ） Ｌ＝２０μｍ、２θ＝７゜データ（
ｂ ） Ｌ＝２０μａ＋、２θ＝１０６゜データ（Ｃ
） １＝ １００１ｎ、２θ＝８゜データ（ｄ ）
ｌ ＝ １００μｇ＋、２θ＝１７４゜一点鎖線
は１口がＶｏｓに比例する基準線を示す。第４図におい
て、データ（ａ）、（ｂ）。
ｂ ） Ｌ＝２０μａ＋、２θ＝１０６゜データ（Ｃ
） １＝ １００１ｎ、２θ＝８゜データ（ｄ ）
ｌ ＝ １００μｇ＋、２θ＝１７４゜一点鎖線
は１口がＶｏｓに比例する基準線を示す。第４図におい
て、データ（ａ）、（ｂ）。
（ｃ）、（ｄ＞の順で基準線から離れるようなデータと
なっており、従って、データ（ａ）、（ｂ）。
なっており、従って、データ（ａ）、（ｂ）。
（Ｃ）、（ｄ）の順でＶｏｓに対するドレイン電流１ｏ
が線形特性に接近する。この結果より、撲のエツジ間距
＃ｌＬが短くなる程及び楔角が鋭角になる程線形特性に
近づくことになる。尚、実験結果より、楔角が１０°〜
１６０°の範囲の角度であれば十分実用的な線形特性が
１７られる。
が線形特性に接近する。この結果より、撲のエツジ間距
＃ｌＬが短くなる程及び楔角が鋭角になる程線形特性に
近づくことになる。尚、実験結果より、楔角が１０°〜
１６０°の範囲の角度であれば十分実用的な線形特性が
１７られる。
本発明によるＭＯＳ ・ＦＥＴについて解析を行なう
。第４図に示すデータから、ドレイン飽和電流がＶｏｓ
に線形な特性となるのは、楔角による効果及びエツジ間
の局部的強電界効果が考えられる。ドレイン及びソース
の互いに対向する部分を撲形状とすることにより、楔の
エツジ部において電界が集中しエツジ部以外の部分では
チャネルの垂直方向に進むに従って徐々に電界が弱まる
ことになる。従って、楔部分の中央部では電界が集中し
キャリヤが強く加速され電流密度が高くなる。
。第４図に示すデータから、ドレイン飽和電流がＶｏｓ
に線形な特性となるのは、楔角による効果及びエツジ間
の局部的強電界効果が考えられる。ドレイン及びソース
の互いに対向する部分を撲形状とすることにより、楔の
エツジ部において電界が集中しエツジ部以外の部分では
チャネルの垂直方向に進むに従って徐々に電界が弱まる
ことになる。従って、楔部分の中央部では電界が集中し
キャリヤが強く加速され電流密度が高くなる。
一方、櫟のエツジ部付近の電界は閾値電圧程度でも１０
５ｖ／Ｉ１１程度になるが、一般にシリコンに注入され
た正孔キャリヤは１０５〜１０７ｖ ／ｍ程度の高電界
になるとほぼ一定の飽和速度で走行する。
５ｖ／Ｉ１１程度になるが、一般にシリコンに注入され
た正孔キャリヤは１０５〜１０７ｖ ／ｍ程度の高電界
になるとほぼ一定の飽和速度で走行する。
この場合ゲート電圧に釣り合うキャリヤだけが伝導に寄
与するため、たとえチャネル層内に電子なだれが生じて
も電流が増加せず、従ってゲート電圧に比例する濃度の
キャリヤが一定の速度で走行することになる。この結果
、電流密度の高い楔中央部ではゲート電圧に比例した電
流が生ずることになる。上述した実施例ではＰ ＭＯ
Ｓ ＦＥＴを用い、キャリヤが正孔のため線形効果が
顕著に現われている。更に、ドレイン領域とソース領域
との間にチャネルに対して垂直な電界成分（横方向電界
成分）が生ずることにより以下の効果が生ずるものと考
えられる。
与するため、たとえチャネル層内に電子なだれが生じて
も電流が増加せず、従ってゲート電圧に比例する濃度の
キャリヤが一定の速度で走行することになる。この結果
、電流密度の高い楔中央部ではゲート電圧に比例した電
流が生ずることになる。上述した実施例ではＰ ＭＯ
Ｓ ＦＥＴを用い、キャリヤが正孔のため線形効果が
顕著に現われている。更に、ドレイン領域とソース領域
との間にチャネルに対して垂直な電界成分（横方向電界
成分）が生ずることにより以下の効果が生ずるものと考
えられる。
（ａ ）横方向電界成分によってキャリヤを楔のエツジ
部に集束させると共にチャネルを横方向に広げる作用が
生ずる。
部に集束させると共にチャネルを横方向に広げる作用が
生ずる。
（ｂ）飽和ドレイン電流域では、ドレイン領域付近のピ
ンチオフ領域の伸長がソース−ドレイン間電圧ＶＤｓの
８乗に比例するので、チャネルが楔角に相当する変形を
受けることになる。
ンチオフ領域の伸長がソース−ドレイン間電圧ＶＤｓの
８乗に比例するので、チャネルが楔角に相当する変形を
受けることになる。
（Ｃ）ドレイン寄りの中央郡先端間のキャリヤ不足によ
って周辺キャリヤの拡散電流が惹起される。
って周辺キャリヤの拡散電流が惹起される。
上記＜ａ）及び（ｂ ）の作用はエツジ間のキレリヤ密
度を低下させることになるが、拡散電流はゲート電圧に
比例しているので、拡散電流の増大によってゲート電圧
に比例したドレイン電流が増加する効果が達成される。
度を低下させることになるが、拡散電流はゲート電圧に
比例しているので、拡散電流の増大によってゲート電圧
に比例したドレイン電流が増加する効果が達成される。
従って、本発明によるＭＯＳ ＦＥＴは、電界集中に
よる効果及びソース−ドレイン間にチャネルに対して垂
直な電界成分が形成される効果によって達成されるもの
と考えられる。このゲート電圧比例効果を式を以て説明
する。βＡを電圧電流によらない定数とすると上記効果
は以下の式で表わされる。
よる効果及びソース−ドレイン間にチャネルに対して垂
直な電界成分が形成される効果によって達成されるもの
と考えられる。このゲート電圧比例効果を式を以て説明
する。βＡを電圧電流によらない定数とすると上記効果
は以下の式で表わされる。
ＩｄＡ＝βＡＸ （Ｖｃ −ＶＴ ）” ” ・のここ
で、ｔｄＡはキャリヤ密度がゲート電圧に比例している
ときのドレイン電流、Ｖｃはゲート電圧、ＶＴは閾値電
圧を示す。
で、ｔｄＡはキャリヤ密度がゲート電圧に比例している
ときのドレイン電流、Ｖｃはゲート電圧、ＶＴは閾値電
圧を示す。
電子なだれ効果のない場合のドレイン電流ＩｄＮは従来
の特性を有しく２）式で表される。
の特性を有しく２）式で表される。
＋ｄＮ＝βＮ （（Ｖｃ −ＶＴ ）Ｖｏ −Ｖｏ Ｘ
Ｖｏ／２） ・・・（２） ここで、βＮはゲート構造で定まる定数、Ｖｏはドレイ
ン電圧である。全体として、全電流（ＩｄＴ）はＩｄＡ
とＩｄＮとの和として与えられ、（３）式が成立する。
Ｖｏ／２） ・・・（２） ここで、βＮはゲート構造で定まる定数、Ｖｏはドレイ
ン電圧である。全体として、全電流（ＩｄＴ）はＩｄＡ
とＩｄＮとの和として与えられ、（３）式が成立する。
ＩｄＴ＝ＩｄＡ＋ＩｄＮ・・・（３）
ＩｄＮの飽和電流を与えるドレイン電圧（Ｖｏ Ｓ ）
はゲート電圧により定まり、 Ｖｏ ｓ −ＶＣ＋ −ＶＴ ・・・（４）見掛は上の
飽和点を与えるＶＯ９’ はの〜（３）より（５）式で
示される。
はゲート電圧により定まり、 Ｖｏ ｓ −ＶＣ＋ −ＶＴ ・・・（４）見掛は上の
飽和点を与えるＶＯ９’ はの〜（３）より（５）式で
示される。
Ｖｏ ｓ’ ＝Ｖｃ−ＶＴ＋βＡ／βＮ・・・（５）従
って、ゲート電圧比例項成分βＡ／βＮが増加するとＶ
ｏｓ’ は大きく観測されることになる。
って、ゲート電圧比例項成分βＡ／βＮが増加するとＶ
ｏｓ’ は大きく観測されることになる。
上述した作用効果を実証する実験結果について説明する
。第５図は周辺キャリヤの拡散電流効果を示すものであ
り、ゲート電極の形状を横形状にしたＭＯＳ ＦＥＴ
の電圧電流特性を示す。ドレイン電流１ｏはソース−ド
レイン間電圧Ｖｏｓに対してゆるやかに増加しており、
この結果よりドレイン領域周辺のバックゲートキャリヤ
がピンチオフ領域に拡散することによって飽和点が緩慢
になることを示している。すなわち、ゲート電圧に比例
した拡散電流による効果が強く寄与していることを示し
ている。
。第５図は周辺キャリヤの拡散電流効果を示すものであ
り、ゲート電極の形状を横形状にしたＭＯＳ ＦＥＴ
の電圧電流特性を示す。ドレイン電流１ｏはソース−ド
レイン間電圧Ｖｏｓに対してゆるやかに増加しており、
この結果よりドレイン領域周辺のバックゲートキャリヤ
がピンチオフ領域に拡散することによって飽和点が緩慢
になることを示している。すなわち、ゲート電圧に比例
した拡散電流による効果が強く寄与していることを示し
ている。
第６図はソース、ドレインの一方を矩形として他方を横
形状としたときの電圧電流特性を示す。
形状としたときの電圧電流特性を示す。
実線はソース領域を楔形としドレイン領域を矩形とした
ときの特性を示し、Ｘ印でプロットした曲線はソース及
びドレインの電圧を互いに切り換え逆にソース領域を矩
形としドレイン領域を楔形としたときの特性を示す。第
６図から明らかなように、ドレイン降伏電流の増大はゲ
ート電圧の増大によって抑制されている。また、ドレイ
ン領域を楔形とした場合降伏電流がゆるやかに増加して
いる。また、矩形ドレインに比べて楔形ドレインのピン
チオフ領域は横からのキャリヤの注入があるため局部的
に強い電界がならされ、鋳状電流の急増が防止されてい
る。これらの結果より、ドレインピンチオフ領域へのキ
ャリヤ拡散注入効果が生じていると考えられる。
ときの特性を示し、Ｘ印でプロットした曲線はソース及
びドレインの電圧を互いに切り換え逆にソース領域を矩
形としドレイン領域を楔形としたときの特性を示す。第
６図から明らかなように、ドレイン降伏電流の増大はゲ
ート電圧の増大によって抑制されている。また、ドレイ
ン領域を楔形とした場合降伏電流がゆるやかに増加して
いる。また、矩形ドレインに比べて楔形ドレインのピン
チオフ領域は横からのキャリヤの注入があるため局部的
に強い電界がならされ、鋳状電流の急増が防止されてい
る。これらの結果より、ドレインピンチオフ領域へのキ
ャリヤ拡散注入効果が生じていると考えられる。
第７図は本発明によるＭＯＳ ＦＥＴ装置の変形例の
構成を示す線図的平面図である。上述した実証例の結果
に基き、ソース領域及びドレイン領域の対向端部を図示
の形状とすることができる。
構成を示す線図的平面図である。上述した実証例の結果
に基き、ソース領域及びドレイン領域の対向端部を図示
の形状とすることができる。
尚、図面を明瞭なものとするためソース領域及びドレイ
ン領域の形状だけを図示する。ｉＴ７図ａは、ソース領
域２０の対向端部を楔形とし、ドレイン領域２１の対向
端部を矩形とした例を示す。尚、本例では、ドレイン領
域の対向端部を楔形とし、ソース領域の対向端部を矩形
とすることもできる。第７図すに示す例では、ソース領
域２０及びドレイン領域２１の対向端部を共に楔形とし
、各楔角θ１及びθ２を互いに相違させた例を示す。第
７図Ｃは、ソース領域及びドレイン領域を共に先細状に
形成し、これらの先端部分をほぼ円形にして丸みを形成
した例を示す。第７図ｄはソース領域及びドレイン領域
の対向端部を半円形とした例を示す。第７図ｅはソース
領域及びドレイン領域を半楕円形とした例を示す。この
ように、ソース領域又はドレイン領域の少なくとも一方
を楔形、半円形、半楕円形とすることにより電界集束効
果及び拡散注入効果を達成することができ、従ってゲー
ト電圧に対する線形なドレイン出力電流を得ることがで
きる。
ン領域の形状だけを図示する。ｉＴ７図ａは、ソース領
域２０の対向端部を楔形とし、ドレイン領域２１の対向
端部を矩形とした例を示す。尚、本例では、ドレイン領
域の対向端部を楔形とし、ソース領域の対向端部を矩形
とすることもできる。第７図すに示す例では、ソース領
域２０及びドレイン領域２１の対向端部を共に楔形とし
、各楔角θ１及びθ２を互いに相違させた例を示す。第
７図Ｃは、ソース領域及びドレイン領域を共に先細状に
形成し、これらの先端部分をほぼ円形にして丸みを形成
した例を示す。第７図ｄはソース領域及びドレイン領域
の対向端部を半円形とした例を示す。第７図ｅはソース
領域及びドレイン領域を半楕円形とした例を示す。この
ように、ソース領域又はドレイン領域の少なくとも一方
を楔形、半円形、半楕円形とすることにより電界集束効
果及び拡散注入効果を達成することができ、従ってゲー
ト電圧に対する線形なドレイン出力電流を得ることがで
きる。
本発明によるＭＯＳ ＦＥＴ装置はドレイン領域に応
力を加えると応力に応じて電流が変化する特性があるの
で、圧力センサやストレンゲージ等に好適である。この
場合ゲート電圧を変化させて較正することができ、特に
有効な用途を具えている。更に、マイクロフォン、加速
度計、計量計のような機械−電気変換素子にも好適であ
る。
力を加えると応力に応じて電流が変化する特性があるの
で、圧力センサやストレンゲージ等に好適である。この
場合ゲート電圧を変化させて較正することができ、特に
有効な用途を具えている。更に、マイクロフォン、加速
度計、計量計のような機械−電気変換素子にも好適であ
る。
（発明の効果）
以上説明したように本発明によれば、ソース領域又はド
レイン領域の互いに対向する端部の少なくとも一方の端
部を先細状に形成しているので、電界集束効果及び拡散
電流注入効果が達成され、この結果ゲート電圧に対して
線形に変形するドレイン出力電流が得られる。ゲーＩ〜
電圧に対して線形な出力電流が得られることにより、半
導体センサの増幅素子として使用する場合、ＭＯＳ
ＦＥＴからの出力を線形な信号に変換する処理回路が不
要になり、センサ装置の信号処理回路を一層簡単化する
ことができる。
レイン領域の互いに対向する端部の少なくとも一方の端
部を先細状に形成しているので、電界集束効果及び拡散
電流注入効果が達成され、この結果ゲート電圧に対して
線形に変形するドレイン出力電流が得られる。ゲーＩ〜
電圧に対して線形な出力電流が得られることにより、半
導体センサの増幅素子として使用する場合、ＭＯＳ
ＦＥＴからの出力を線形な信号に変換する処理回路が不
要になり、センサ装置の信号処理回路を一層簡単化する
ことができる。
第１図ａ及びｂは本発明によるＭＯＳ ＦＥＴの一例
の構成を示す線図的平面図及び断面図、第２図は本発明
によるＭＯＳ ＦＥＴの電圧電流特性をリニアスケー
ルで表示したときのグラフ、第３図は電圧電流特性を８
乗のスケールで表示したグラフ、 第４図は楔エツジ開路ＭＬ及び模角を変化させたときの
電圧電流特性を示すグラフ、 第５図及び第６図は拡散電流注入効果を実証するグラフ
、 第７図ａ−ｅはソース領域及びドレイン領域の対向端部
の変形例の構成を示す線図的平面図である。 １・・・シリコン基板 ２・・・ドレイン領域３
・・・ソース領域 ４・・・絶縁層４ａ・・・ゲ
ート絶縁膜 ５・・・ゲート電極第２図 Ｖ、、ｆｆ）− 第３図 ｂ ｖｏｓｆｆン一
Ｖρ５ｆｆ） −第４図 ％５ ｆｆン □ 第５図 Ｙｏｓ（ＴＩ）□ ｃＣ５、Ｏ０ ℃ の
の構成を示す線図的平面図及び断面図、第２図は本発明
によるＭＯＳ ＦＥＴの電圧電流特性をリニアスケー
ルで表示したときのグラフ、第３図は電圧電流特性を８
乗のスケールで表示したグラフ、 第４図は楔エツジ開路ＭＬ及び模角を変化させたときの
電圧電流特性を示すグラフ、 第５図及び第６図は拡散電流注入効果を実証するグラフ
、 第７図ａ−ｅはソース領域及びドレイン領域の対向端部
の変形例の構成を示す線図的平面図である。 １・・・シリコン基板 ２・・・ドレイン領域３
・・・ソース領域 ４・・・絶縁層４ａ・・・ゲ
ート絶縁膜 ５・・・ゲート電極第２図 Ｖ、、ｆｆ）− 第３図 ｂ ｖｏｓｆｆン一
Ｖρ５ｆｆ） −第４図 ％５ ｆｆン □ 第５図 Ｙｏｓ（ＴＩ）□ ｃＣ５、Ｏ０ ℃ の
Claims (1)
- 【特許請求の範囲】 １、一導電型半導体基体と、反対導電型ソース領域と、
同じく反対導電型ドレイン領域と、これら領域の電極と
、前記ソース領域とドレイン領域との間に位置するチャ
ネル領域と、このチャネル領域から絶縁層によって分離
されているゲート電極とを具えるＭＯＳＦＥＴ装置にお
いて、前記ソース領域又はドレイン領域の少なくとも一
方の対向端部を先細状端部としたことを特徴とするＭＯ
ＳＦＥＴ装置。 ２、前記ソース領域又はドレイン領域の先細状対向端部
を楔形状、半円形状又は半楕円形状としたことを特徴と
する特許請求の範囲第１項記載のＭＯＳＦＥＴ装置。 ３、前記ソース領域又はドレイン領域の対向端部のいず
れか一方を先細状端部とし、他方の領域の対向端部を矩
形端部としたことを特徴とする特許請求の範囲第１項記
載のＭＯＳＦＥＴ装置。 ４、前記ソース領域及びドレイン領域の両方の対向端部
を先細状端部としたことを特徴とする特許請求の範囲第
１項記載のＭＯＳＦＥＴ装置。 ５、前記ソース領域及びドレイン領域の対向端部を互い
に等しい楔角を有する楔形状としたことを特徴とする特
許請求の範囲第４項記載のＭＯＳＦＥＴ装置。 ６、前記ソース領域及びドレイン領域の対向端部を相互
に異なる楔角を有する楔形状としたことを特徴とする特
許請求の範囲第４項記載のＭＯＳＦＥＴ装置。 ７、前記楔角を１０°〜１６０°の範囲の角度としたこ
とを特徴とする特許請求の範囲第５項又は第６項記載の
ＭＯＳＦＥＴ装置。 ８、前記ソース領域及びドレイン領域の両方の対向端部
を楔形状とし、これら楔部分のエッジ間距離Ｌを、閾値
電圧以上の使用範囲においてキャリヤの走行速度が飽和
走行速度となる距離に設定したことを特徴とする特許請
求の範囲第５項から第７項のいずれか１に記載のＭＯＳ
ＦＥＴ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62129872A JPH0620133B2 (ja) | 1987-05-28 | 1987-05-28 | Ｍｏｓｆｅｔ装置 |
| US07/165,077 US4893156A (en) | 1987-05-28 | 1988-03-07 | Mos fet Device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62129872A JPH0620133B2 (ja) | 1987-05-28 | 1987-05-28 | Ｍｏｓｆｅｔ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63296375A true JPS63296375A (ja) | 1988-12-02 |
| JPH0620133B2 JPH0620133B2 (ja) | 1994-03-16 |
Family
ID=15020389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62129872A Expired - Lifetime JPH0620133B2 (ja) | 1987-05-28 | 1987-05-28 | Ｍｏｓｆｅｔ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4893156A (ja) |
| JP (1) | JPH0620133B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03180073A (ja) * | 1989-12-08 | 1991-08-06 | Miyagi Kogyo Koutou Senmon Gatsukouchiyou | Ｍｏｓｆｅｔ装置 |
| JP2007184582A (ja) * | 2005-12-29 | 2007-07-19 | Dongbu Electronics Co Ltd | 狭チャネル金属酸化物半導体トランジスタ |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5550389A (en) * | 1988-11-28 | 1996-08-27 | Hitachi, Ltd. | Superconducting device |
| US5204588A (en) * | 1991-01-14 | 1993-04-20 | Sony Corporation | Quantum phase interference transistor |
| TW411512B (en) * | 1998-09-18 | 2000-11-11 | Mosel Vitelic Inc | An integrated circuit layout structure and method of forming field oxide |
| US7368789B1 (en) * | 2005-06-13 | 2008-05-06 | Actel Corporation | Non-volatile programmable memory cell and array for programmable logic array |
| US8080839B2 (en) * | 2009-08-28 | 2011-12-20 | Samsung Electronics Co. Ltd. | Electro-mechanical transistor |
| US9299784B2 (en) * | 2013-10-06 | 2016-03-29 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor device with non-linear surface |
| US10054507B2 (en) * | 2016-04-06 | 2018-08-21 | City University Of Hong Kong | Electric device for detecting pressure |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US2994811A (en) * | 1959-05-04 | 1961-08-01 | Bell Telephone Labor Inc | Electrostatic field-effect transistor having insulated electrode controlling field in depletion region of reverse-biased junction |
| DE1228343B (de) * | 1963-10-22 | 1966-11-10 | Siemens Ag | Steuerbare Halbleiterdiode mit stellenweise negativer Strom-Spannungs-Kennlinie |
| US3593071A (en) * | 1969-04-04 | 1971-07-13 | Ncr Co | Pointed gate semiconductor device |
| US3836993A (en) * | 1971-12-27 | 1974-09-17 | Licentia Gmbh | Magnetic field dependent field effect transistor |
| GB1527773A (en) * | 1974-10-18 | 1978-10-11 | Matsushita Electric Ind Co Ltd | Mos type semiconductor device |
-
1987
- 1987-05-28 JP JP62129872A patent/JPH0620133B2/ja not_active Expired - Lifetime
-
1988
- 1988-03-07 US US07/165,077 patent/US4893156A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03180073A (ja) * | 1989-12-08 | 1991-08-06 | Miyagi Kogyo Koutou Senmon Gatsukouchiyou | Ｍｏｓｆｅｔ装置 |
| JP2007184582A (ja) * | 2005-12-29 | 2007-07-19 | Dongbu Electronics Co Ltd | 狭チャネル金属酸化物半導体トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| US4893156A (en) | 1990-01-09 |
| JPH0620133B2 (ja) | 1994-03-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |