KR20020058571A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 Al2O3를 하부전극과 절연막 사이의 접착층으로 이용하여 절연막으로부터 하부전극으로의 수소확산을 방지할 수 있을 뿐만아니라 접착층의 단차를 줄이고 절연성을 향상시킴으로써 캐패시터의 생산성과 신뢰성을 향상시킨 반도체 장치 및 그 제조 방법을 제공하기 위한 것으로서, 이를 위해 본 발명은 반도체 장치 제조 방법에 있어서, 전도층 상의 절연막을 선택적으로 식각하여 커패시터 콘택홀을 형성하고 상기 콘택홀 내부에 리세스된 플러그를 형성하는 제1단계; 상기 콘택홀 내부의 상기 플러그 상에 베리어메탈층을 형성하고 평탄화하는 제2단계; 상기 제2단계가 완료된 결과물 상에 상기 절연막과 후속 하부전극간의 접착을 위하여 Al2O3를 증착하는 제3단계; 상기 Al2O3접착층을 선택적으로 식각하여 상기 베리어메탈층 상을 드러내는 제4단계; 및 상기 제4단계가 완료된 결과물 상에 하부전극, 유전막 및 상부전극이 적층되는 캐패시터를 형성하는 제5단계를 포함하여 이루어진다.
또한, 본 발명은 반도체 장치에 있어서, 절연막이 도포되어 형성된 캐패시터 콘택홀 내부에 리세스되어 형성된 플러그; 상기 콘택홀 내부의 상기 플러그 상에 형성된 베리어메탈층; 상기 콘택홀 주변의 상기 절연막 상에 형성된 Al2O3접착층; 및상기 베리어메탈층 및 상기 Al2O3접착층 상에 형성된 캐패시터 하부전극을 포함하는 반도체 장치를 제공한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 강유전막을 이용한 캐패시터 및 그 제조 방법에 관한 것이다.
통상적으로 비휘발성 메모리 소자에 적용되는 캐패시터로 층상구조(Bi-layered perovskite)를 갖는 SBT(Sr1Bi2Ta2O9), SBTN(Sr1Bi2(Ta,Nb)O9), BLT(Bi4-xLaxTi3O12)(x는 1 내지 3의 정수) 등이 개발되고 있다.
한편, 강유전물질의 하부전극은 하부층인 절연층과의 접착(Adhesion)은 필수적이다. 이를 위해 접착층(Adhesion Layer)을 필요로 하게 되었고 또한, 이러한 접착층은 열적안전성, 용이한 패터닝 및 절연성 등의 조건이 요구된다.
이러한 문제를 해결하기 위하여 IrO2등의 산화물을 도입하여 접착층으로 이용한다.
도 1은 종래의 IrO2접착층을 이용한 캐패시터를 갖는 반도체소자 단면도를 나타낸다.
이하 도 1를 참조하면, 기판(10)상의 절연막(11)을 선택적으로 식각하여 플러그 형성 부위에 콘택홀(도시하지 않음)을 형성한 후 상기 콘택홀(도시하지 않음) 내부에 리세스된 플러그(12)를 형성한다. 다음으로 Ti/TiN의 베리어메탈층(13)을 형성하되, 상기 콘택홀(도시하지 않음) 내부에만 상기 Ti/TiN의 베리어메탈층(13)이 형성되도록 평탄화한다.
다음으로 IrO2접착층(14)을 증착하며 감광막(도시하지 않음)을 도포하고 현상 및 노광 공정과 반응성 이온 식각법(Reactive Ion Etching; RIE)을 이용하여 패터닝을 하여 후속의 하부전극(15)이 형성될 상기 베리어메탈층(13)을 드러낸다. 다음으로, 하부전극(15)을 형성하며, BLT 유전막(16)과 상부전극(17)을 차례로 증착하여 적층구조의 캐패시터를 형성한다.
후속 공정으로 상기 절연막(11)에 발생한 댕글링본드(Dangling bond)를 제거하기 위해 수소(H2) 확산 공정을 실시한다.
그러나, 전술한 바와 같이 이루어지는 종래의 강유전막 캐패시터를 구비한 반도체소자는 IrO2를 접착층으로 사용함으로서 하부전극(15)과 절연막(11)의 접착력은 증대되나 IrO2의 내부 원자구조가 치밀하지 못하여 후속 열공정시 하부 절연막(11)으로 부터의 수소 확산과 상부에서의 산소 확산 등을 막지 못하며, 식각 시 반응성 이온 식각법(RIE)를 이용하므로 패터닝 후 제거하기 힘든 폴리머(Polymer) 계열의 부산물이 상기 절연막(11) 측벽에 잔류하게 되어 균일한 막의 형성이 어렵고 이러한 상기 폴리머에 의한 베리어메탈층(13)의 어택(Attack)이 발생한다. 또한, 상기의 문제점을 보완하기 위해 접착층(14)의 두께를 500Å 이상으로 할 경우 후속 공정에도 그 타포로지(Topology)를 따라서 진행되기 때문에 MOD(Metal Organic Decomposition)나 졸겔법(Sol-gel)을 통한 강유전막(16) 증착 시 균일한 막 형성이 어렵게 되어 전기적 특성 및 전극용량의 열화를 초래한다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 강유전막 캐패시터를 갖는 반도체 장치 제조 시, 하부전극과 절연막의 접착층으로 Al2O3를 이용함으로서 수소 및 산소의 확산을 방지하며, 균일한 막의 형성과 접착층의 단차를 낮춤으로서 전기적 특성과 전극용량 및 신뢰성을 향상시키는 반도체 장치 및 그 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래의 IrO2접착층을 이용한 캐패시터를 갖는 반도체 장치 단면도,
도 2a 내지 2d는 본 발명의 실시예에 따른 반도체 장치의 제조 공정을 나타내는 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
20 : 기판
21 : 절연막
22 : 플러그
23 : 베리어메탈층
24 : Al2O3접착층
25 : 하부전극
26 : 유전막
27 : 상부전극
상기 목적을 달성하기 위하여 본 발명은 반도체 장치 제조 방법에 있어서, 전도층 상의 절연막을 선택적으로 식각하여 커패시터 콘택홀을 형성하고 상기 콘택홀 내부에 리세스된 플러그를 형성하는 제1단계; 상기 콘택홀 내부의 상기 플러그 상에 베리어메탈층을 형성하고 평탄화하는 제2단계; 상기 제2단계가 완료된 결과물 상에 상기 절연막과 후속 하부전극간의 접착을 위하여 Al2O3를 증착하는 제3단계; 상기 Al2O3접착층을 선택적으로 식각하여 상기 베리어메탈층 상을 드러내는 제4단계; 및 상기 제4단계가 완료된 결과물 상에 하부전극, 유전막 및 상부전극이 적층되는 캐패시터를 형성하는 제5단계를 포함한다.
또한, 본 발명은 반도체 장치에 있어서, 절연막이 도포되어 형성된 캐패시터 콘택홀 내부에 리세스되어 형성된 플러그; 상기 콘택홀 내부의 상기 플러그 상에 형성된 베리어메탈층; 상기 콘택홀 주변의 상기 절연막 상에 형성된 Al2O3접착층;및상기 베리어메탈층 및 상기 Al2O3접착층 상에 형성된 캐패시터 하부전극을 포함하는 반도체 장치를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도 2a 내지 도 2d를 참조하여 설명한다.
도 2d는 본 발명의 반도체 장치를 나타내는 단면도이다.
도 2d를 참조하면, 절연막(21)이 도포되어 형성된 캐패시터 콘택홀(도시하지 않음) 내부에 폴리실리콘 등을 이용한 플러그(22)가 리세스되어 형성되어 있다. 상기 콘택홀(도시하지 않음) 내부의 상기 플러그(22) 상에 Ti/TiN, TiSiN, RuTiN 또는 IrTiN 등을 이용한 베리어메탈층(23)이 형성되어 있고, 상기 콘택홀(도시하지 않음) 주변의 상기 절연막(21) 상에 10Å 내지 500Å의 두께로 Al2O3접착층(24)형성되어 있다. 상기 베리어메탈층(23) 및 상기 Al2O3접착층(25) 상에 Ir, Ru, Ir/IrO2또는 Ru/RuO2등을 이용한 캐패시터 하부전극(25)이 형성되어 있다.
도 2a 내지 도 2d는 본 발명의 반도체 장치 제조 공정을 나타내는 단면도이다.
먼저 도 2a에 도시된 바와 같이, 기판(20) 상의 절연막(21)을 선택적으로 식각하여 캐패시터 콘택홀(도시하지 않음)을 형성하고, 상기 콘택홀(도시하지 않음) 내부에 플러그(22)를 형성하되, 콘택홀(도시하지 않음)의 상부 영역에서 리세스되도록 콘택홀(도시하지 않음) 내부 일부영역에만 플러그(22)를 형성한다. 여기서,상기 절연막(21)은 통상 산화막 계열의 박막이 적용되며 메모리소자의 경우 층간 절연 및 평탄화 등을 고려하여 통상 다층의 산화막이 적용된다.
이어서, Ti/TiN 베리어메탈층(23)을 증착하여 상기 콘택홀(도시하지 않음) 내부에만 형성되도록 평탄화 공정, 예컨대 에치백 또는 CMP(Chemical Mechanical Polishing) 공정을 실시한다. 여기서, 상기 Ti/TiN 베리어메탈층(23)의 증착두께는 플러그(22)가 형성된 이후의 콘택홀(도시하지 않음)의 리세스 정도 및 기타 조건에 따라 결정되며, 베리어메탈은 TiN, TiSiN, RuTiN 도는 IrTiN 중 어느이다.
다음으로 도 2b에 도시된 바와 같이, 10Å 내지 500Å의 두께로 Al2O3접착층(24)을 증착한다. 여기서, Al2O3의 증착은 원자층 증착법(Atomic Layer Deposition; ALD), 화학기상증착법(Chemical Vapor Deposition; CVD) 또는 물리기상증착법(Physical Vapor Deposition; PVD)을 이용한다.
Al2O3는 내부의 원자구조가 치밀하며 절연성이 높아 10Å 내지 500Å의 비교적 얇은 두께로도 산소(O2) 및 수소(H2)의 확산을 방지할 수 있으며, 단차를 줄일 수 있으므로 전체적인 캐패시터의 전기적 특성 또한 향상시킬 수 있다.
다음으로 도 2c에 도시된 바와 같이, 상기 Al2O3접착층(24) 상에 감광막(도시하지 않음)을 도포한 후 노광 및 현상하며, 다시 습식식각을 이용한 선택적 식각을 통하여 상기 베리어층 상의 Al2O3를 제거하여 드러난 상기 베리어메탈층(23) 상에 후속의 하부전극이 형성되도록 한다.
상기 Al2O3는 상기와 같이 습식식각이 가능하여 부산물에 의한 하부 베리어메탈층(23)의 어택을 방지할 수 있으며, 균일한 막의 형성이 가능하다.
다음으로 도 2d에 도시된 바와 같이, 상기의 공정이 완료된 결과물 상에 하부전극(25), 유전막(26) 및 상부전극(27)이 적층되는 캐패시터를 형성한다.
여기서, 상기 하부전극(25)은 Ir, Ru, Ir/IrO2또는 Ru/RuO2등을 이용하며, 상기 유전막(26)은 SBT, SBTN, PZT(Pb(ZrTi)O3), BLT, BT(BaTiO3), ST(SrTiO3) 또는 BST((Ba,Sr)TiO3) 등의 강유전체를 이용한다.
후속으로 상기 공정이 완료된 결과물 상에 300℃ 내지 500℃의 온도 하에서 수소 분위기의 열처리를 1회 내지 3회 실시하여 CMP 공정에 의한 상기 절연막(21)의 댕글링본드(Dangling bond)를 제거한다.
댕글링본드란 어떤 물질 내의 원소의 결합이 이루어지지 않고 남아있는 비결합손으로 주로 CMP 등의 평탄화 공정에 의해 발생하며 이를 제거하기 위해 수소 등을 상기 물질에 투입하여 상기 댕글링본드를 제거한다.
한편, 커패시터는 도면에 도시된 평판형 이외에 ,원통형 또는 오목형 등 다양한 형상으로 제조하는 것이 가능하다.
전술한 것처럼 본 발명의 반도체 장치 및 그 제조 방법은 하부전극과 절연막의 접착층으로 Al2O3를 이용함으로서 수소 및 산소의 확산을 방지하며, 습식식각에 의해 균일한 막의 형성과 부산물의 잔류 방지가 가능할 뿐만아니라 치밀한 내부 원자구조로 인하여 10Å 내지 500Å의 두께로 상기의 목적을 달성할 수 있어 캐패시터의 단차를 줄임으로써 전기적 특성과 전극용량 및 신뢰성을 향상시킬 수 있음을 실시예를 통해 알아보았다.
이상에서 본 발명의 기술 사상을 바람직한 실시예에 따라 구체적으로 기술하였으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 강유전막 캐패시터를 구비한 반도체 장치 및 그 제조 방법에 있어서, Al2O3를 절연층과 하부전극의 접합층으로 이용함으로서 캐패시터의 전기적 특성과 전극용량 및 신뢰성을 향상시킬 수 있다.

Claims (14)

  1. 반도체 장치 제조 방법에 있어서,
    기판 상의 절연막을 선택적으로 식각하여 커패시터 콘택홀을 형성하고 상기 콘택홀 내부에 리세스된 플러그를 형성하는 제1단계;
    상기 콘택홀 내부의 상기 플러그 상에 베리어메탈층을 형성하고 평탄화하는 제2단계;
    상기 제2단계가 완료된 결과물 상에 상기 절연막과 후속 하부전극간의 접착을 위하여 Al2O3접착층을 증착하는 제3단계;
    상기 Al2O3접착층을 선택적으로 식각하여 상기 베리어메탈층 상을 드러내는 제4단계; 및
    상기 제4단계가 완료된 결과물 상에 하부전극, 유전막 및 상부전극이 적층되는 캐패시터를 형성하는 제5단계
    를 포함하여 이루어짐을 특징으로 하는 반도체 장치 제조 방법.
  2. 제 1 항에 있어서,
    상기 제3단계는,
    물리기상증착법, 화학기상증착법 또는 원자층 증착법 중 어느 하나에 의해이루어짐을 특징으로 하는 반도체 장치 제조 방법.
  3. 제1항에 있어서,
    상기 Al2O3접착층을,
    10Å 내지 500Å의 두께로 하는 것을 특징으로 하는 반도체 장치 제조 방법.
  4. 제 1 항에 있어서,
    상기 제4단계는,
    상기 Al2O3상에 감광막을 도포한 후 노광 및 현상하는 단계; 및
    습식식각을 이용한 선택적 식각을 통하여 상기 베리어층 상의 Al2O3를 제거하는 단계
    를 포함하여 이루어짐을 특징으로 반도체 장치 제조 방법.
  5. 제 1 항에 있어서,
    상기 베리어메탈층은,
    Ti/TiN, TiSiN, RuTiN 또는 IrTiN 중 어느 하나를 포함하는 것을 특징으로로하는 반도체 장치 제조 방법.
  6. 제 1 항에 있어서,
    상기 하부전극은,
    Ir, Ru, Ir/IrO2또는 Ru/RuO2중 어느 하나임을 특징으로 하는 반도체 장치 제조 방법.
  7. 제 1 항에 있어서,
    상기 유전막은
    SBT, SBTN, PZT, BLT, BT, ST 또는 BST 중 어느 하나임을 특징으로 하는 반도체 장치 제조 방법.
  8. 제 1 항에 있어서,
    상기 캐패시터는,
    평판형, 원통형, 오목형 중 어느 하나의 형상을 갖는 것을 특징으로 하는 반도체 장치 제조 방법.
  9. 제 1 항에 있어서,
    상기 제5단계 실시 후, 상기 절연막의 댕글링 본드 제거를 위한 수소 확산 공정을 실시하는 제6단계를 더 포함하여 이루어짐을 특징으로 하는 반도체 장치 제조 방법.
  10. 반도체 장치에 있어서,
    절연막이 도포되어 형성된 캐패시터 콘택홀 내부에 리세스되어 형성된 플러그;
    상기 콘택홀 내부의 상기 플러그 상에 형성된 베리어메탈층;
    상기 콘택홀 주변의 상기 절연막 상에 형성된 Al2O3접착층; 및
    상기 베리어메탈층 및 상기 Al2O3접착층 상에 형성된 캐패시터 하부전극
    을 포함하여 이루어진 반도체 장치.
  11. 제 10 항에 있어서,
    상기 Al2O3접착층은
    10Å 내지 500Å의 두께를 갖는 것을 특징으로 하는 반도체 장치.
  12. 제 10 항에 있어서,
    상기 플러그는 폴리실리콘임을 특징으로 하는 반도체 장치.
  13. 제 10 항에 있어서,
    상기 베리어메탈층은,
    Ti/TiN, TiSiN, RuTiN 또는 IrTiN 중 어느 하나임을 특징으로 하는 반도체 장치.
  14. 제 10 항에 있어서,
    상기 하부전극은,
    Ir, Ru, Ir/IrO2또는 Ru/RuO2중 어느 하나임을 특징으로 하는 반도체 장치.
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JPH0714993A (ja) * 1993-06-18 1995-01-17 Mitsubishi Electric Corp 半導体装置およびその製造方法
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