TWI737246B - 鐵電記憶體 - Google Patents

鐵電記憶體 Download PDF

Info

Publication number
TWI737246B
TWI737246B TW109111263A TW109111263A TWI737246B TW I737246 B TWI737246 B TW I737246B TW 109111263 A TW109111263 A TW 109111263A TW 109111263 A TW109111263 A TW 109111263A TW I737246 B TWI737246 B TW I737246B
Authority
TW
Taiwan
Prior art keywords
oxide
hafnium
layer
electrode layer
ferroelectric memory
Prior art date
Application number
TW109111263A
Other languages
English (en)
Other versions
TW202123236A (zh
Inventor
林雨德
李亨元
葉伯淳
楊昕芸
Original Assignee
財團法人工業技術研究院
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 財團法人工業技術研究院 filed Critical 財團法人工業技術研究院
Publication of TW202123236A publication Critical patent/TW202123236A/zh
Application granted granted Critical
Publication of TWI737246B publication Critical patent/TWI737246B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/221—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using ferroelectric capacitors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region

Abstract

本發明提供一種鐵電記憶體，包括：一第一電極層，其主要結晶方向包括(110)或(220)；一第二電極層，與該第一電極層對向設置，其中該第二電極層的主要結晶方向包括(110)或(220)；以及一鐵電層，設置於該第一電極層與該第二電極層之間，其中該鐵電層的主要結晶方向包括(111)。

Description

鐵電記憶體
本發明係有關於一種鐵電記憶體，特別是有關於一種配置有具備特定結晶方向電極層的鐵電記憶體。
鐵電記憶體(Ferroelectric memories)是屬於破壞性讀取記憶體，對於操作次數的要求很高，因此舉凡有關提升操作次數的方法就有其價值性。傳統以氧化鉿(HfO)材料作為基礎的鐵電記憶體技術，其操作劣化大多在106循環之後即會產生，不符產業上的需求。
為提升鐵電記憶體的操作次數，本發明提供一種鐵電記憶體，利用元件結構中環境應力的設計以及配置具備特定結晶方向的電極層，以製作近乎無甦醒現象(nearly wake-up free behavior)的鐵電記憶體。
根據本發明的一實施例，提供一種鐵電記憶體。該鐵電記憶體包括：一第一電極層，其主要結晶方向包括(110)或 (220)；一第二電極層，與該第一電極層對向設置，其中該第二電極層的主要結晶方向包括(110)或(220)；以及一鐵電層，設置於該第一電極層與該第二電極層之間，其中該鐵電層的主要結晶方向包括(111)。
在一實施例中，該第一電極層與該第二電極層包括氮化鈦。在一實施例中，該第一電極層與該第二電極層包括立方晶系。在一實施例中，該第一電極層與該第二電極層的次要結晶方向包括(001)、(002)、(111)、或(200)。
在一實施例中，該鐵電層包括氧化鋯鉿(HfZrOx)(鋯於氧化鋯鉿中的比例介於40-60%)、氧化鉿(HfOx)、氧化矽鉿(HfSiOx)(矽於氧化矽鉿中的比例介於3-6%)、氧化鋁鉿(HfAlOx)(鋁於氧化鋁鉿中的比例介於2-10%)、氧化釓鉿(HfGdOx)(釓於氧化釓鉿中的比例介於2-50%)、氧化釔鉿(HfYOx)(釔於氧化釔鉿中的比例介於2-20%)、氧化鍶鉿(HfSrOx)(鍶於氧化鍶鉿中的比例介於2-40%)、或氧化鑭鋯鉿(HfZrLaOx)(鋯於氧化鑭鋯鉿中的比例介於40-60%、鑭於氧化鑭鋯鉿中的比例介於0.1-2%)。在一實施例中，該鐵電層包括斜方晶相(orthorhombic phase)。在一實施例中，該鐵電層的次要結晶方向包括(002)、(100)、(110)、(020)、(211)、(022)、(220)、(202)、(113)、或(311)。
在一實施例中，本發明鐵電記憶體更包括一應力層，設置於該第一電極層或該第二電極層上。在一實施例中，該應 力層包括半導體材料、介電材料、導電介電材料、或金屬材料。在一實施例中，該應力層包括鋯(Zr)、鉿(Hf)、氮化鈦(TiN)、鈦(Ti)、鉭(Ta)、氮化鉭(TaN)、鉭化矽(TaSi)、碳氮化鉭(TaCN)、氮化鋁鈦(TiAlN)、鋅(Zn)、鎳(Ni)、矽化鎳(NiSi)、釕(Ru)、碳(C)、矽(Si)、氮化矽(SiNx)、鍺(Ge)、鉑(Pt)、鋁(Al)、氮化鋁(AlN)、釔(Y)、釓(Gd)、鍶(Sr)、鎢(W)、矽化鎢(WSi)、氮化鎢(WN)、鎵(Ga)、或氮化鎵(GaN)。在一實施例中，該應力層包括氧化鋅(ZnO)、氧化鈦(TiOx)、氮氧化鈦(TiON)、氮氧化鉭(TaON)、氧化矽(SiOx)、氮氧化矽(SiONx)、氧化釕(RuO)、氧化釕鍶(SrRuO)、氧化鉿鍶(SrHfO3)、氧化鍺(GeO)、氧化鉭(TaO)、或五氧化二鉭(Ta2O5)。
根據本發明的一實施例，提供一種鐵電記憶體。該鐵電記憶體包括：一基板；一第一導電層，設置於該基板上；一圖案化氧化層，設置於該第一導電層與該基板上，露出部分的該第一導電層；一第二導電層，設置於露出的該第一導電層與該圖案化氧化層上；一第一電極層，設置於露出的該第一導電層與該第二導電層上，其中該第一電極層的主要結晶方向包括(110)或(220)；一鐵電層(ferroelectric layer)，設置於該第一電極層上，其中該鐵電層的主要結晶方向包括(111)；一第二電極層，設置於該鐵電層上，其中該第二電極層的主要結晶方向包括(110)或(220)；一應力層，設置於該第二電極層之間；以及一第三導電層，設置於該應力層與該第二電極層上。
在一實施例中，該第一導電層、該第二導電層、以及該第三導電層包括半導體材料、導電介電材料(conductive dielectrics)、或金屬材料。
在一實施例中，該圖案化氧化層包括氧化矽、氮化矽、或氮氧化矽。
本發明藉由元件結構中環境應力的設計(即應力層的配置)，使鐵電層周圍產生高強度的環境應力。另一方面，藉由配置在鐵電層兩側的電極層使其具備特定材料及特定結晶方向的設計(例如電極層由氮化鈦(TiN)所構成，其主要結晶方向為(110))，使得本發明鐵電記憶體其鐵電層中相較於其他晶相(單斜晶相(M-phase)、正方晶相(T-phase))，係以斜方晶相(O-phase)所佔的容積百分比最高，促使鐵電層獲得較多且穩定的鐵電性質，有利於元件裝置的操作，例如可有效提升元件的操作次數達1010或更多，減緩操作劣化的情況。
10、100:鐵電記憶體
12、200:第一電極層
14、240:第二電極層
16、220:鐵電層
18、260:應力層
120:基板
140:第一導電層
160:圖案化氧化層
180:第二導電層
280:第三導電層
300:退火製程
第1圖係根據本發明的一實施例，一種鐵電記憶體的剖面示意圖；
第2圖係根據本發明的一實施例，一種鐵電記憶體的剖面示意圖；
第3A-3E圖係根據本發明的一實施例，一種鐵電記憶體製造方法的剖面示意圖；以及
第4圖係根據本發明的一實施例，顯示鐵電記憶體其操作次數與殘 餘極化量(remanent polarization，Pr)的關係。
請參閱第1圖，本發明提供一種鐵電記憶體10。第1圖為鐵電記憶體10的剖面示意圖。
鐵電記憶體(Ferroelectric RAM，FeRAM)10包括第一電極層12、第二電極層14、以及鐵電層16。第二電極層14與第一電極層12對向設置。鐵電層16設置於第一電極層12與第二電極層14之間。第一電極層12與第二電極層14的主要結晶方向(dominant crystallographic orientation)包括(110)或(220)。鐵電層16的主要結晶方向包括(111)。
在一實施例中，第一電極層12與第二電極層14可包括但不限定於下列材料，例如，氮化鈦(TiN)。在一實施例中，第一電極層12與第二電極層14可包括立方晶系(cubic crystal system)。在一實施例中，第一電極層12與第二電極層14的次要結晶方向可包括(001)、(002)、(111)、或(200)。
在一實施例中，鐵電層16可包括但不限定於下列材料，例如，氧化鋯鉿(HfZrOx)(鋯於氧化鋯鉿中的比例介於40-60%)、氧化鉿(HfOx)、氧化矽鉿(HfSiOx)(矽於氧化矽鉿中的比例介於3-6%)、氧化鋁鉿(HfAlOx)(鋁於氧化鋁鉿中的比例介於2-10%)、氧化釓鉿(HfGdOx)(釓於氧化釓鉿中的比例介於2-50%)、氧化釔鉿(HfYOx)(釔於氧化釔鉿中的比例介於2-20%)、 氧化鍶鉿(HfSrOx)(鍶於氧化鍶鉿中的比例介於2-40%)、或氧化鑭鋯鉿(HfZrLaOx)(鋯於氧化鑭鋯鉿中的比例介於40-60%、鑭於氧化鑭鋯鉿中的比例介於0.1-2%)。在一實施例中，鐵電層16可包括斜方晶相(orthorhombic phase)。在一實施例中，鐵電層16的次要結晶方向可包括(002)、(100)、(110)、(020)、(211)、(022)、(220)、(202)、(113)、或(311)。
在一實施例中，本發明鐵電記憶體10更包括應力層18，設置於第二電極層14上。在一實施例中，應力層18可包括半導體材料、介電材料、導電介電材料、或金屬材料。在一實施例中，應力層18可包括但不限定於下列材料，例如，鋯(Zr)、鉿(Hf)、氮化鈦(TiN)、鈦(Ti)、鉭(Ta)、氮化鉭(TaN)、鉭化矽(TaSi)、碳氮化鉭(TaCN)、氮化鋁鈦(TiAlN)、鋅(Zn)、鎳(Ni)、矽化鎳(NiSi)、釕(Ru)、碳(C)、矽(Si)、氮化矽(SiNx)、鍺(Ge)、鉑(Pt)、鋁(Al)、氮化鋁(AlN)、釔(Y)、釓(Gd)、鍶(Sr)、鎢(W)、矽化鎢(WSi)、氮化鎢(WN)、鎵(Ga)、或氮化鎵(GaN)等金屬或半導體材料。在一實施例中，應力層18可包括但不限定於下列材料，例如，氧化鋅(ZnO)、氧化鈦(TiOx)、氮氧化鈦(TiON)、氮氧化鉭(TaON)、氧化矽(SiOx)、氮氧化矽(SiONx)、氧化釕(RuO)、氧化釕鍶(SrRuO)、氧化鉿鍶(SrHfO3)、氧化鍺(GeO)、氧化鉭(TaO)、或五氧化二鉭(Ta2O5)等介電或導電介電材料。
請參閱第2圖，根據本發明的一實施例，提供一種鐵電記憶體100。第2圖為鐵電記憶體100的剖面示意圖。
鐵電記憶體(Ferroelectric RAM，FeRAM)100包括基板120、第一導電層140、圖案化氧化層160、第二導電層180、第一電極層200、鐵電層220、第二電極層240、應力層260、以及第三導電層280。第一導電層140設置於基板120上。圖案化氧化層160設置於第一導電層140與基板120上，露出部分的第一導電層140。第二導電層180設置於露出的第一導電層140與圖案化氧化層160上。第一電極層200設置於露出的第一導電層140與第二導電層180上，且第一電極層200的主要結晶方向(dominant crystallographic orientation)包括(110)或(220)。鐵電層220設置於第一電極層200上，且鐵電層220的主要結晶方向包括(111)。第二電極層240設置於鐵電層220上，且第二電極層240的主要結晶方向包括(110)或(220)。應力層260設置於第二電極層240之間。第三導電層280設置於應力層260與第二電極層240上。
在一實施例中，圖案化氧化層160可包括但不限定於下列材料，例如，氧化矽、氮化矽、或氮氧化矽。
在一實施例中，第一導電層140、第二導電層180、以及第三導電層280可包括半導體材料、導電介電材料(conductive dielectrics)、或金屬材料。在一實施例中，第一導電層140、第二導電層180、以及第三導電層280可包括但不限定於下列材料，例如，鋯(Zr)、鉿(Hf)、氮化鈦(TiN)、鈦(Ti)、鉭(Ta)、氮化鉭(TaN)、鉭化矽(TaSi)、碳氮化鉭(TaCN)、氮化鋁鈦(TiAlN)、鋅(Zn)、鎳(Ni)、矽化鎳(NiSi)、釕(Ru)、碳(C)、矽(Si)、氮化矽(SiNx)、 鍺(Ge)、鉑(Pt)、鋁(Al)、氮化鋁(AlN)、釔(Y)、釓(Gd)、鍶(Sr)、鎢(W)、矽化鎢(WSi)、氮化鎢(WN)、鎵(Ga)、或氮化鎵(GaN)等金屬或半導體材料。在一實施例中，第一導電層140、第二導電層180、以及第三導電層280可包括但不限定於下列材料，例如，氧化鋅(ZnO)、氧化鈦(TiOx)、氮氧化鈦(TiON)、氮氧化鉭(TaON)、氧化矽(SiOx)、氮氧化矽(SiONx)、氧化釕(RuO)、氧化釕鍶(SrRuO)、氧化鉿鍶(SrHfO3)、氧化鍺(GeO)、氧化鉭(TaO)、或五氧化二鉭(Ta2O5)等導電介電材料。
在一實施例中，第一電極層200與第二電極層240可包括但不限定於下列材料，例如，氮化鈦(TiN)。在一實施例中，第一電極層200與第二電極層240可包括立方晶系(cubic crystal system)。在一實施例中，第一電極層200與第二電極層240的次要結晶方向可包括(001)、(002)、(111)、或(200)。
在一實施例中，鐵電層220可包括但不限定於下列材料，例如，氧化鋯鉿(HfZrOx)(鋯於氧化鋯鉿中的比例介於40-60%)、氧化鉿(HfOx)、氧化矽鉿(HfSiOx)(矽於氧化矽鉿中的比例介於3-6%)、氧化鋁鉿(HfAlOx)(鋁於氧化鋁鉿中的比例介於2-10%)、氧化釓鉿(HfGdOx)(釓於氧化釓鉿中的比例介於2-50%)、氧化釔鉿(HfYOx)(釔於氧化釔鉿中的比例介於2-20%)、氧化鍶鉿(HfSrOx)(鍶於氧化鍶鉿中的比例介於2-40%)、或氧化鑭鋯鉿(HfZrLaOx)(鋯於氧化鑭鋯鉿中的比例介於40-60%、鑭於氧化鑭鋯鉿中的比例介於0.1-2%)。在一實施例中，鐵電層220可包 括斜方晶相(orthorhombic phase)。在一實施例中，鐵電層220的次要結晶方向可包括(002)、(100)、(110)、(020)、(211)、(022)、(220)、(202)、(113)、或(311)。
在一實施例中，應力層260可包括半導體材料、介電材料、導電介電材料、或金屬材料。在一實施例中，應力層260可包括但不限定於下列材料，例如，鋯(Zr)、鉿(Hf)、氮化鈦(TiN)、鈦(Ti)、鉭(Ta)、氮化鉭(TaN)、鉭化矽(TaSi)、碳氮化鉭(TaCN)、氮化鋁鈦(TiAlN)、鋅(Zn)、鎳(Ni)、矽化鎳(NiSi)、釕(Ru)、碳(C)、矽(Si)、氮化矽(SiNx)、鍺(Ge)、鉑(Pt)、鋁(Al)、氮化鋁(AlN)、釔(Y)、釓(Gd)、鍶(Sr)、鎢(W)、矽化鎢(WSi)、氮化鎢(WN)、鎵(Ga)、或氮化鎵(GaN)等金屬或半導體材料。在一實施例中，應力層260可包括但不限定於下列材料，例如，氧化鋅(ZnO)、氧化鈦(TiOx)、氮氧化鈦(TiON)、氮氧化鉭(TaON)、氧化矽(SiOx)、氮氧化矽(SiONx)、氧化釕(RuO)、氧化釕鍶(SrRuO)、氧化鉿鍶(SrHfO3)、氧化鍺(GeO)、氧化鉭(TaO)、或五氧化二鉭(Ta2O5)等介電或導電介電材料。
請參閱第3A-3E圖，根據本發明的一實施例，提供一種鐵電記憶體的製造方法。第3A-3E圖為鐵電記憶體製造方法的剖面示意圖。
首先，如第3A圖所示，提供基板120，其上形成有第一導電層140。在一實施例中，可利用電漿增強化學氣相沈積法(plasma-enhanced CVD，PECVD)、化學氣相沈積法(CVD)、或 原子層沈積法(atomic layer deposition，ALD)沈積第一導電層140。
之後，如第3B圖所示，形成圖案化氧化層160於第一導電層140與基板120上，露出部分的第一導電層140。之後，形成第二導電層180於露出的第一導電層140與圖案化氧化層160上。在一實施例中，根據圖案化氧化層160開口的不同深寬比，可利用不同的沈積製程將第二導電層180沈積於第一導電層140與圖案化氧化層160上。例如，當開口的深寬比小於3時，可利用電漿增強化學氣相沈積法(plasma-enhanced CVD，PECVD)沈積第二導電層180，當開口的深寬比介於3至10時，可利用化學氣相沈積法(CVD)沈積第二導電層180，而當開口的深寬比大於10時，則可利用原子層沈積法(atomic layer deposition，ALD)沈積第二導電層180。
之後，如第3C圖所示，形成第一電極層200於露出的第一導電層140與第二導電層180上。在一實施例中，可利用物理氣相沈積法(PVD)或化學氣相沈積法(CVD)或原子層沈積法(ALD)沈積第一電極層200。之後，形成鐵電層220於第一電極層200上。在一實施例中，可利用原子層沈積法(atomic layer deposition，ALD)沈積鐵電層220。之後，形成第二電極層240於鐵電層220上。在一實施例中，可利用物理氣相沈積法(PVD)或化學氣相沈積法(CVD)或原子層沈積法(ALD)沈積第二電極層240。
之後，如第3D圖所示，填入應力層260於第二電極層240之間。在一實施例中，可利用例如化學氣相沈積法(CVD)或原子層沈積法(atomic layer deposition，ALD)進行應力層260的沈積。
之後，如第3E圖所示，形成第三導電層280於應力層260與第二電極層240上。在一實施例中，可利用電漿增強化學氣相沈積法(plasma-enhanced CVD，PECVD)、化學氣相沈積法(CVD)、或原子層沈積法(atomic layer deposition，ALD)沈積第三導電層280。之後，實施退火製程300。在一實施例中，退火製程300的溫度大約介於攝氏350至600度。至此，即完成本實施例鐵電記憶體的製作。
實施例1
於特定條件下鐵電層中不同晶相所佔容積百分比(volume percentage)
在本實施例中，於特定條件下，針對提供的鐵電記憶體I、鐵電記憶體II、以及鐵電記憶體III其鐵電層中不同晶相(包括單斜晶相(monoclinic phase，M-phase)、斜方晶相(orthorhombic phase，O-phase)、以及正方晶相(tetragonal phase，T-phase))所佔的容積百分比進行驗證，其中單斜晶相(M-phase)對應產生介電性質，斜方晶相(O-phase)對應產生鐵電(ferroelectric)性質，正方晶相(T-phase)對應產生反鐵電(antiferroelectric)性質。鐵電記憶體I、鐵電記憶體II、以及鐵電記憶體III的元件裝置結構如第1圖所 示。鐵電記憶體I的鐵電層由氧化鋯鉿(HfZrOx)所構成，第一與第二電極層由氮化鈦(TiN)所構成，且第一與第二電極層的主要結晶方向為(100)。鐵電記憶體II的鐵電層由氧化鋯鉿(HfZrOx)所構成，第一與第二電極層由氮化鈦(TiN)所構成，且第一與第二電極層的主要結晶方向為(111)。鐵電記憶體III的鐵電層由氧化鋯鉿(HfZrOx)所構成，第一與第二電極層由氮化鈦(TiN)所構成，且第一與第二電極層的主要結晶方向為(110)。於上述所配置具有特定結晶方向的電極層、以及施加2.5MV/cm電場強度、施加1GPa應力的條件下，各鐵電層中的結晶顆粒產生結晶行為上的變化，而獲得鐵電記憶體I、鐵電記憶體II、以及鐵電記憶體III其鐵電層中不同晶相所佔的容積百分比，數值如表1所示。
Figure 109111263-A0101-12-0012-1
由表1可知，在上述測試條件下，鐵電記憶體I(氮化鈦(TiN)電極層的主要結晶方向為(100))其鐵電層中以單斜晶相(M-phase)所佔的容積百分比最高(達80%)，斜方晶相(O-phase)佔 13%，表示此時鐵電記憶體I的鐵電層具備較多介電性質。鐵電記憶體II(氮化鈦(TiN)電極層的主要結晶方向為(111))其鐵電層中同樣以單斜晶相(M-phase)所佔的容積百分比最高(達70%)，斜方晶相(O-phase)佔23%，表示此時鐵電記憶體II的鐵電層亦具備較多介電性質。然而，本發明鐵電記憶體III(氮化鈦(TiN)電極層的主要結晶方向為(110))其鐵電層中以斜方晶相(O-phase)所佔的容積百分比最高(達81%)，表示此時鐵電記憶體III的鐵電層具備較多鐵電性質，有利於元件裝置的操作。
實施例2
鐵電記憶體其操作次數與殘餘極化量(remanent polarization，Pr)的關係
在本實施例中，根據實施例1所示元件裝置的結構配置，在施加2.5MV/cm電場強度、施加1GPa應力的條件下，對鐵電記憶體I以及鐵電記憶體III進行其殘餘極化量(remanent polarization，Pr)隨操作次數(cycle)變化的測試，結果如第4圖所示。
由第4圖可看出，在上述測試條件下，當操作次數逐步增加時，鐵電記憶體I(氮化鈦(TiN)電極層的主要結晶方向為(100))的殘餘極化量(Pr)隨操作次數增加的變化，已看出有明顯的甦醒現象(wake-up behavior)，且當操作次數增加至104時，即開始產生疲勞效應(fatigue effect)。然而，對於本發明鐵電記憶體III(氮化鈦(TiN)電極層的主要結晶方向為(110))，在整個元件裝置的 操作過程中，其殘餘極化量(Pr)不但較鐵電記憶體I高出許多，即便操作次數增加達106時，其殘餘極化量(Pr)的數值變化仍可維持平緩，呈現所謂的近乎無甦醒現象(nearly wake-up free behavior)的特性，而此特性將相當有助於提升元件裝置的操作次數達1010或更多。
本發明藉由元件結構中環境應力的設計(即應力層的配置)，使鐵電層周圍產生高強度的環境應力。另一方面，藉由配置在鐵電層兩側的電極層使其具備特定材料及特定結晶方向的設計(例如電極層由氮化鈦(TiN)所構成，其主要結晶方向為(110))，使得本發明鐵電記憶體其鐵電層中相較於其他晶相(單斜晶相(M-phase)、正方晶相(T-phase))，係以斜方晶相(O-phase)所佔的容積百分比最高，促使鐵電層獲得較多且穩定的鐵電性質，有利於元件裝置的操作，例如可有效提升元件的操作次數達1010或更多，減緩操作劣化的情況。
上述實施例之特徵有利於本技術領域中具有通常知識者理解本發明。本技術領域中具有通常知識者應理解可採用本發明作基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本發明精神與範疇，並可在未脫離本發明之精神與範疇的前提下進行改變、替換、或更動。
10:鐵電記憶體
12:第一電極層
14:第二電極層
16:鐵電層
18:應力層

Claims (21)

  1. 一種鐵電記憶體，包括：一第一電極層，其主要結晶方向包括(110)或(220)；一第二電極層，與該第一電極層對向設置，其中該第二電極層的主要結晶方向包括(110)或(220)；以及一鐵電層，設置於該第一電極層與該第二電極層之間，其中該鐵電層的主要結晶方向包括(111)，且該鐵電層包括氧化鋯鉿(HfZrOx)(鋯於氧化鋯鉿中的比例介於40-60%)、氧化鉿(HfOx)、氧化矽鉿(HfSiOx)(矽於氧化矽鉿中的比例介於3-6%)、氧化鋁鉿(HfAlOx)(鋁於氧化鋁鉿中的比例介於2-10%)、氧化釓鉿(HfGdOx)(釓於氧化釓鉿中的比例介於2-50%)、氧化釔鉿(HfYOx)(釔於氧化釔鉿中的比例介於2-20%)、氧化鍶鉿(HfSrOx)(鍶於氧化鍶鉿中的比例介於2-40%)、或氧化鑭鋯鉿(HfZrLaOx)(鋯於氧化鑭鋯鉿中的比例介於40-60%、鑭於氧化鑭鋯鉿中的比例介於0.1-2%)。
  2. 如申請專利範圍第1項所述的鐵電記憶體，其中該第一電極層與該第二電極層包括氮化鈦。
  3. 如申請專利範圍第1項所述的鐵電記憶體，其中該第一電極層與該第二電極層包括立方晶系。
  4. 如申請專利範圍第1項所述的鐵電記憶體，其中該第一電極層與該第二電極層的次要結晶方向包括(001)、(002)、(111)、或(200)。
  5. 如申請專利範圍第1項所述的鐵電記憶體，其中該鐵 電層包括斜方晶相(orthorhombic phase)。
  6. 如申請專利範圍第1項所述的鐵電記憶體，其中該鐵電層的次要結晶方向包括(002)、(100)、(110)、(020)、(211)、(022)、(220)、(202)、(113)、或(311)。
  7. 如申請專利範圍第1項所述的鐵電記憶體，更包括一應力層，設置於該第一電極層或該第二電極層上。
  8. 如申請專利範圍第7項所述的鐵電記憶體，其中該應力層包括半導體材料、介電材料、導電介電材料、或金屬材料。
  9. 如申請專利範圍第8項所述的鐵電記憶體，其中該應力層包括鋯(Zr)、鉿(Hf)、氮化鈦(TiN)、鈦(Ti)、鉭(Ta)、氮化鉭(TaN)、鉭化矽(TaSi)、碳氮化鉭(TaCN)、氮化鋁鈦(TiAlN)、鋅(Zn)、鎳(Ni)、矽化鎳(NiSi)、釕(Ru)、碳(C)、矽(Si)、氮化矽(SiNx)、鍺(Ge)、鉑(Pt)、鋁(Al)、氮化鋁(AlN)、釔(Y)、釓(Gd)、鍶(Sr)、鎢(W)、矽化鎢(WSi)、氮化鎢(WN)、鎵(Ga)、或氮化鎵(GaN)。
  10. 如申請專利範圍第8項所述的鐵電記憶體，其中該應力層包括氧化鋅(ZnO)、氧化鈦(TiOx)、氮氧化鈦(TiON)、氮氧化鉭(TaON)、氧化矽(SiOx)、氮氧化矽(SiONx)、氧化釕(RuO)、氧化釕鍶(SrRuO)、氧化鉿鍶(SrHfO3)、氧化鍺(GeO)、氧化鉭(TaO)、或五氧化二鉭(Ta2O5)。
  11. 一種鐵電記憶體，包括：一基板；一第一導電層，設置於該基板上；一圖案化氧化層，設置於該第一導電層與該基板上，露出部分的 該第一導電層；一第二導電層，設置於露出的該第一導電層與該圖案化氧化層上；一第一電極層，設置於露出的該第一導電層與該第二導電層上，其中該第一電極層的主要結晶方向包括(110)或(220)；一鐵電層，設置於該第一電極層上，其中該鐵電層的主要結晶方向包括(111)，且該鐵電層包括氧化鋯鉿(HfZrOx)(鋯於氧化鋯鉿中的比例介於40-60%)、氧化鉿(HfOx)、氧化矽鉿(HfSiOx)(矽於氧化矽鉿中的比例介於3-6%)、氧化鋁鉿(HfAlOx)(鋁於氧化鋁鉿中的比例介於2-10%)、氧化釓鉿(HfGdOx)(釓於氧化釓鉿中的比例介於2-50%)、氧化釔鉿(HfYOx)(釔於氧化釔鉿中的比例介於2-20%)、氧化鍶鉿(HfSrOx)(鍶於氧化鍶鉿中的比例介於2-40%)、或氧化鑭鋯鉿(HfZrLaOx)(鋯於氧化鑭鋯鉿中的比例介於40-60%、鑭於氧化鑭鋯鉿中的比例介於0.1-2%)；一第二電極層，設置於該鐵電層上，其中該第二電極層的主要結晶方向包括(110)或(220)；一應力層，設置於該第二電極層之間；以及一第三導電層，設置於該應力層與該第二電極層上。
  12. 如申請專利範圍第11項所述的鐵電記憶體，其中該第一導電層、該第二導電層、以及該第三導電層包括半導體材料、導電介電材料、或金屬材料。
  13. 如申請專利範圍第11項所述的鐵電記憶體，其中該圖案化氧化層包括氧化矽、氮化矽、或氮氧化矽。
  14. 如申請專利範圍第11項所述的鐵電記憶體，其中該 第一電極層與該第二電極層包括氮化鈦。
  15. 如申請專利範圍第11項所述的鐵電記憶體，其中該第一電極層與該第二電極層包括立方晶系。
  16. 如申請專利範圍第11項所述的鐵電記憶體，其中該第一電極層與該第二電極層的次要結晶方向包括(001)、(002)、(111)、或(200)。
  17. 如申請專利範圍第11項所述的鐵電記憶體，其中該鐵電層包括斜方晶相(orthorhombic phase)。
  18. 如申請專利範圍第11項所述的鐵電記憶體，其中該鐵電層的次要結晶方向包括(002)、(100)、(110)、(020)、(211)、(022)、(220)、(202)、(113)、或(311)。
  19. 如申請專利範圍第11項所述的鐵電記憶體，其中該應力層包括半導體材料、介電材料、導電介電材料、或金屬材料。
  20. 如申請專利範圍第19項所述的鐵電記憶體，其中該應力層包括鋯(Zr)、鉿(Hf)、氮化鈦(TiN)、鈦(Ti)、鉭(Ta)、氮化鉭(TaN)、鉭化矽(TaSi)、碳氮化鉭(TaCN)、氮化鋁鈦(TiAlN)、鋅(Zn)、鎳(Ni)、矽化鎳(NiSi)、釕(Ru)、碳(C)、矽(Si)、氮化矽(SiNx)、鍺(Ge)、鉑(Pt)、鋁(Al)、氮化鋁(AlN)、釔(Y)、釓(Gd)、鍶(Sr)、鎢(W)、矽化鎢(WSi)、氮化鎢(WN)、鎵(Ga)、或氮化鎵(GaN)。
  21. 如申請專利範圍第19項所述的鐵電記憶體，其中該應力層包括氧化鋅(ZnO)、氧化鈦(TiOx)、氮氧化鈦(TiON)、氮氧化鉭(TaON)、氧化矽(SiOx)、氮氧化矽(SiONx)、氧化釕(RuO)、氧化釕鍶(SrRuO)、氧化鉿鍶(SrHfO3)、氧化鍺(GeO)、氧化鉭 (TaO)、或五氧化二鉭(Ta2O5)。
TW109111263A 2019-12-06 2020-04-01 鐵電記憶體 TWI737246B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201911243677.7A CN112928116B (zh) 2019-12-06 2019-12-06 铁电记忆体
CN201911243677.7 2019-12-06

Publications (2)

Publication Number Publication Date
TW202123236A TW202123236A (zh) 2021-06-16
TWI737246B true TWI737246B (zh) 2021-08-21

Family

ID=75981941

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109111263A TWI737246B (zh) 2019-12-06 2020-04-01 鐵電記憶體

Country Status (3)

Country Link
US (1) US11017830B1 (zh)
CN (1) CN112928116B (zh)
TW (1) TWI737246B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10319426B2 (en) * 2017-05-09 2019-06-11 Micron Technology, Inc. Semiconductor structures, memory cells and devices comprising ferroelectric materials, systems including same, and related methods
TWI744784B (zh) * 2020-02-03 2021-11-01 財團法人工業技術研究院 鐵電記憶體及其製造方法
KR20220106336A (ko) * 2021-01-22 2022-07-29 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR20220114406A (ko) 2021-02-08 2022-08-17 삼성전자주식회사 유전 박막 구조체 및 이를 포함하는 전자 소자
US11903217B2 (en) * 2021-08-05 2024-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Ferroelectric memory device with a metal layer having a crystal orientation for improving ferroelectric polarization and method for forming the ferroelectric memory device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI536625B (zh) * 2013-09-13 2016-06-01 美光科技公司 形成鐵電記憶體單元之方法及相關之半導體裝置結構

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100219522B1 (ko) * 1997-01-10 1999-09-01 윤종용 단결정 강유전체막을 구비하는 반도체장치 및 그 제조방법
US6110582A (en) * 1997-09-08 2000-08-29 Seagate Technology, Inc. Substantially two dimensional isotropic magnetic recording medium comprising a NiAl underlayer
US6221481B1 (en) * 1997-12-12 2001-04-24 Seagate Technology Llc High Cr, low saturation magnetization intermediate magnetic layer for high coercivity and low medium noise
US20020153543A1 (en) * 1998-09-29 2002-10-24 Takeshi Kijima Method for manufacturing oxide ferroelectric thin film oxide ferroelectric thin film and oxide ferroelectric thin film element
JP4507491B2 (ja) * 2002-12-27 2010-07-21 セイコーエプソン株式会社 薄膜及び素子
KR100695139B1 (ko) * 2005-02-07 2007-03-14 삼성전자주식회사 강유전체 기록 매체 및 그의 기록 방법
JP5010121B2 (ja) * 2005-08-17 2012-08-29 セイコーエプソン株式会社 半導体装置の製造方法
US7768050B2 (en) * 2006-07-07 2010-08-03 The Trustees Of The University Of Pennsylvania Ferroelectric thin films
JP5205741B2 (ja) 2006-11-14 2013-06-05 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5828293B2 (ja) * 2011-05-17 2015-12-02 三菱マテリアル株式会社 Ｐｚｔ強誘電体薄膜の製造方法
US9053802B2 (en) 2013-06-04 2015-06-09 Namlab Ggmbh Ferroelectric memory cell for an integrated circuit
JP6217260B2 (ja) * 2013-09-09 2017-10-25 富士通セミコンダクター株式会社 半導体装置、及び半導体装置の製造方法
US10242989B2 (en) * 2014-05-20 2019-03-26 Micron Technology, Inc. Polar, chiral, and non-centro-symmetric ferroelectric materials, memory cells including such materials, and related devices and methods
WO2016115826A1 (zh) * 2015-01-24 2016-07-28 复旦大学 非破坏性读出铁电存储器及其制备方法和操作方法
DE102015015854B4 (de) 2015-12-03 2021-01-28 Namlab Ggmbh Integrierte Schaltung mit einer ferroelektrischen Speicherzelle und Verwendung der integrierten Schaltung
KR101956975B1 (ko) * 2016-02-05 2019-03-11 한양대학교 산학협력단 메모리 소자
US10056393B2 (en) 2016-03-01 2018-08-21 Namlab Ggmbh Application of antiferroelectric like materials in non-volatile memory devices
TWI611515B (zh) 2016-11-15 2018-01-11 National Taiwan Normal University 採用應變閘極工程與鐵電負電容介電質之動態隨機記憶體及其製造方法
KR20180133167A (ko) 2017-06-05 2018-12-13 에스케이하이닉스 주식회사 강유전성 메모리 소자
KR20190008049A (ko) * 2017-07-14 2019-01-23 에스케이하이닉스 주식회사 강유전성 메모리 소자의 제조 방법
TWI739051B (zh) * 2018-12-13 2021-09-11 財團法人工業技術研究院 鐵電記憶體

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI536625B (zh) * 2013-09-13 2016-06-01 美光科技公司 形成鐵電記憶體單元之方法及相關之半導體裝置結構
US20170186757A1 (en) * 2013-09-13 2017-06-29 Micron Technology, Inc. Methods of forming a ferroelectric memory cell

Also Published As

Publication number Publication date
CN112928116A (zh) 2021-06-08
CN112928116B (zh) 2024-03-22
TW202123236A (zh) 2021-06-16
US11017830B1 (en) 2021-05-25
US20210174855A1 (en) 2021-06-10

Similar Documents

Publication Publication Date Title
TWI737246B (zh) 鐵電記憶體
Lehninger et al. Back‐end‐of‐line compatible low‐temperature furnace anneal for ferroelectric hafnium zirconium oxide formation
TWI536625B (zh) 形成鐵電記憶體單元之方法及相關之半導體裝置結構
US11950429B2 (en) Ferroelectric capacitors, transistors, memory devices, and methods of manufacturing ferroelectric devices
US10833091B2 (en) Ferroelectric memories
US20140070289A1 (en) Ferroelectric memory and manufacturing method thereof
US8723250B2 (en) Integrated circuit devices including complex dielectric layers and related fabrication methods
CN107452742A (zh) 半导体强电介质存储元件的制造方法和半导体强电介质存储晶体管
TWI443745B (zh) 高ｋ介電材料及形成高ｋ介電材料之方法
US11968841B2 (en) Ferroelectric device based on hafnium zirconate and method of fabricating the same
JP2014520404A (ja) 高誘電率ペロブスカイト材料ならびにその作製および使用方法
TWI744784B (zh) 鐵電記憶體及其製造方法
Zhao et al. Impact of molybdenum oxide electrode on the ferroelectricity of doped-hafnia oxide capacitors
JP5010121B2 (ja) 半導体装置の製造方法
JP4928098B2 (ja) 強誘電体キャパシタの製造方法
KR102459559B1 (ko) 적층형 강유전체 막을 갖는 FeRAM 및 이의 형성 방법
CN114974893A (zh) 一种成分梯度分布的氧化铪基铁电薄膜和铁电电容器及制备方法
TWI775427B (zh) 鐵電記憶體
US20210098596A1 (en) Thin film structure and electronic device including the same
TW202405912A (zh) 半導體元件的製造方法
JP2014239255A (ja) 半導体装置および半導体装置の製造方法