CN207719209U - 存储器及半导体器件 - Google Patents

Abstract

本实用新型提供一种存储器及半导体器件，在基底上形成有多个呈阵列排布的有源区，每一有源区中均定义有一个第一离子布植区和两个第二离子布植区，在基底内形成有多条字线，每一有源区均与两条字线相交，其中两条字线分别穿越有源区中位于第一离子布植区和第二离子布植区之间的部分，第一离子布植区位于两条字线之间，第二离子布植区位于有源区中字线远离第一离子布植区的一侧，并且第一离子布植区与第二离子布植区的底部相对于基底的上表面在基底中的深度位置互不相同，从而可以避免存储晶体管之间的相互影响，提高半导体器件的电学性能。

Description

存储器及半导体器件

技术领域

本实用新型涉及半导体技术领域，具体涉及一种存储器及半导体器件。

背景技术

存储器通常包括存储电容器以及连接到所述存储电容器的存储晶体管，所述存储电容器用来存储代表存储信息的电荷。所述存储晶体管中形成有源区、漏区和栅极，所述栅极用于控制所述源区和漏区之间的电流流动，并连接至字线，所述源区用于构成位线接触区，以连接至位线，所述漏区用于构成存储节点接触区，以连接至存储电容器。

然而，目前的存储器中，相邻存储晶体管之间会产生相互影响，进而对存储器的性能造成了影响。

实用新型内容

本实用新型的主要目的在于提供一种存储器及半导体器件，每一有源区均与两条字线相交，位于两条字线之间的位线接触区的深度与位于两条字线外侧的存储节点接触区的深度互不相同，形成非对称结构，以此减小相邻器件之间的影响，提高半导体器件的性能。

为实现上述目的，本实用新型提供一种存储器，包括：

一基底，形成有多个呈阵列排布的有源区，每一所述有源区中均定义有一个第一离子布植区和两个第二离子布植区，两个所述第二离子布植区分别位于所述第一离子布植区的两侧；以及

多条字线，形成在所述基底内，每一所述有源区均与两条所述字线相交，以用于在所述有源区中分别构成两个存储晶体管的栅极，其中两条所述字线分别穿越所述有源区中位于所述第一离子布植区和所述第二离子布植区之间的部分，以利用所述字线使第一离子布植区和所述第二离子布植区相互分隔，所述第一离子布植区位于两条所述字线之间，所述第二离子布植区位于所述有源区中所述字线远离所述第一离子布植区的一侧，并且所述第一离子布植区与所述第二离子布植区的底部相对于所述基底的上表面在所述基底中的深度位置互不相同。

可选的，所述第一离子布植区的底部相对于所述基底的上表面在所述基底中的深度位置大于所述第二离子布植区的底部相对于所述基底的上表面在所述基底中的深度位置。

可选的，所述字线包括：

介质层，形成在所述基底中的一第一凹槽内，所述第一凹槽穿过所述有源区内，所述介质层覆盖所述第一凹槽的内表面；

第一导电层，形成在所述基底中的所述第一凹槽内，所述第一导电层覆盖所述介质层，并利用所述介质层使所述第一导电层不直接接触所述第一凹槽的内表面；以及，

第二导电层，填充在所述基底中的所述第一凹槽内，所述第二导电层覆盖所述第一导电层，并利用所述第一导电层分隔所述介质层与所述第二导电层；

其中，在同一所述有源区中，两个所述第二导电层的顶部相对于所述基底的上表面在所述基底中的深度位置互不相同。

可选的，在同一所述有源区中，两个所述第二导电层的底部相对于所述基底的上表面在所述基底中的深度位置相同。

可选的，所述第二导电层的顶部高于所述介质层与所述第一导电层的顶部，且所述第二导电层的顶部低于所述基底的上表面，并且所述介质层的两侧顶部仍相接于所述第一离子布植区与所述第二离子布植区。

可选的，在所述第一凹槽中位于所述第二导电层、所述第一导电层和所述介质层上方形成第二凹槽，所述存储器还包括绝缘层，填充在所述第二凹槽内，所述绝缘层覆盖所述介质层、所述第一导电层以及所述第二导电层的顶部。

可选的，所述第一离子布植区与所述第二离子布植区的底部相对于所述基底的上表面在所述基底中的深度位置均低于在所述有源区内所述第二导电层的最低顶部。

可选的，相邻所述有源区之间形成有直线形和波浪形相交或两延伸方向直线形相交的隔离结构。

相应的，本实用新型还提供一种半导体器件，包括：

一基底，所述基底上形成有多个呈阵列排布的有源区，每一所述有源区中均定义有一个第一接触区和两个第二接触区，两个所述第二接触区分别位于所述第一接触区的两侧；以及

多条导体线，形成在所述基底内，每一所述有源区均与两条所述导体线相交，以用于在所述有源区中分别构成两个存储晶体管的栅极，其中两条所述导体线分别穿越所述有源区中位于所述第一接触区和所述第二接触区之间的部分，以利用所述导体线使所述第一接触区和所述第二接触区相互分隔，所述第一接触区位于两条所述导体线之间，所述第二接触区位于所述有源区中所述导体线远离所述第一离子布植区的一侧，并且所述第一接触区与所述第二接触区的底部相对于所述基底的上表面在所述基底中的深度位置互不相同。

可选的，所述第一接触区的底部相对于所述基底的上表面在所述基底中的深度位置大于所述第二接触区的底部相对于所述基底的上表面在所述基底中的深度位置。

与现有技术相比，本实用新型提供的存储器及半导体器件中，在基底上形成有多个呈阵列排布的有源区，每一所述有源区中均定义有一个第一离子布植区和两个第二离子布植区，两个所述第二离子布植区分别位于所述第一离子布植区的两侧，在所述基底内形成有多条字线，每一所述有源区均与两条所述字线相交，以用于在所述有源区中分别构成两个存储晶体管的栅极，其中两条所述字线分别穿越所述有源区中位于所述第一离子布植区和所述第二离子布植区之间的部分，以利用所述字线使所述第一离子布植区和所述第二离子布植区相互分隔，所述第一离子布植区位于两条所述字线之间，所述第二离子布植区位于所述有源区中所述字线远离所述第一离子布植区的一侧，并且所述第一离子布植区与所述第二离子布植区的底部相对于所述基底的上表面在所述基底中的深度位置互不相同，即所述第一离子布植区与第二离子布植区相对于所述字线形成非对称结构，从而可以避免所述存储晶体管之间的相互影响，即避免相邻存储晶体管之间的相互影响，提高半导体器件的电学性能。

进一步的，所述第一离子布植区的底部相对于所述基底的上表面在所述基底中的深度位置大于所述第二离子布植区的底部相对于所述基底的上表面在所述基底中的深度位置，且所述第一离子布植区与所述第二离子布植区的底部相对于所述基底的上表面在所述基底中的深度位置均低于在所述有源区内所述第二导电层的最低顶部，从而改善相邻晶体管之间的漏电流现象，尤其是电场变化所产生的漏电现象，从而进一步提高半导体器件的电学性能。

进一步的，字线包括依次形成在第一凹槽内的介质层、第一导电层以及第二导电层，两层导电层的结构能够降低字线拐角处的电场效应，进一步降低漏电流；并且所述第二导电层的顶部高于所述介质层与所述第一导电层的顶部，即第二导电层的顶部相对于介质层和第一导电层的顶部更加接近所述第一凹槽的开口，从而进一步改善半导体器件由于电场变化所产生的漏电现象。

附图说明

图1为本实用新型一实施例所提供的存储器的制作方法的流程图。

图2～4为本实用新型一实施例所提供的存储器的制作方法中各步骤的剖面示意图。

图5为本实用新型一实施例所提供的存储器中字线的剖面示意图。

图6为本实用新型实施例一所示的存储器的结构示意图。

图7为图6在AA’处的剖面示意图。

图8为本实用新型实施例二所述的存储器的结构示意图。

图9为图8在BB’处的剖面示意图。

其中，附图标记如下：

10-基底；

11-隔离结构；

12-有源区；121-第一离子布植区；122-第二离子布植区；

13-硬掩膜层；

14-字线；140-第一凹槽；140’-第二凹槽；141-介质层；142-第一导电层；143-第二导电层；144-绝缘层；

A-第一离子布植区121的底部，B-第二离子布植区122的底部；C1-第二导电层143的最高顶部，C2-第二导电层143的最低顶部；

100-基底；

110-隔离结构；

120-有源区；1210-位线接触区；1220-存储节点接触区；

130-字线；1300-第一凹槽；1300’-第二凹槽；1310-介质层；1320-第一导电层；1330-第二导电层；1340-绝缘层；

200-基底；

210-隔离结构；

220-有源区；2210-位线接触区；2220-存储节点接触区；

230-字线；240-虚置字线；2300-第一凹槽；2300’-第二凹槽；2310-介质层；2320-第一导电层；2330-第二导电层；2340-绝缘层；。

X-第一方向；Y-第二方向；Z-第三方向。

具体实施方式

为使本实用新型的内容更加清楚易懂，以下结合说明书附图，对本实用新型的内容做进一步说明。当然本实用新型并不局限于该具体实施例，本领域的技术人员所熟知的一般替换也涵盖在本实用新型的保护范围内。

其次，本实用新型利用示意图进行了详细的表述，在详述本实用新型实例时，为了便于说明，示意图不依照一般比例局部放大，不应对此作为本实用新型的限定。

本实用新型提供一种存储器的制作方法，如图1所示，所述存储器的制作方法包括：

步骤S100，提供一基底，在所述基底上形成多个呈阵列排布的有源区，每一所述有源区中均定义有一个第一离子布植区和两个第二离子布植区，两个所述第二离子布植区分别位于所述第一离子布植区的两侧；

步骤S200，形成多条字线在所述基底内，每一所述有源区均与两条所述字线相交，以用于在所述有源区中分别构成两个存储晶体管的栅极，其中两条所述字线分别穿越所述有源区中位于所述第一离子布植区和所述第二离子布植区之间的部分，以利用所述字线使第一离子布植区和所述第二离子布植区相互分隔，所述第一离子布植区位于两条所述字线之间，所述第二离子布植区位于所述有源区内所述字线远离所述第一离子布植区的一侧，并且所述第一离子布植区与所述第二离子布植区的底部相对于所述基底的上表面在所述基底中的深度位置互不相同。

本实用新型提供的存储器的制作方法中，在基底上形成多个呈阵列排布的有源区，每一所述有源区中均定义有一个第一离子布植区和两个第二离子布植区，两个所述第二离子布植区分别位于所述第一离子布植区的两侧，在所述基底内形成多条字线，每一所述有源区均与两条所述字线相交，以用于在所述有源区中分别构成两个存储晶体管的栅极，其中两条所述字线分别穿越所述有源区中位于所述第一离子布植区和所述第二离子布植区之间的部分，以利用所述字线使第一离子布植区和所述第二离子布植区相互分隔，所述第一离子布植区位于两条所述字线之间，所述第二离子布植区位于所述有源区中所述字线远离所述第一离子布植区的一侧，并且所述第一离子布植区与所述第二离子布植区的底部相对于所述基底的上表面在所述基底中的深度位置互不相同，即所述第一离子布植区与第二离子布植区相对于所述字线形成非对称结构，从而可以避免所述存储晶体管之间的相互影响，即避免相邻存储晶体管之间的相互影响，提高半导体器件的电学性能。

图2～图4为本实用新型一实施例所提供的存储器的制作方法的各步骤的剖面示意图，请参考图1所示，并结合图2～图4，详细说明本实用新型提出的存储器的制作方法：

在步骤S100中，提供一基底10，在所述基底10上形成多个呈阵列排布的有源区12，每一所述有源区12中均定义有一个第一离子布植区121和两个第二离子布植区122，两个所述第二离子布植区122位于所述第一离子布植区121的两侧，如图2所示。

所述基底10中还形成有多个隔离结构11，所述隔离结构11位于所述有源区12的外围，用于对相邻的有源区12进行隔离。也可以理解的是，通过形成所述隔离结构11进而定义出所述有源区12。优选的，所述隔离结构11可以为沟槽隔离结构。

具体的，提供一基底10，所述基底10的材质可以为单晶硅、多晶硅、无定型硅、硅锗化合物或绝缘体上硅(SOI)等，或者本领域技术人员已知的其他材料，在所述基底10中还可以形成掺杂区或者其它半导体结构，本实用新型对此不做限定。在所述基底10上形成多个呈阵列排布的凹槽，在所述凹槽内填充绝缘材料，优选为氧化硅或氮化硅，并进行平坦化，形成多个隔离结构11，即组件分离区，从而在衬底10上形成多个有源区12，所述隔离结构11可使相邻的有源区12之间相互隔离。优选的，在凹槽内填充绝缘层之后，还包括对所述基底10进行高温退火处理，以降低所述基底10受到的压力。

本实施例中，所述隔离结构11以隔离结构对的形式规则排布，即两个所述隔离结构11构成隔离结构对，多个所述隔离结构对按一定的间距规则排布，相邻的所述隔离结构对之间的基底形成有源区12，优选的，相邻的所述隔离结构对之间的距离大于所述隔离结构对中两个隔离结构之间的距离。优选的，相邻所述有源区12之间形成有直线形和波浪形相交或两延伸方向直线相交的隔离结构11。

进一步的，所述有源区12用于形成存储单元，所述存储单元例如为存储晶体管。在形成隔离结构11之后，可对字线形成区两侧的有源区12执行离子掺杂工艺，以分别形成具有离子掺杂的第一离子布植区121与第二离子布植区122，即位线接触区与存储节点接触区。在本实施例中，每一所述有源区12中均形成有一个位线接触区和两个存储节点接触区，所述存储节点接触区位于所述位线接触区的两侧。

具体的，在每一有源区12内预定形成两条字线，对应两条字线形成区之间的第一离子布植区121作为位线接触区，可构成存储晶体管的源区，位于两条字线形成区外侧的第二离子布植区122作为存储节点接触区，可构成存储晶体管的漏区。其中，所述离子掺杂工艺可以在形成字线之前执行，也可以在形成字线之后执行。

在步骤S200中，形成多条字线14在所述基底10内，每一所述有源区12均与所述两条字线14相交，以用于在所述有源区12中分别构成两个存储晶体管的栅极，其中两条所述字线14分别穿越所述有源区12中位于所述第一离子布植区121和所述第二离子布植区122之间的部分，以利用所述字线14使第一离子布植区121和所述第二离子布植区122相互分隔，所述第一离子布植区121位于两条所述字线14之间，所述第二离子布植区122位于所述有源区12中所述字线14远离所述第一离子布植区121的一侧，并且所述第一离子布植区121与所述第二离子布植区122的底部相对于所述基底10的上表面在所述基底中的深度位置互不相同，如图4与图5所示。

所述第一离子布植区121与所述第二离子布植区122的底部相对于所述基底10的上表面在所述基底10中的深度位置互不相同。即所述位线接触区与所述存储节点接触区的掺杂深度并不相同。优选的，所述第一离子布植区121的底部相对于所述基底10的上表面在所述基底10中的深度位置大于所述第二离子布植区122的底部相对于所述基底10的上表面在所述基底10中的深度位置，亦即所述位线接触区的掺杂深度大于所述存储节点接触区的掺杂深度。所述位线接触区与所述存储节点接触区相对于所述字线组成非对称结构，从而可以避免包含所述两条字线的存储晶体管之间的相互影响，即避免相邻存储晶体管之间的相互影响，提高半导体器件的电学性能。

本实施例中，所述字线14为掩埋字线，即所述字线14的表面不高于所述基底10的表面。进一步的，使所述字线14的表面低于所述基底10的表面。例如，在所述基底内形成凹槽，所述字线14由凹槽中的栅极以及隔离结构11上的导电层构成。所述栅极例如是栅极介质层和栅极导电层的组合。所述导电层例如是一层金属层或多层金属层的组合。

具体的，所述字线14通过光刻胶层或掩膜层，并结合刻蚀工艺和沉积工艺形成，请参考图3至图5所示，包括：

步骤一：在所述基底10内形成多个第一凹槽140，所述第一凹槽140呈U型。例如：可利用光刻工艺和刻蚀工艺形成。首先，在所述基底10上形成一硬掩膜层13；接着，对所述硬掩膜层13进行图形化，暴露出部分所述基底10，即暴露出所述基底10上预定形成字线的区域；再接着，以图形化的硬掩膜层13为掩膜，对所述基底10进行刻蚀，形成第一凹槽140；最后，去除所述图形化的硬掩膜层，形成如图3所示的结构。本实施例中，优选的，所述硬掩膜层包括氧化硅层。当然，所述硬掩膜层以可以采用光刻胶层来代替。

步骤二：在所述第一凹槽140内依次形成第一介质层141、第一导电层142以及第二导电层143。首先，在基底10上形成第一介质层141(亦即栅介质层)，所述第一介质层141覆盖所述第一凹槽以及所述基底10，然后进行刻蚀工艺，仅保留第一凹槽140中的第一介质层141，所述第一介质层141覆盖所述第一凹槽140的内表面；接着，在所述基底10上形成导电层(如第一导电层142和第二导电层143)，所述导电层覆盖所述第一介质层141以及所述基底10，然后进行刻蚀工艺，保留第一凹槽140中的第一导电层142和第二导电层143作为栅极导电层，以及保留字线形成区域中隔离结构11上的第一导电层142和第二导电层143。所述第一导电层142覆盖所述第一介质层141中远离所述第一凹槽140内表面一侧的表面，在所述第一凹槽140内形成一深度小于该第一凹槽的凹槽，所述第二导电层143填充满所述凹槽。

所述第一介质层141可以为二氧化硅等传统的栅介质材料，也可以为高K介质材料，作为优选方案，本实施例中所述第一介质层141的材料包括二氧化硅。所述第一介质层141可以通过原子沉积或等离子蒸汽沉积等沉积工艺形成。所述第一导电层142与所述第二导电层143的材质为钨(Tungsten)、钛(Titanium)、镍(Nickel)、铝(Aluminum)、铂(Platinum)、氮化钛(Titanium Nitride)、N型多晶硅(N-type Poly Silicon)或P型多晶硅(P-type Poly Silicon)，其电阻率介于2*10^-8(Ω·m)～1*10^2(Ω·m)之间；所述第一导电层142与第二导电层143可以采用原子沉积或等离子蒸汽沉积而成。在所述第一凹槽140内形成第一导电层142和第二导电层143作为栅极导电层，两层导电层的结构能够降低最终形成的字线的拐角处的电场效应，降低漏电流。

步骤三：对所述第一介质层141、第一导电层142以及第二导电层143进行回刻蚀工艺，部分去除所述介质层141、所述第一导电层142和所述第二导电层143，剩余的所述第一介质层141、剩余的所述第一导电层142和剩余的所述第二导电层143构成所述字线14，并且所述字线14的顶表面低于所述第一凹槽的顶表面，以在所述第一凹槽内位于所述字线14上方的部分形成一第二凹槽140’。具体的，可以采用等离子体刻蚀工艺对第一凹槽中的所述第一介质层141、第一导电层142以及第二导电层143进行回刻，使得所述字线14的表面不高于所述第一凹槽的顶表面，具体如图5所示。并且在回刻蚀过程中，可以利用对第一导电层142的刻蚀速率高于对第二导电层143的刻蚀速率的气体对所述第一介质层141、第一导电层142以及第二导电层143进行回刻，使得所述第二导电层143的顶面高度相对于所述第一介质层141和所述第一导电层142的顶面高度更加接近所述第一凹槽的开口。所述第二导电层143与所述第一介质层141、第一导电层142相比，其高度突出的特征能够改善半导体器件由于电场变化所产生的漏电流，进一步提高半导体器件的电学性能。

进一步的，在同一所述有源区12内，所述第一凹槽140具有相同的深度，使得两个所述第二导电层142的底部相对于所述基底10的上表面在所述基底10中的深度位置相同。而在回刻蚀工艺过程中，对不同第一凹槽140内的所述第二导电层143的回刻量不同，即对不同第一凹槽140内的所述第二导电层142采用不同的刻蚀速率，或者采用不同的刻蚀时间，使得每一所述有源区12内的两个所述第二导电层143的底部相对于所述基底10的表面在所述基底10中的深度位置相同，以及，两个所述第二导电层143的顶部相对于所述基底10的表面在所述基底10中的深度位置互不相同。。也就是说，在同一所述有源区12内，两个第一凹槽140具有相同的深度，两个第二导电层143具有相同高度的底部，但是具有不同高度的顶部，即两个所述第二导电层143具有不同的高度，从而使得同一所述有源区12内的两条字线相对于所述第一离子布植区121组成非对称结构，从而可以避免包含所述两条字线的晶体管之间的相互影响，即避免相邻晶体管之间的相互影响，提高半导体器件的电学性能。

由于所述字线14的表面低于所述第一凹槽140的顶表面，在第一凹槽140内形成第二凹槽140’，从而可以在所述第二凹槽140’内的字线14上填充绝缘层144，可确保所形成的绝缘层144能够完全覆盖所述字线14，避免字线14的侧壁被暴露出，以防止字线14与后续所形成的位线接触以及存储节点接触电连接。

具体的，在所述第二凹槽140’内的所述字线14上以及所述基底10上形成绝缘层，然后进行刻蚀工艺，仅保留所述第二凹槽140’内的绝缘层144。优选的，所述绝缘层144的材质可以为氧化硅或氮化硅。之后，还可以对所述基底10进行平坦化工艺，使得所述绝缘层144的表面与所述基底10的上表面平齐，当然，也可以在对所述绝缘层144进行刻蚀的过程中实现两个表面的平齐。

在本实施例中，所述第一离子布植区121与所述第二离子布植区122在所述基底10内的底部相对于所述基底10的上表面在所述基底10中的深度位置均低于所述有源区12内所述第二导电层143的最低顶部。请参考图5所示，在同一有源区12内，所述第一离子布植区121在所述基底10内具有底部A，所述第二离子布植区122在所述基底10内具有底部B，所述第一离子布植区121的底部A要低于所述第二离子布植区122的底部B，即所述位线接触区的掺杂深度大于所述存储节点接触区的掺杂深度。并且，在同一有源区12内，不同的所述第二导电层143具有不同的顶部，例如，最高顶部C1与最低顶部C2，最高顶部C1高于最低顶部C2，所述第一离子布植区121的底部A低于所述第二导电层143的最低顶部C2，所述第二离子布植区122的底部B低于所述第二导电层143的最低顶部C2，从而可以改善相邻晶体管之间的漏电流现象，尤其是电场变化所产生的漏电现象，从而进一步提高半导体器件的电学性能。

接着，还可以在所述基底10上形成多条位线，所述位线与相应的所述有源区相交以使相应的所述有源区中的所述位线接触区连接至所述位线，以及在所述基底上形成多个存储节点接触，所述存储节点接触与所述存储节点接触区对应连接，以及在所述存储节点接触上形成存储电容，最终形成存储器。由于形成位线、存储节点接触、存储电容等结构的方法与现有技术相同，在此不再赘述。

相应的，本实用新型还提供一种存储器，采用如上所述的存储器的制作方法制作而成，请参考图4与5所示，所述存储器包括：

一基底10，所述基底10上形成有多个呈阵列排布的有源区12，每一所述有源区12中均定义有一个第一离子布植区121和两个第二离子布植区122，两个所述第二离子布植区122分别位于所述第一离子布植区121的两侧；以及

多条字线14，形成在所述基底10内，每一所述有源区12均与两条所述字线14相交，以用于在所述有源区12中分别构成两个存储晶体管的栅极，其中两条所述字线14分别穿越所述有源区12中位于所述第一离子布植区121和所述第二离子布植区122之间的部分，以利用所述字线14使第一离子布植区121和所述第二离子布植区122相互分隔，所述第一离子布植区121位于两条所述字线14之间，所述第二离子布植区122位于所述有源区12中所述字线14远离所述第一离子布植区121的一侧，并且所述第一离子布植区121与所述第二离子布植区122的底部相对于所述基底10的上表面在所述基底10中的深度位置互不相同。

进一步的，所述第一离子布植区121的底部相对于所述基底10的上表面在所述基底10中的深度位置大于所述第二离子布植区122的底部相对于所述基底10的上表面在所述基底10中的深度位置。

进一步的，所述字线14包括：介质层141，形成在所述基底10中的一第一凹槽140内，所述第一凹槽140穿过所述有源区12内，所述介质层141覆盖所述第一凹槽140的内表面；第一导电层142，形成在所述基底10中的所述第一凹槽140内，所述第一导电层142覆盖所述介质层141，并利用所述介质层141使所述第一导电层142不直接接触所述第一凹槽140的内表面；以及，第二导电层143，填充在所述基底10中的所述第一凹槽140内，所述第二导电层143覆盖所述第一导电层142，并利用所述第一导电层142分隔所述介质层141与所述第二导电层143；其中，在同一所述有源区12中，两个所述第二导电层143的顶部相对于所述基底10的表面在所述基底10中的深度位置互不相同。并且，在同一所述有源区12中，两个所述第二导电层143的底部相对于所述基底10的上表面在所述基底10中的深度位置相同。

进一步的，所述第二导电层143的顶部高于所述介质层141与所述第一导电层142的顶部，且所述第二导电层143的顶部低于所述基底10的上表面，并且所述介质层141的两侧顶部仍相接于所述第一离子布植区121与所述第二离子布植区122。

进一步的，在所述第一凹槽140中位于所述第二导电层143、所述第一导电层142和所述介质层141上方形成第二凹槽140’，所述存储器还包括绝缘层144，填充在所述第二凹槽内140’，所述绝缘层144覆盖所述介质层141、所述第一导电层142以及所述第二导电层143的顶部。

进一步的，所述第一离子布植区121与所述第二离子布植区122的底部相对于所述基底10的上表面在所述基底10中的深度位置均低于在所述有源区12内所述第二导电层143的最低顶部。

进一步的，相邻所述有源区12之间形成有直线形和波浪形相交或两延伸方向直线形相交的隔离结构11。

本实用新型所提供的存储器对第一离子布植区与第二离子布植区的掺杂深度的深浅、字线的结构进行限定，对有源区的形状、结构以及与字线之间的位置关系均不做任何限定，因此可以形成不同结构的存储器，以下通过实施例对其中两个结构的存储器进行介绍。

实施例一

图6为本实用新型实施例一所示的存储器的结构示意图，如图6所示，所述存储器包括基底100，形成于所述基底100中的呈阵列排布且沿第一方向(X方向)延伸的有源区120，每一所述有源区120中均形成有一个位线接触区1210和两个存储节点接触区1220，所述存储节点接触区1220延伸在所述有源区120的延伸方向上并位于所述位线接触区1210的两侧；以及

位于所述基底内且沿第二方向(Y方向)延伸的多条字线130，每一所述有源区120均与两条所述字线130相交，以用于在所述有源区120中分别构成两个存储晶体管的栅极，其中两条所述字线130分别穿越所述有源区120中位于所述位线接触区1210和所述存储节点接触区1220之间的部分，以利用所述字线130使所述位线接触区1210和所述存储节点接触区1220相互分隔，所述位线接触区1210位于两条所述字线130之间，所述存储节点接触区1220位于所述有源区120中所述字线130远离所述位线接触区1210的一侧，并且所述位线接触区1210与所述存储节点接触区1220的底部相对于所述基底100的上表面在所述基底100中的深度位置互不相同。

进一步的，所述位线接触区1210的底部相对于所述基底10的上表面在所述基底10中的深度位置大于所述存储节点接触区1220的底部相对于所述基底10的上表面在所述基底10中的深度位置。

进一步的，图7为图6在AA’方向的剖面示意图，如图6与图7所示，所述字线130包括：介质层1310，形成在所述基底100中的一第一凹槽1300内(未图示)，所述第一凹槽1300穿过所述有源区120内，所述介质层1310覆盖所述第一凹槽1300的内表面；第一导电层1320，形成在所述基底100中的所述第一凹槽1300内，所述第一导电层1320覆盖所述介质层1310，并利用所述介质层1310使所述第一导电层1320不直接接触所述第一凹槽1300的内表面；以及，第二导电层1330，填充在所述基底100中的所述第一凹槽1300内，所述第二导电层1330覆盖所述第一导电层1320，并利用所述第一导电层1320分隔所述介质层1310与所述第二导电层1330；其中，在同一所述有源区120中，两个所述第二导电层1330的底部相对于所述基底100的上表面在所述基底100中的深度位置相同，以及，两个所述第二导电层1303的顶部相对于所述基底100的表面在所述基底100中的深度位置互不相同。其中，AA’所在的方向为图6中的第一方向。

在所述第一凹槽1300中位于所述第二导电层1330、所述第一导电层1320和所述介质层1310上方形成第二凹槽1300’，所述存储器还包括绝缘层1340，填充在所述第二凹槽1300’内，所述绝缘层1340覆盖所述介质层1310、所述第一导电层1320以及所述第二导电层1330的顶部。

进一步的，所述基底100内还形成有隔离结构110，所述隔离结构110位于有源区120的外围，用于对相邻的有源区120进行隔离。

进一步的，所述存储器还包括多条位线(未图示)，位于所述基底100上并沿着第三方向(Z方向)延伸，其中，所述位线与相应的所述有源区120相交以使相应的所述有源区120中的所述位线接触区1210连接至所述位线；多个存储节点接触(未图示)，位于所述基底100的所述有源区120上并与所述存储节点接触区1220对应连接；以及多个存储电容(未图示)，位于所述存储节点接触之上。

在本实施例中，所述有源区120是具有规定长度的带状结构，所述有源区120沿着X方向延伸，所述有源区120的延伸方向(X方向)与Z方向(第三方向，位线的方向)之间的夹角可以为15°～35°，例如为30°。每个所述有源区120内均形成有两条位线130。

本实施例中，在基底100上形成多个呈阵列排布的有源区120，每一所述有源区120均与两条所述字线130相交，以用于在所述有源区120中分别构成两个存储晶体管的栅极，其中两条所述字线130分别穿越所述有源区120中位于所述位线接触区1210和所述存储节点接触区1220之间的部分，以利用所述字线使所述位线接触区1210和所述存储节点接触区1220相互分隔，所述位线接触区1210位于两条所述字线130之间，所述存储节点接触区1220位于所述有源区120中所述字线130远离所述位线接触区1210的一侧，并且所述位线接触区1210与所述存储节点接触区1220的底部相对于所述基底100的表面在所述基底100中的深度位置互不相同，所述位线接触区1210与所述存储节点接触区1220相对于所述字线130组成非对称结构，从而可以避免包含所述两条字线的晶体管之间的相互影响，即避免相邻晶体管之间的相互影响，提高半导体器件的电学性能。

实施例二

图8为本实用新型实施例二所示的存储器的结构示意图，如图8所示，所述存储器包括基底200，形成于所述基底200中的呈阵列排布且沿第一方向(X方向)延伸的有源区串连220，位于所述基底200内且沿第二方向(Y方向)延伸的多条字线230与多条虚拟字线240。

所述有源区串连220包含多个有源区，而所述虚置字线240可以用来界定所述有源区的两端，起到隔离闸的功能，即所述虚置字线240相当于隔离结构，可以采用与隔离结构相同的方法形成，或者与隔离结构在同一步骤中形成，当然，所述虚置字线240还可以与所述字线230在同一步骤中形成，与所述字线230保持相同的结构。由所述虚置字线240界定的每一所述有源区均与两条所述字线230相交，以用于在所述有源区中分别构成两个存储晶体管的栅极，并且在所述每一有源区内形成一个位线接触区221和两个存储节点接触区222，所述存储节点接触区2220延伸在所述有源区的延伸方向上并位于所述位线接触区2210的两侧。

其中两条所述字线230分别穿越所述有源区中位于所述位线接触区2210和所述存储节点接触区2220之间的部分，以利用所述字线230使所述位线接触区2210和所述存储节点接触区2220相互分隔，所述位线接触区2210位于两条所述字线230之间，所述存储节点接触区2220位于所述有源区中所述字线230远离所述位线接触区2210的一侧，并且所述位线接触区2210与所述存储节点接触区2220的底部相对于所述基底200的表面在所述基底200中的深度位置互不相同。

进一步的，所述位线接触区2210的底部相对于所述基底200的上表面在所述基底200中的深度位置大于所述存储节点接触区2220的底部相对于所述基底200的上表面在所述基底200中的深度位置。

进一步的，图9为图8在BB’方向的剖面示意图，如图8与图9所示，所述字线230包括：介质层2310，形成在所述基底200中的一第一凹槽内2300，所述第一凹槽2300穿过所述有源区220内，所述介质层2310覆盖所述第一凹槽2300的内表面；第一导电层2320，形成在所述基底200中的所述第一凹槽2300内，所述第一导电层2320覆盖所述介质层2310，并利用所述介质层2310使所述第一导电层1320不直接接触所述第一凹槽2300的内表面；以及，第二导电层2330，填充在所述基底200中的所述第一凹槽2300内，所述第二导电层2330覆盖所述第一导电层2320，并利用所述第一导电层2320分隔所述介质层2310与所述第二导电层1330；其中，在同一所述有源区220中，两个所述第二导电层2330的底部相对于所述基底200的上表面在所述基底200中的深度位置相同，以及，两个所述第二导电层2330的顶部相对于所述基底200的表面在所述基底200中的深度位置互不相同。其中，BB’所在的方向为图8中的第一方向。

在所述第一凹槽2300中位于所述第二导电层2330、所述第一导电层2320和所述介质层2310上方形成第二凹槽2300’，所述存储器还包括绝缘层2340，填充在所述第二凹槽2300’内，所述绝缘层2340覆盖所述介质层2310、所述第一导电层2320以及所述第二导电层2330的顶部。

进一步的，所述基底100内还形成有隔离结构110，所述隔离结构110位于有源区串连220的外围，用于对相邻的有源区串连220进行隔离。

进一步的，所述存储器还包括多条位线(未图示)，位于所述基底200上并沿着第三方向(Z方向)延伸，其中，所述位线与相应的所述有源区相交以使相应的所述有源区中的所述位线接触区2210连接至所述位线；多个存储节点接触(未图示)，位于所述基底100的所述有源区上并与所述存储节点接触区2220对应连接；以及多个存储电容(未图示)，位于所述存储节点接触之上。

在本实施例中，所述有源区串连220是具有规定长度的带状结构，所述有源区串连220沿着X方向延伸，所述有源区串连220的延伸方向(X方向)与Z方向(第三方向，位线的方向)之间的夹角可以为15°～35°，例如为30°。所述有源区串连220被所述虚拟字线240分隔为多个有源区，每一所述有源区均与两条所述位线130相交。

本实施例中，在基底200上形成多个呈阵列排布的有源区串连，所述有源区串连220被所述虚拟字线240分隔为多个有源区，每一所述有源区中均形成有一个位线接触区2210和两个存储节点接触区2220，所述存储节点接触区2220位于所述位线接触区2210的两侧，在所述基底100内形成多条字线230，每一所述有源区均与两条所述字线230相交，其中两条所述字线230分别穿越所述有源区中位于所述位线接触区2210和所述存储节点接触区2220之间的部分，以利用所述字线230使所述位线接触区2210和所述存储节点接触区2220相互分隔，所述位线接触区2210位于两条所述字线230之间，所述存储节点接触区2220位于所述有源区中所述字线230远离所述位线接触区2210的一侧，并且所述位线接触区2210与所述存储节点接触区2220的底部相对于所述基底200的表面在所述基底200中的深度位置互不相同，所述位线接触区2210与所述存储节点接触区2220相对于所述字线230组成非对称结构，从而可以避免包含所述两条字线的晶体管之间的相互影响，即避免相邻晶体管之间的相互影响，提高半导体器件的电学性能。

相应的，本实用新型还提供一种半导体器件，包括：

一基底，所述基底上形成有多个呈阵列排布的有源区，每一所述有源区中均定义有一个第一接触区和两个第二接触区，两个所述第二接触区分别位于所述第一接触区的两侧；以及

多条导体线，形成在所述基底内，每一所述有源区均与两条所述导体线相交，以用于在所述有源区中分别构成两个存储晶体管的栅极，其中两条所述导体线分别穿越所述有源区中位于所述第一接触区和所述第二接触区之间的部分，以利用所述导体线使第一接触区和所述第二接触区相互分隔，所述第一接触区位于两条所述导体线之间，所述第二接触区位于所述有源区中所述导体线远离所述第一接触区的一侧，并且所述第一接触区与所述第二接触区的底部相对于所述基底的表面在所述基底中的深度位置互不相同。

综上所述，本实用新型提供的存储器及半导体器件中，在基底上形成有多个呈阵列排布的有源区，每一所述有源区中均定义有一个第一离子布植区和两个第二离子布植区，两个所述第二离子布植区分别位于所述第一离子布植区的两侧，在所述基底内形成有多条字线，每一所述有源区均与两条所述字线相交，以用于在所述有源区中分别构成两个存储晶体管的栅极，其中两条所述字线分别穿越所述有源区中位于所述第一离子布植区和所述第二离子布植区之间的部分，以利用所述字线使第一离子布植区和所述第二离子布植区相互分隔，所述第一离子布植区位于两条所述字线之间，所述第二离子布植区位于所述有源区中所述字线远离所述第一离子布植区的一侧，并且所述第一离子布植区与所述第二离子布植区的底部相对于所述基底的上表面在所述基底中的深度位置互不相同，从而可以避免所述存储晶体管之间的相互影响，即避免相邻存储晶体管之间的相互影响，提高半导体器件的电学性能。

进一步的，所述第一离子布植区的底部相对于所述基底的表面在所述基底中的深度位置大于所述第二离子布植区的底部相对于所述基底的表面在所述基底中的深度位置，且所述第一离子布植区与所述第二离子布植区的底部相对于所述基底的表面在所述基底中的深度位置均低于在所述有源区内所述第二导电层的最低顶部，从而改善相邻晶体管之间的漏电流现象，尤其是电场变化所产生的漏电现象，从而进一步提高半导体器件的电学性能。

进一步的，字线包括依次形成在第一凹槽内的介质层、第一导电层以及第二导电层，两层导电层的结构能够降低字线拐角处的电场效应，进一步降低漏电流；并且所述第二导电层的顶部高于所述介质层与所述第一导电层的顶部，即第二导电层的顶部相对于介质层和第一导电层的顶部更加接近所述第一凹槽的开口，从而进一步改善半导体器件由于电场变化所产生的漏电现象。

上述描述仅是对本实用新型较佳实施例的描述，并非对本实用新型范围的任何限定，本实用新型领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (10)

1.一种存储器，其特征在于，包括：

一基底，形成有多个呈阵列排布的有源区，每一所述有源区中均定义有一个第一离子布植区和两个第二离子布植区，两个所述第二离子布植区分别位于所述第一离子布植区的两侧；以及

多条字线，形成在所述基底内，每一所述有源区均与两条所述字线相交，以用于在所述有源区中分别构成两个存储晶体管的栅极，其中两条所述字线分别穿越所述有源区中位于所述第一离子布植区和所述第二离子布植区之间的部分，以利用所述字线使所述第一离子布植区和所述第二离子布植区相互分隔，所述第一离子布植区位于两条所述字线之间，所述第二离子布植区位于所述有源区中所述字线远离所述第一离子布植区的一侧，并且所述第一离子布植区与所述第二离子布植区的底部相对于所述基底的上表面在所述基底中的深度位置互不相同。

2.如权利要求1所述的存储器，其特征在于，所述第一离子布植区的底部相对于所述基底的上表面在所述基底中的深度位置大于所述第二离子布植区的底部相对于所述基底的上表面在所述基底中的深度位置。

3.如权利要求1所述的存储器，其特征在于，所述字线包括：

介质层，形成在所述基底中的第一凹槽内，所述第一凹槽穿过所述有源区内，所述介质层覆盖所述第一凹槽的内表面；

第一导电层，形成在所述基底中的所述第一凹槽内，所述第一导电层覆盖所述介质层，并利用所述介质层使所述第一导电层不直接接触所述第一凹槽的内表面；以及，

第二导电层，填充在所述基底中的所述第一凹槽内，所述第二导电层覆盖所述第一导电层，并利用所述第一导电层分隔所述介质层与所述第二导电层；

其中，在同一所述有源区中，两个所述第二导电层的顶部相对于所述基底的上表面在所述基底中的深度位置互不相同。

4.如权利要求3所述的存储器，其特征在于，在同一所述有源区中，两个所述第二导电层的底部相对于所述基底的上表面在所述基底中的深度位置相同。

5.如权利要求3所述的存储器，其特征在于，所述第二导电层的顶部高于所述介质层与所述第一导电层的顶部，且所述第二导电层的顶部低于所述基底的上表面，并且所述介质层的两侧顶部仍相接于所述第一离子布植区与所述第二离子布植区。

6.如权利要求4所述的存储器，其特征在于，在所述第一凹槽中位于所述第二导电层、所述第一导电层和所述介质层上方形成第二凹槽，所述存储器还包括绝缘层，填充在所述第二凹槽内，所述绝缘层覆盖所述介质层、所述第一导电层以及所述第二导电层的顶部。

7.如权利要求3所述的存储器，其特征在于，所述第一离子布植区与所述第二离子布植区的底部相对于所述基底的上表面在所述基底中的深度位置均低于在所述有源区内所述第二导电层的最低顶部。

8.如权利要求1至7中任一项所述的存储器，其特征在于，所述有源区之间形成有直线形和波浪形相交或两延伸方向直线形相交的隔离结构。

9.一种半导体器件，其特征在于，包括：

一基底，所述基底上形成有多个呈阵列排布的有源区，每一所述有源区中均定义有一个第一接触区和两个第二接触区，两个所述第二接触区分别位于所述第一接触区的两侧；以及

多条导体线，形成在所述基底内，每一所述有源区均与两条所述导体线相交，以用于在所述有源区中分别构成两个存储晶体管的栅极，其中两条所述导体线分别穿越所述有源区中位于所述第一接触区和所述第二接触区之间的部分，以利用所述导体线使所述第一接触区和所述第二接触区相互分隔，所述第一接触区位于两条所述导体线之间，所述第二接触区位于所述有源区中所述导体线远离所述第一接触区的一侧，并且所述第一接触区与所述第二接触区的底部相对于所述基底的上表面在所述基底中的深度位置互不相同。

10.如权利要求9所述的半导体器件，其特征在于，所述第一接触区的底部相对于所述基底的上表面在所述基底中的深度位置大于所述第二接触区的底部相对于所述基底的上表面在所述基底中的深度位置。