JP2009181996A - 半導体装置 - Google Patents

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Abstract

【課題】Ｈブリッジ回路のレイアウトでは、パッド数の削減を行った場合、レイアウト面積の増加を招いていた。
【解決手段】本発明は、第１導電型の第１のトランジスタ、第２のトランジスタと、前記第１のトランジスタと前記第２のトランジスタとの間に配置される第１の電位を供給する第１の電源パッドと、第２導電型の第３のトランジスタ、第４のパワートランジスタと、前記第３のトランジスタと前記第４のトランジスタとの間に配置される第２の電位を供給する第２の電源パッドと、前記第１のトランジスタと前記第３のトランジスタとの間に配置される第１の出力パッドと、前記第２のトランジスタと前記第４のトランジスタとの間に配置される第２の出力パッドとを有し、前記第１、第２の電源パッドを結ぶ線が延在する方向と、前記第１、第２の出力パッドを結ぶ線が延在する方向が垂直に交差する半導体装置。
【選択図】図２

Description

本発明は半導体装置に関し、特にＨブリッジ回路を含む半導体装置に関する。
パワートランジスタで構成されるＨブリッジ回路は、主にモータの駆動制御に用いられ、近年では半導体装置に内蔵されて使用されている。
図９に一般的な２チャンネル構成のHブリッジ回路１００を示す。Hブリッジ回路１００は、Ｐ型パワーＭＯＳトランジスタＱｐ１、Ｑｐ２、Ｑｐ３、Ｑｐ４とＮ型パワーＭＯＳトランジスタＱｎ１、Ｑｎ２、Ｑｎ３、Ｑｎ４と、モータ等の負荷１３１、１３２を有する。Ｐ型パワーＭＯＳトランジスタＱｐ１〜Ｑｐ４とＮ型パワーＭＯＳトランジスタＱｎ１〜Ｑｎ４は、各１個ずつが１組となり、電源電圧ＶＭを供給するＶＭパッド１１１と接地電圧ＧＮＤを供給するＧＮＤパッド１１２間で直列に接続される。負荷１３１、１３２は出力パッド１１３間に接続される。各トランジスタＱｐ１〜Ｑｐ４、Ｑｎ１〜Ｑｎ４と各パッド１１１、１１２、１１３の間は、層状に形成されるアルミの配線により電気的に接続される。ここで、アルミの配線層を２層の構造とし、レイアウト面積の縮小を優先した技術が特許文献１に開示されている。
図１０〜図１２に特許文献１（１チャンネル構成）を２チャンネル構成にアレンジした例を示す。まず、図１０に示すように、半導体チップ１０１のレイアウトは、３個のＧＮＤパッド１１２と、２個のＶＭパッド１１１と、４個の出力パッド１１３の計９個のパッドと、Ｎ型パワーＭＯＳトランジスタＱｎ１、Ｑｎ２、Ｑｎ３、Ｑｎ４をそれぞれ構成するセル部１２１と、Ｐ型パワーＭＯＳトランジスタＱｐ１、Ｑｐ２、Ｑｐ３、Ｑｐ４をそれぞれ構成するセル部１２２を有する。図面上ではＧＮＤパッド１１２を「Ｇ」、ＶＭパッドを「Ｖ」、出力パッドを「Ｏ」として示す。
セル部１２１、１２２には、ソース領域１３１とドレイン領域１３２とゲート電極１３３が形成される。一般的に半導体基板上にパワートランジスタを形成する場合、ソース領域、ゲート電極、ドレイン領域、ゲート電極、ソース領域、・・・の順で繰り返す。ソース領域１３１とドレイン領域１３２は半導体基板に形成された拡散層であるが、ゲート電極１３３は半導体基板上にゲート酸化膜（不図示）などを介して形成されたポリシリコン配線である。ここで、ゲート電極１３３は共通接続されゲートパッド等（不図示）に電気的に接続される。
パッド１１１、１１２、１１３はチップ端２９ａに沿って図中Ｘ方向に、Ｇ、Ｏ、Ｖ、Ｏ、Ｇ、Ｏ、Ｖ、Ｏ、Ｇの順で一列配置されている。また、Ｐ型パワーＭＯＳトランジスタＱｐ１〜Ｑｐ４とＮ型パワーＭＯＳトランジスタＱｎ１〜Ｑｎ４はパッド１１１、１１２、１１３のチップ内側に、図中Ｘ方向に、Ｑｎ１、Ｑｐ１、Ｑｐ２、Ｑｎ２、Ｑｎ３、Ｑｐ３、Ｑｐ４、Ｑｎ４の順で一列配置された格好となっている。
次に、図１１、図１２を用いて半導体チップ１０１の配線構造について説明する。図１１は下層のアルミ配線層を示す上面図である。なお、図１０で示したソース領域１３１とドレイン領域１３２は省略している。ソース領域１３１とドレイン領域１３２の上部に層間絶縁膜を介し、アルミ配線としてソース配線１４１、ドレイン配線１４２が形成される。ソース領域１３１とソース配線１４１、ドレイン領域１３２とドレイン配線１４２は層間絶縁膜を貫通するコンタクト（不図示）で電気的に接続される。
図１２は、上層のアルミ配線層を示す上面図である。同図に示すように、ＶＭパッド１１１と電気的に接続されるソース引き出し線１５１、ＧＮＤパッド１１２と電気的に接続されるソース引き出し線１５２、出力パッド１１３と電気的に接続されるドレイン引き出し線１５３が層間絶縁膜を介し下層のアルミ配線層であるソース配線１４１とドレイン配線１４２の上部に形成される。ここで、ソース引き出し線１５１、１５２は、下部にある図１１のソース配線１４１と層間絶縁膜を貫通するコンタクト１５４で接続される。同様に、ドレイン引き出し線１５３は、下部にある図１１のドレイン配線１４２と層間絶縁膜を貫通するコンタクト１５５で電気的に接続される。ソース引き出し線１５１、１５２とドレイン引き出し線１５３は配線断面積を大きくするためトランジスタの形成領域である各セル部の略半分を覆う広い配線層で形成される。
特開２０００−３１１９５３号公報
近年、半導体装置のパッケージサイズの縮小の要求が強い。これに伴い、パッケージに搭載される半導体チップのパッドの個数を減らす必要がある。ここで、前述したパッドのうち出力パッドの方が優先的に確保されるため、ＶＭパッドやＧＮＤパッドの個数を削減する必要がある。そこでＶＭパッドとＧＮＤパッドの個数を削減するためにアルミ配線層を３層構造とすることが考えられる。しかし、この場合は後述のような問題点がある。
ＧＮＤパッドとＶＭパッドの個数を削減するためにアルミ配線層を３層構造とした場合の問題点を図１３、１４を参照して説明する。尚、図１３、１４はそれぞれ中層、上層の配線パターンの上面図である。
半導体チップ２０１は、１個のＶＭパッド１１１と、１個のＧＮＤパッド１１２と、４個の出力パッド１１３を計６個のパッド有する。なお、半導体チップ２０１に形成されるセル部は半導体チップ１０１と同様なため説明を省略する。また、下層アルミ配線である各セル部に形成されるソース配線１４１、ドレイン配線１４２も半導体チップ１０１と同様なため説明を省略する。
図１３は、中層のアルミ配線層を示す上面図である。ソース引き出し線２５１、２５２及びドレイン引き出し線１５３が層間絶縁膜上に形成される。ここで、ドレイン引き出し線１５３の構成は、半導体チップ１０１と同様なため説明を省略する。ソース引き出し線２５１、２５２は、下部にあるソース配線１４１と層間絶縁膜を貫通するコンタクト１５４で電気的に接続される。また、Ｎ型パワーＭＯＳトランジスタＱｎ４を構成するセル部の上に配置されるソース引き出し線２５２は、チップ端２９ｂ側に設けられたＧＮＤパッド１１２に電気的に接続できるように幅広に形成されている。なお、ＧＮＤパッド１１２をチップ端２９ｂ側に張り出させて配置する理由は、ＧＮＤパッド１１２をセル部に対してチップ端２９ａの反対側に張り出させて配置した場合よりも、レイアウト面積の増大が抑制できるとともに、チップ端２９ｂに近くボンディングがし易いからである。
図１４は、上層のアルミ配線層を示す上面図である。ＧＮＤ引き出し線２６２、ＶＭ引き出し線２６１が層間絶縁膜上に形成される。ＧＮＤ引き出し線２６２は、下部にあるソース引き出し線２５２（図１３中、３本）を統合するように層間絶縁膜を貫通するコンタクト２６４で接続される。ＶＭ引き出し線２６１は、下部にあるソース引き出し線２５１（図中、２本）を統合するように層間絶縁膜を貫通するコンタクト２６３で接続される。
ここで、半導体チップ２０１では、半導体チップ１０１に対してパッドの個数を９個から６個へ削減できるが、以下のような問題点がある。半導体チップ２０１では、ＧＮＤパッド１１２を１つにし、最も外側にあるソース引き出し線２５２の近傍に配置したため、ＧＮＤパッド１１２から離れた位置にあるソース引き出し線２５２ほど配線抵抗が増加する。つまり、Ｎ型パワーＭＯＳトランジスタＱｎ１とＧＮＤパッド１１２間の配線抵抗は、Ｎ型パワーＭＯＳトランジスタＱｎ４とＧＮＤパッド１１２間の配線抵抗よりも大きくなる。このことからＮ型パワーＭＯＳトランジスタＱｎ１とＮ型パワーＭＯＳトランジスタＱｎ４のオン抵抗に差が生じるため、最も離れたＮ型パワーＭＯＳトランジスタＱｎ１のソース引き出し線２５２からの配線抵抗を考慮して、ＧＮＤ引き出し線２６２のＸ方向の配線幅であるサイズＡを大きくしなければならない。
また、ＶＭ引き出し線２６１は、２チャンネル分の電流が流れる。許容電流密度を考慮するとマイグレーションに対する耐性強化のため、ＶＭ引き出し線２６１のＹ方向の幅であるサイズＢを大きくしなければならない。このため、パッドの個数は削減できるが、レイアウトサイズが大きくなり、半導体チップ２０１の製造原価が上がるという問題があった。
上述したように、半導体チップ２０１のレイアウトでは、３層配線構造を採用してパッド個数の削減を行った場合、レイアウト面積の増加を招いていた。
本発明にかかる半導体装置は、第１導電型の第１のトランジスタと、第１導電型の第２のトランジスタと、前記第１のトランジスタと前記第２のトランジスタとの間に配置される第１の電位を供給する第１の電源パッドと、第２導電型の第３のトランジスタと、第２導電型の第４のトランジスタと、前記第３のトランジスタと前記第４のトランジスタとの間に配置される第２の電位を供給する第２の電源パッドと、前記第１のトランジスタと前記第３のトランジスタとの間に配置される第１の出力パッドと、前記第２のトランジスタと前記第４のトランジスタとの間に配置される第２の出力パッドとを有し、前記第１、第２の電源パッドを結ぶ線が延在する方向と、前記第１、第２の出力パッドを結ぶ線が延在する方向が垂直に交差するものである。
本発明にかかる半導体装置は、チップにおけるパッド個数の削減を行いつつ、レイアウト面積を低減できる。
以下に、［発明を実施するための最良の形態］で使用される番号・符号と［特許請求の範囲］との対応関係を明らかにするために、［発明を実施するための最良の形態］に使用される番号・符号に、括弧付きで［特許請求の範囲］の構成要素を付記した。ただし、それらの対応関係を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。以下、図面を参照して本発明の実施の形態について説明する。図１に本実施の形態の２チャンネル構成のHブリッジ回路１を示す。Hブリッジ回路１は、Ｐ型パワーＭＯＳトランジスタＱｐ１（第７のトランジスタ）、Ｑｐ２（第３のトランジスタ）、Ｑｐ３（第４のトランジスタ）、Ｑｐ４（第８のトランジスタ）とＮ型パワーＭＯＳトランジスタＱｎ１（第５のトランジスタ）、Ｑｎ２（第１のトランジスタ）、Ｑｎ３（第２のトランジスタ）、Ｑｎ４（第６のトランジスタ）と、モータ等の負荷３１、３２を有する。
Ｐ型パワーＭＯＳトランジスタＱｐ１、Ｑｐ２、Ｑｐ３、Ｑｐ４のソースは電源電圧ＶＭを供給するＶＭパッド１１（第２の電源パッド）に接続される。Ｎ型パワーＭＯＳトランジスタＱｎ１、Ｑｎ２、Ｑｎ３、Ｑｎ４のソースは接地電圧ＧＮＤを出力するＧＮＤパッド１２（第１の電源パッド）に接続される。Ｐ型パワーＭＯＳトランジスタＱｐ１と、Ｎ型パワーＭＯＳトランジスタＱｎ１のドレインは出力パッド１３（第３の出力パッド）に接続される。Ｐ型パワーＭＯＳトランジスタＱｐ２と、Ｎ型パワーＭＯＳトランジスタＱｎ２のドレインは出力パッド１４（第１の出力パッド）に接続される。Ｐ型パワーＭＯＳトランジスタＱｐ３と、Ｎ型パワーＭＯＳトランジスタＱｎ３のドレインは出力パッド１５（第２の出力パッド）に接続される。Ｐ型パワーＭＯＳトランジスタＱｐ４と、Ｎ型パワーＭＯＳトランジスタＱｎ４のドレインは出力パッド１６（第４の出力パッド）に接続される。負荷３１は出力パッド１３と出力パッド１４間に接続される。負荷３２は出力パッド１５と出力パッド１６間に接続される。また、それぞれのトランジスタＱｐ１〜Ｑｐ４、Ｑｎ１〜Ｑｎ４のゲートは制御端子に接続される。
図２〜図５にHブリッジ回路１が形成される半導体チップ２のレイアウトを示す。まず、図２は、半導体チップ２の半導体基板３上に配置されるＮ型パワーＭＯＳトランジスタＱｎ１、Ｑｎ２、Ｑｎ３、Ｑｎ４に対応するセル部２１、２２、２３、２４と、Ｐ型パワーＭＯＳトランジスタＱｐ１、Ｑｐ２、Ｑｐ３、Ｑｐ４に対応するセル部２５、２６、２７、２８と、１個のＶＭパッド１１と、１個のＧＮＤパッド１２と、４個の出力パッド１３、１４、１５、１６のレイアウト図である。ただし、ＶＭパッド１１、ＧＮＤパッド１２、出力パッド１３、１４、１５、１６は半導体基板３上には形成されず、半導体基板３の上部に層間絶縁膜を介して形成される配線層に形成される。図２では、配置場所のみを示す。
各セル部２１〜２８には、ドレイン領域４１、ソース領域４２、ゲート電極４３を形成している。このドレイン領域４１、ゲート電極４３、ソース領域４２により電界効果型トランジスタを形成している。セル部２１、２２、２３、２４のドレイン領域４１、ソース領域４２は半導体基板３内に形成された第２導電型（以下、Ｐ型と称す）のウェルに第１導電型（以下、Ｎ型と称す）の不純物拡散領域を形成している。セル部２５、２６、２７、２８のドレイン領域４１、ソース領域４２はＮ型のウェルにＰ型の不純物拡散領域を形成している。ゲート電極４３は、半導体基板上にゲート酸化膜（不図示）などを介して形成されたポリシリコン配線による電極である。
同図に示すように、各セル部２１〜２８では、ドレイン領域４１、ゲート電極４３、ソース領域４２、ゲート電極４３、ドレイン領域４１・・・の順を繰り返す構造になっている。ゲート電極４３は各セル部で共通接続されゲートパッドなど（不図示）に電気的に接続される。
ここで、２９ａはチップ端である。前述した各セル部２１〜２８のドレイン領域４１、ゲート電極４３、ソース領域４２の配列方向はチップ端２９ａと平行（Ｘ方向）に形成される。ここで、セル部２１、２２、２３、２４がチップ端２９ａ側に配置され、その並びはチップ端２９ａに対して平行に配置される。セル部２５が、セル部２１に対して出力パッド１３を挟みチップ端２９ａと反対側に配置される。セル部２６が、セル部２２に対して出力パッド１４を挟みチップ端２９ａと反対側に配置される。セル部２７が、セル部２３に対して出力パッド１５を挟みチップ端２９ａと反対側に配置される。セル部２８が、セル部２４に対して出力パッド１６を挟みチップ端２９ａと反対側に配置される。セル部２２とセル部２３の間にはＧＮＤパッド１２が配置される。セル部２６とセル部２７の間にはＶＭパッド１１が配置される。上記各パッドの配置関係は図２からわかるように、ＶＭパッド１１とＧＮＤパッド１２を結ぶ線が延在する方向と、出力パッド１３〜１６を結ぶ線が延在する方向が略垂直になるようになっている。
次に、図３、図４、図５、図６を用いて、本実施の形態の半導体チップ２の配線の構造を説明する。半導体チップ２の配線は、下層、中層、上層の３層構造となっている。図３は下層、図４は中層、図５は上層の配線のレイアウトである。各図は簡略化のため、１層下の配線を点線で示すが、その下の配線は省略する。また、図６は図５のＲ−Ｒ線をＸ方向から見た断面である。以降の説明ではアルミ配線を例に説明するが、配線材料はその他の導電材料でもよい。
図３は、第１層目の下層のアルミ配線のレイアウトである。同図に示すように、図２の各ドレイン領域４１の上部に層間絶縁膜８１（図６参照）を介して、ドレイン領域４１とほぼ同形状のドレイン配線５１が形成される。各ドレイン領域４１とドレイン配線５１は、層間絶縁膜８１を貫通するコンタクト５１１により電気的に接続される。また、各ソース領域４２上に層間絶縁膜８１を介して、ソース領域４２とほぼ同形状のソース配線５２が形成される。各ソース領域４２とソース配線５２は、層間絶縁膜８１を貫通するコンタクト５２１により電気的に接続される。また、１個の下層ＶＭパッド１１ａ、１個の下層ＧＮＤパッド１２ａ、４個の下層出力パッド１３ａ〜１６ａが後述する所定位置に形成されている。
図４は、第２層目（中層）アルミ配線のレイアウトである。同図に示すように、中間出力引き出し線６１と、中間ソース配線６２と、中層ＶＭパッド１１ｂ、中層ＧＮＤパッド１２ｂ、中層出力パッド１３ｂ〜１６ｂが層間絶縁膜８２（図６参照）上にレイアウトされる。
ここで、中間出力引き出し線６１は、図４に示すように、図３の各セル部のドレイン配線５１上をほぼ覆うように形成されるＹ方向に延在となっている部分（図中の領域６１Ａ）と、各中層出力パッド１３〜１６をそれぞれ挟んだＮ型パワーＭＯＳトランジスタとＰ型パワーＭＯＳトランジスタのセル部間の領域上をほぼ覆うように形成される部分（図中の領域６１Ｂ）を有している。また、各Ｎ型パワーＭＯＳトランジスタとＰ型パワーＭＯＳトランジスタのセル部の間の領域上をほぼ覆うように形成される部分（図中の領域６１Ｂ）と各中層出力パッド１３ｂ〜１６ｂは電気的に接続される。中間ソース配線６２は、図３の各セル部のソース配線５２とほぼ同形状に形成される。
中間出力引き出し線６１と下層のドレイン配線５１、および、各中層出力パッド１３ｂ〜１６ｂと各下層出力パッド１３ａ〜１６ａは層間絶縁膜８２を貫通するコンタクト６１１により電気的に接続される。中間ソース配線６２と下層のソース配線５２は、層間絶縁膜８２を貫通するコンタクト６２１により電気的に接続される。中層ＶＭパッド１１ｂと下層ＶＭパッド１１ａ、中層ＧＮＤパッド１２ｂと下層ＧＮＤパッド１２ａは、層間絶縁膜８２を貫通するコンタクト６３１、６４１によりそれぞれ電気的に接続される。
図５は、第３層目の上層のアルミ配線のレイアウトである。同図に示すように、ＧＮＤ引き出し線７１と、ＶＭ引き出し線７２と、出力引き出し線７３が、層間絶縁膜８３（図６参照）上にレイアウトされる。同図に示すように、ＧＮＤ引き出し線７１は、セル部２１〜２４上をほぼ覆うように形成されている。また、ＧＮＤ引き出し線７１の一部にはパッシベーション膜に開口が設けられて露出したＧＮＤパッド１２が形成される。さらに、ＧＮＤ引き出し線７１と、その下の中間ソース配線６２および中層ＧＮＤパッド１２ｂが層間絶縁膜８３を貫通するコンタクト７１１により電気的に接続される。よって、結果的にセル部２１〜２４のソース領域４２とＧＮＤパッド１２とが電気的に接続されることになる。
同様に、ＶＭ引き出し線７２は、セル部２５〜２８上をほぼ覆うように形成されている。また、ＶＭ引き出し線７２の一部にはパッシベーション膜に開口が設けられて露出したＶＭパッド１１が形成される。さらに、ＶＭ引き出し線７２と、その下の中間ソース配線６２および中層ＶＭパッド１１ｂが、層間絶縁膜８３を貫通するコンタクト７２１により電気的に接続される。よって、結果的にセル部２５〜２８のソース領域４２とＶＭパッド１１とが電気的に接続されることになる。
各出力引き出し線７３は、上記各中間出力引き出し線６１のＮ型パワーＭＯＳトランジスタとＰ型パワーＭＯＳトランジスタのセル部間の領域上をほぼ覆うように形成される部分（図４中の領域６１Ｂ）をほぼ覆うように形成されている。各出力引き出し線７３の一部にはパッシベーション膜に開口が設けられて露出した各出力パッド１３〜１６が形成される。さらに、各出力引き出し線７３と、その下の中間出力引き出し線６１が、層間絶縁膜８３を貫通するコンタクト７３１により電気的に接続される。よって、結果的にセル部２１、２５のドレイン領域４１と出力パッド１３、セル部２２、２６のドレイン領域４１と出力パッド１４、セル部２３、２７のドレイン領域４１と出力パッド１５、セル部２４、２８のドレイン領域４１と出力パッド１６が電気的にそれぞれ接続されることになる。
図６は、図５のＲ−Ｒ線をＸ方向から見た断面であり、半導体チップ２の基板、下層、中層、上層全ての断面を示す図である。図６に示すように、基板３上に順次、層間絶縁膜８１、８２、８３が形成されている。層間絶縁膜８１上にはドレイン配線５１、層間絶縁膜８２上には中間出力引き出し線６１、層間絶縁膜８３上には出力引き出し線７３と、ＧＮＤ引き出し線７１、ＶＭ引き出し線７２が形成されている。
ここで、図３、４の上面図からわかるように、ドレイン配線５１と中間出力引き出し線６１の領域６１Ａとは、ほぼ全面で重なる同形状となっている。これは、図６の断面図でいうところのエリア９０の範囲である。また、図４、５の上面図からわかるように、中間出力引き出し線６１の領域６１Ｂと出力引き出し線７３もほぼ全面で重なる同形状となっている。これは、図６の断面図でいうところのエリア９１の範囲である。これは、電気的に接続されたドレイン配線５１から出力引き出し線７３までの電流通過経路であるアルミ配線層がほぼ２重で形成されることと同様な効果があり、アルミ配線層の抵抗値が略２分の１になっているといえる。
同様に考えて、図４、５の上面図から、ソース配線５２と電気的に接続される中間ソース配線６２をＧＮＤ引き出し線７１は、ほぼ全面で覆う形状となっている。また、図４、５の上面図から、ソース配線５２と電気的に接続される中間ソース配線６２をＶＭ引き出し線７２は、ほぼ全面で覆う形状となっている。よって、中間ソース配線６２とＧＮＤ引き出し線７１、または、中間ソース配線６２とＶＭ引き出し線７２とで電流通過経路であるアルミ配線層がほぼ２重で形成され、この場合もアルミ配線層の抵抗値が略２分の１になっているといえる。
ここで、半導体チップ２０１は、図１３および図１４に示したように、３層目のＶＭ引き出し線２６１やＧＮＤ引き出し線２６２が、２層目のソース引き出し線２５２やソース引き出し線２５１と上下に互いに重なり合う部分が少ない配線構造であるため、３層構造としていながら、パワーＭＯＳトランジスタに供給する電流を、３層目のアルミ配線で供給しなければならず、配線抵抗が高かった。このため、配線のマイグレーション耐性を考慮して図１４のサイズＡやサイズＢを大きくしなければならないが、配線レイアウトの制約から限界があった。しかし、本実施の形態では、上述したように、パワーＭＯＳトランジスタのドレイン及びソース領域から各種パッドまで、ほぼ全電流経路で２つのアルミ配線層が重なるため、パワーＭＯＳトランジスタに供給する電流の許容電流量を上げることができる。これは、ドレイン領域４１から出力パッド１３〜１６間、およびソース領域４２からＧＮＤパッド１２もしくはＶＭパッド１１間の配線のマイグレーション耐性が上がったことを意味する。
このため、各セル部２１〜２８における１つあたりのソース領域４２、ドレイン領域４１を流れる電流量を増やすことができる。よって、より少ないソース領域４２、ドレイン領域４１で所定の電流量を流すことができ、各セル部２１〜２８のソース領域４２、ドレイン領域４１の個数を減らすことができる。具体的な例を挙げると、図１０に示す半導体チップ１０１では各セル部でソース−ドレイン領域の個数が例えば３個必要であるのに対して、本実施の形態の半導体チップ２では、ソース−ドレイン領域の個数が２個程度でよい。このため、図１０に示す半導体チップ１０１のセル部の長さを図１０に示すようにＬとすると、半導体チップ２のセル部の長さをＬ／２〜２Ｌ／３程度に縮小できる（図２に２Ｌ／３として記載）。
さらに、図５に示すようにＧＮＤパッド１２がセル部２１、２４とセル部２２、２３の中間に配置されるため、セル部２１と２４とでＧＮＤ引き出し線７１間の距離の差異がないため、配線抵抗に差がつくようなことがなくなる。このため、半導体チップ２によれば、半導体チップ２０１よりもオン抵抗の差が少なくなる。
ここで、背景技術で説明した半導体チップ１０１と半導体チップ２０１のレイアウト面積と、上述したセル部の長さを短くできる本実施の形態の半導体チップ２のレイアウト面積を比較する。ここで、この比較では、本実施の形態の半導体チップ２のセル部の長さを２Ｌ／３とする。
レイアウト面積の概略計算として図１２、１３に示すように半導体チップ１０１と半導体チップ２０１のセル部の長さをＬ（以下、サイズＬと称す）、幅をＷ（以下、サイズＷと称す）とする。また、各種パッドがセル部から張り出す長さをＺ（以下、サイズＺと称す）とする。ただし、図１２に示すように半導体チップ１０１と半導体チップ２０１の各種引き出し線の幅もサイズＷとする。以下、サイズＬ、Ｗ、Ｚの比率をＬ：Ｗ：Ｚ＝４：２：１として計算する。
まず、半導体チップ１０１のレイアウト面積１０１Ａは、以下のようになる。
レイアウト面積１０１Ａ≒（Ｌ＋Ｚ）×９Ｗ＝（４＋１）×９×２＝９０
次に、半導体チップ２０１のレイアウト面積２０１Ａは、以下のようになる。ただし、前述したが、ＧＮＤ引き出し線２６２は、配線抵抗の低減もしくはマイグレーション耐性を考慮しサイズＡを大きくしている。よって、図１４に示すように、ＧＮＤ引き出し線２６２のサイズＡの大きさをＹ方向に対してセル部の端から距離（Ｌ／４）増加させている。また、Ｘ方向に対してＧＮＤパッド１１２の張り出し分（Ｚ）だけセル部の端からＸ方向に増加させた距離（Ｗ／２＋Ｚ）になっている。
レイアウト面積２０１Ａ≒（Ｌ＋Ｚ＋Ｌ／４）×（９Ｗ＋Ｚ）＝（４＋１＋１）×（９×２＋1）＝１１４
最後に、半導体チップ２のレイアウト面積２Ａを以下に示す。ただし、上述したように半導体チップ２では、セル部の長さを２Ｌ／３程度に縮小できるため、セル部の長さとして、この２Ｌ／３を用いる。
レイアウト面積２Ａ≒（４×２Ｌ／３＋Ｚ）×（２Ｗ＋Ｚ）＝（４×（８／３）＋１）×（４＋１）＝５８
よって、半導体チップ１０１、半導体チップ２０１、半導体チップ２のレイアウト面積の比率は以下に示すようになる。
レイアウト面積１０１Ａ：レイアウト面積２０１Ａ：レイアウト面積２Ａ＝１：１．２６：０．６４
以上のことから、本実施の形態の半導体チップ２が最もレイアウト面積を縮小することができる。しかも、各種パッドの数も半導体チップ２０１と同程度の６個に抑えることができる。よって、本実施の形態の半導体チップ２は、各種パッドの数を最小に抑えつつ、レイアウト面積を縮小させることが可能である。
さらに図７に示すように、負荷であるモータから逆起電流Ｉｒｅｖが生じたとき、Ｐ型基板上に形成されるＮ型パワーＭＯＳトランジスタＱｎ１が有する寄生ダイオードに流れる電流により浮遊電子が発生する場合があった。そして、その浮遊電子がガードリングを超えてオペアンプやコンパレータ等の内部回路に到達し、入力オフセットの増加等、内部回路の性能に悪影響を与えていた。
しかし、本実施の形態の半導体チップ２では、Ｎ型パワーＭＯＳトランジスタであるセル部２１〜２４をチップ端２９ａ近傍に配置している。よって、オペアンプ等の内部回路をＰ型パワーＭＯＳトランジスタであるセル部２５〜２８側に配置すれば、前述した浮遊電子がＰ型パワーＭＯＳトランジスタのウェル電位側や、ガードリング等に吸収され、内部回路に到達しない。
このため、オペアンプやコンパレータの入力オフセットの増加等の性能悪化の問題を緩和することができる。また、この効果は、Ｎ型パワーＭＯＳトランジスタであるセル部２１〜２４をチップ端２９ａ近傍に配置する場合に限らず、内部回路をＰ型パワーＭＯＳトランジスタであるセル部２５〜２８側に配置すれば得られる。これは、Ｐ型パワーＭＯＳトランジスタのウェルがガードリングと同様の効果を有し、浮遊電子がＰ型パワーＭＯＳトランジスタのウェル電位側に吸収されるためである。このため、アンプ等の内部回路をセル部２１〜２８で構成されるＨブリッジ回路１から遠くに配置する必要がなく、内部回路のレイアウトの自由度が増す。
なお、本実施の形態では、各種パッド１１、１２、１３〜１６がチップ端２９ａより若干チップ内側に配置されるが、チップ端２９ａと各種パッド１１、１２、１３〜１６間の距離が最大で約５００μｍ程度であるため、ワイヤボンディング等に関して特に技術的困難さはなく、本実施の形態において問題とはならない。
なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施の形態は、２チャンネル構成のHブリッジ回路であったが、図８（ａ）に示すようなＮ型パワーＭＯＳトランジスタＱｎ１、Ｑｎ２とＰ型パワーＭＯＳトランジスタＱｐ１、Ｑｐ２と負荷１３１で構成される１チャンネルのHブリッジ回路であってもよい。
このときのHブリッジ回路が形成される半導体チップ４のレイアウトを図８（ｂ）に示す。図８は、Ｎ型パワーＭＯＳトランジスタＱｎ１、Ｑｎ２に対応するセル部２１、２２と、Ｐ型パワーＭＯＳトランジスタＱｐ１、Ｑｐ２に対応するセル部２５、２６と、１個のＶＭパッド１１と、１個のＧＮＤパッド１２と、２個の出力パッド１３、１４のレイアウト図である。ただし、上述した説明と同様、ＶＭパッド１１、ＧＮＤパッド１２、出力パッド１３、１４は基板３上には形成されず、基板上層に形成される配線層に形成され、同図では配置場所のみを示す。
なお、図９の構成での１チャンネルのＨブリッジ回路では、ＧＮＤパッドが２個、出力パッド２個、ＶＭパッド１個の計５個となる。よって、本実施の形態の１チャンネルのHブリッジ回路の方が１個少なくてすむ。このような１チャンネル構成のＨブリッジ回路の場合でも、２チャンネル構成のHブリッジ回路ほどではないが、パッド数と、レイアウト面積を減少させることができる。
実施の形態にかかるＨブリッジ回路の構成図である。 実施の形態にかかる半導体装置のチップのレイアウトを示す図である。 実施の形態にかかる半導体装置のチップの下層のアルミ配線のレイアウトを示す図である。 実施の形態にかかる半導体装置のチップの中層のアルミ配線のレイアウトを示す図である。 実施の形態にかかる半導体装置のチップの上層のアルミ配線のレイアウトを示す図である。 実施の形態にかかる半導体装置のチップの断面図である。 特許文献１（１チャンネル構成）を２チャンネル構成にアレンジした半導体装置のチップにかかる問題点を説明するための模式図である。 他の実施の形態にかかる半導体装置のチップのレイアウトを示す図である。 特許文献１（１チャンネル構成）を２チャンネル構成にアレンジした半導体装置のチップにかかるＨブリッジ回路の構成図である。 特許文献１（１チャンネル構成）を２チャンネル構成にアレンジした半導体装置のチップにかかる半導体装置のチップの、レイアウトを示す図である。 図１０の半導体装置のチップの下層のアルミ配線のレイアウトを示す図である。 図１０の半導体装置のチップの上層のアルミ配線のレイアウトを示す図である。 図１０の半導体装置のチップのパッド数を変更した半導体装置のチップの中層のアルミ配線のレイアウトを示す図である。 図１０の半導体装置のチップのパッド数を変更した半導体装置のチップの上層のアルミ配線のレイアウトを示す図である。
符号の説明
１ 本発明のＨブリッジ回路
２ 本発明の半導体装置
Ｑｎ１、Ｑｎ２、Ｑｎ３、Ｑｎ４ Ｎ型パワーＭＯＳトランジスタ
Ｑｐ１、Ｑｐ２、Ｑｐ３、Ｑｐ４ Ｐ型パワーＭＯＳトランジスタ
１１、１１１ ＶＭパッド
１２、１１２ ＧＮＤパッド
２１〜２８ セル部
１３〜１６、１１３ 出力パッド
１３ａ〜１６ａ 下層出力パッド
１３ｂ〜１６ｂ 中層出力パッド
２９ａ、２９ｂ チップ端
３１、３２、１３１、１３２ 負荷
４１ ドレイン領域
４２ ソース領域
４３ ゲート配線
５１、１４２ ドレイン配線
５２、１４１ ソース配線
６１ 中間出力引き出し線
６１Ａ 中間出力引き出し線６１のＹ方向に凸状の領域
６１Ｂ 中間出力引き出し線６１のＮ型パワーＭＯＳトランジスタとＰ型パワーＭＯＳトランジスタのセル部間の領域上をほぼ覆うように形成される部分
６２ 中間ソース配線
７１ ＧＮＤ引き出し線
７２ ＶＭ引き出し線
８１〜８３ 層間絶縁膜
９０、９１ エリア
１００ 特許文献１（１チャンネル構成）を２チャンネル構成にアレンジしたＨブリッジ回路
１０１ 特許文献１（１チャンネル構成）を２チャンネル構成にアレンジした半導体装置（２層配線構造）
１５２、２５２ ソース引き出し線
１５３ ドレイン引き出し線
２０１ 半導体装置（３層配線構造）
２６１ ＶＭ引き出し線
２６２ ＧＮＤ引き出し線
１５４、１５５、２６４、５１１、５２１、６１１、６２１、６３１、６４１、７１１、７２１、７３１ コンタクト
Ａ ＧＮＤ引き出し線２６２のＸ方向の配線幅
Ｂ ＶＭ引き出し線２６１のＹ方向の幅
Ｉｒｅｖ 逆起電流
Ｌ セル部の長さ
Ｗ セル部の幅（および配線の幅）
Ｚ 各種パッドがセル部から張り出す長さ

Claims (7)

  1. 第１導電型の第１のトランジスタと、
    第１導電型の第２のトランジスタと、
    前記第１のトランジスタと前記第２のトランジスタとの間に配置される第１の電位を供給する第１の電源パッドと、
    第２導電型の第３のトランジスタと、
    第２導電型の第４のトランジスタと、
    前記第３のトランジスタと前記第４のトランジスタとの間に配置される第２の電位を供給する第２の電源パッドと、
    前記第１のトランジスタと前記第３のトランジスタとの間に配置される第１の出力パッドと、
    前記第２のトランジスタと前記第４のトランジスタとの間に配置される第２の出力パッドとを有し、
    前記第１、第２の電源パッドを結ぶ線が延在する方向と、前記第１、第２の出力パッドを結ぶ線が延在する方向が垂直に交差する半導体装置。
  2. 前記第１乃至第４のトランジスタの各々は、第１の出力パッドと第２の出力パッドを結ぶ線が延在する方向にドレイン領域とソース領域が繰り返し構成で形成される請求項１に記載の半導体装置。
  3. 前記第１及び第３のトランジスタのドレイン領域が第１の配線により前記第１の出力パッドに電気的に接続され、
    前記第２及び第４のトランジスタのドレイン領域が第２の配線により前記第２の出力パッドに電気的に接続され、
    前記第１及び第３のトランジスタのソース領域が第３の配線により前記第１の電源パッドに電気的に接続され、
    前記第２及び第４のトランジスタのソース領域が第４の配線により前記第２の電源パッドに電気的に接続され、
    前記第１〜第４の配線は、３層の導電層を有し、
    前記第１及び第２の配線では、前記第１及び第２の配線が形成された略全体の領域において、前記導電層が少なくとも２層で重なり合い、
    前記第３及び第４の配線では、ソース領域上において、前記導電層が少なくとも２層で重なり合う請求項１または請求項２に記載の半導体装置。
  4. 前記半導体装置は、１つの半導体チップに形成されており、前記第１及び第２のトランジスタが、チップ端と前記第３及び第４のトランジスタとの間に配置される請求項１乃至請求項３のいずれか１項に記載の半導体装置。
  5. 前記半導体チップは、内部回路をさらに有し、
    前記第３及び第４のトランジスタが、前記内部回路と前記第１及び第２のトランジスタの間に配置される請求項４に記載の半導体装置。
  6. 前記第１、第２、第３、第４のトランジスタがＨブリッジ回路を形成する請求項１乃至請求項５のいずれか１項に記載の半導体装置。
  7. 第１導電型の第５、第６のトランジスタ、第２導電型の第７、第８のトランジスタ、第３の出力パッド、第４の出力パッドを更に有し、
    前記第１、第２のトランジスタが、前記第５のトランジスタと第６のトランジスタの間に配置され、
    前記第３、第４のトランジスタが、前記第７のトランジスタと第８のトランジスタの間に配置され、
    前記第３の出力パッドが、前記第５のトランジスタと第７のトランジスタの間に配置され、
    前記第４の出力パッドが、前記第６のトランジスタと第８のトランジスタの間に配置される請求項１乃至請求項６のいずれか１項に記載の半導体装置。
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