JP7144609B2 - 半導体装置および車載用電子制御装置 - Google Patents

半導体装置および車載用電子制御装置 Download PDF

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Description

本発明は、多層配線技術を用いて構成される半導体装置の構造に係り、特に、素子のペア性バラツキが小さく高信頼性が要求される半導体装置に適用して有効な技術に関する。
アナログ集積回路に多用されるカレントミラー回路は、入力側と出力側のＭＯＳトランジスタのサイズにより、入力電流を所望の倍率（ミラー比）に変換して出力する。カレントミラー回路を用いた半導体集積回路装置を高精度で動作させるためには、カレントミラー回路を構成するトランジスタのペア性のバラツキの低減およびペア性の経時変動の抑制が求められる。
また、半導体集積回路装置では、通常、トランジスタやダイオード、抵抗、容量などの素子を接続する金属配線が層間絶縁膜（層間酸化膜）を介してこれらの素子上に形成される。金属配線（配線パターン）は、金属膜と絶縁膜の成膜と、リソグラフィによるパターン形成を繰り返すことにより形成される。
一般に、多層金属配線を形成する場合、トランジスタから遠い上層の配線層は、チップ内の長い距離の接続や電源幹線などに使用され、インピーダンス低減のため、トランジスタに近い下層配線より配線が厚い配線、または、広幅の配線が使用されることが多い。また、近年、大電流を制御するためのパワートランジスタを搭載した半導体装置などでは、半導体装置のパッシベーション膜上層にさらに広幅かつ厚膜の銅再配線（Copper Redistribution）を使用する場合がある。
ところで、半導体基板上に形成される金属膜及び絶縁膜は半導体基板との線膨張係数が異なるため、半導体素子周辺の環境温度や自己発熱による温度変化により、半導体素子に熱ひずみが生じる。トランジスタや抵抗などの素子周辺に配置した配線パターンの熱ひずみは、これらの素子の電気特性のバラツキや変動の要因となる。
配線パターンに起因した素子の経時変化を低減する技術として、例えば、特許文献１がある。特許文献１は、ペアを構成するＭＯＳトランジスタ上層のダミー配線の配置を規定することにより、ＭＯＳトランジスタへのダミー配線の影響を低減する技術である。
特許文献１には「トランジスタの上層に配置された機械的化学研磨平均化用のダミー配線とを有する半導体装置であって、前記ダミー配線が、平面的に見て前記ペアリングトランジスタのいずれにも重ならないか、または第１のトランジスタおよび前記第２のトランジスタに重なる部分が、前記第１のトランジスタと前記第２のトランジスタとで同等になるように配置されている、半導体装置」と記載されている。
特開２００３－１００８９９号公報
前述のように、トランジスタから遠い上層配線層は、広幅の配線が使用される場合がある。これらの配線幅は、ペアを構成するトランジスタの各トランジスタサイズより広く、ペアトランジスタの配列の全体より狭い場合がある。このような広幅配線をペアトランジスタ周辺に配置する場合、各トランジスタから見た配線パターンが同等となるようにするには、トランジス配列を広幅配線が迂回するようにする必要があり、チップサイズが増加する課題があった。
特に、アナログデジタル変換機などに使用されるカレントミラー回路では構成するトランジスタ数が多いため、チップサイズへの影響が大きい。
そこで、本発明の目的は、カレントミラー回路を備える半導体装置において、カレントミラー回路のミラー比のバラツキ低減および素子のペア性の経時変化を抑制可能な信頼性の高い半導体装置を提供することにある。
上記課題を解決するために、本発明は、複数の半導体素子が並列に接続された第１の半導体素子グループと、前記第１の半導体素子グループと同層に配置され、複数の半導体素子が並列に接続された第２の半導体素子グループと、前記第１の半導体素子グループおよび前記第２の半導体素子グループよりも上層に配置され、前記第１の半導体素子グループおよび前記第２の半導体素子グループの各半導体素子の幅よりも広い幅の複数の配線と、を備え、前記第１の半導体素子グループと前記第２の半導体素子グループは対をなして所定のペア精度を有する回路を構成し、前記第１の半導体素子グループの各半導体素子から平面方向において最も近い位置の前記配線までの平面方向の各距離の組み合せと、前記第２の半導体素子グループの各半導体素子から平面方向において最も近い位置の前記配線までの平面方向の各距離の組み合せが等しくなるように前記複数の配線が配置されている。
本発明によれば、カレントミラー回路を備える半導体装置において、カレントミラー回路のミラー比のバラツキ低減および素子のペア性の経時変化を抑制可能な信頼性の高い半導体装置を実現できる。
上記以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。
本発明の実施例１に係る半導体装置の平面図である。 本発明の実施例１に係る半導体装置の回路図である。 配線の熱ひずみのシミュレーションモデルを示す図である。 図３Ａのモデルによる熱ひずみのシミュレーション結果を示す図である。 図１に示す半導体装置の一部拡大図である。 図４のＡ－Ａ’断面図である。 従来例の半導体装置の平面図である。 従来例の半導体装置の回路図である。 本発明の実施例２に係る半導体装置の平面図である。 図８のＢ－Ｂ’断面図である。 図８に示す半導体装置の一部拡大図である。 図１０のＣ－Ｃ’断面図である。 本発明の実施例３に係る半導体装置の平面図である。 図１２のＤ－Ｄ’断面図である。 図１２に示す半導体装置の一部拡大図である。 図１４のＥ－Ｅ’断面図である。 本発明の実施例４に係る半導体装置の平面図である。 本発明の実施例４に係る半導体装置の回路図である。 図１６に示す半導体装置の一部拡大図である。 本発明の実施例５に係る半導体装置の平面図である。 本発明の実施例６に係る半導体装置の平面図である。 本発明の実施例６に係る半導体装置の回路図である。
以下、図面を用いて本発明の実施例を説明する。なお、各図面において同一の構成については同一の符号を付し、重複する部分についてはその詳細な説明は省略する。
図１から図７を参照して、本発明の実施例１の半導体装置について説明する。なお、図６および図７は、本発明を分かり易くするために比較例として示す従来の半導体装置の平面図と回路図である。
図１は本実施例の半導体装置内におけるカレントミラー回路を構成するＭＯＳトランジスタＭ０１～Ｍ７４と広幅配線２０の平面的な位置関係を示した例である。図１に示すように、複数のＭＯＳトランジスタＭ０１～Ｍ７４の配列はＸ方向に配置され、複数の広幅配線２０はそれぞれＭＯＳトランジスタＭ０１～Ｍ７４に垂直なＹ方向に延伸して配置されている。また、１つの広幅配線２０の幅Ｗ２は１つのＭＯＳトランジスタの幅Ｗ１の約４倍である。
図２に図１に示す半導体装置の回路図を示す。図２のミラー回路のミラー元は、ミラー端子１００に４個のＭＯＳトランジスタＭ０１～Ｍ０４が並列接続されて構成される。また、ミラー先も、ミラー端子１０１～１０７の各々にそれぞれ４個のＭＯＳトランジスタＭ１１～Ｍ１４、Ｍ２１～Ｍ２４などが並列接続されて構成される。但し、図１のＭＯＳトランジスタの配置順は図２と異なってもよい。
図１において、ＭＯＳトランジスタは、左からＭ０１～Ｍ７１、Ｍ０２～Ｍ７２、Ｍ０３～Ｍ７３、Ｍ０４～Ｍ７４のように、並列にＭＯＳトランジスタを分散して配置する。
また、Ｍ０１～Ｍ３１は左からＭ０１、Ｍ１１、Ｍ２１、Ｍ３１の順で配置し、Ｍ０２～Ｍ３２は左からＭ１２、Ｍ２２、Ｍ３２、Ｍ０２のように、１つずつ順序を変える。Ｍ０３～Ｍ４３、Ｍ０４～Ｍ４４も同様に順序を変えて配置する。Ｍ４１～Ｍ７１、Ｍ４２～Ｍ７２、Ｍ４３～Ｍ７３、Ｍ４４～Ｍ７４についても同様に１つずつ順序を変えて配置する。
ここで、図３Ａおよび図３Ｂを用いて、ＭＯＳトランジスタに対する配線パターンの応力の影響について説明する。図３Ａはシリコン基板（半導体基板）３００、シリコン酸化膜４００、シリコン（Ｓｉ）層３０１からなるＳＯＩ基板上に層間酸化膜であるシリコン酸化膜４０１、ポリイミド膜５００、銅配線２００を配置した熱応力シミュレーションモデルの断面図である。また、図３Ｂは図３Ａのシリコン層３０１とシリコン酸化膜４０１の界面３０２におけるひずみ量のシミュレーション結果である。
図３Ｂに示すように、シリコン界面３０２の熱ひずみは上層配線（銅配線２００）の影響を受け、配線端からの平面的な距離に依存して変化する。また、シリコン内の電子やホールの移動度はシリコンのひずみ量に依存する。このように、半導体素子の電気特性は配線パターンとの位置関係により変わるため、ペア性が要求される半導体素子では、各素子の上層配線パターンの配置や形状等を考慮する必要がある。
次に、本実施例における構成要素であるＭＯＳトランジスタと広幅配線２０の詳細な位置関係を説明する。図４は、図１の左から８個のＭＯＳトランジスタＭ０１～Ｍ７１の領域を拡大して示した平面図である。また、図５は図４のＡ－Ａ’断面図である。図４および図５において、ＭＯＳトランジスタＭ０１～Ｍ７１に対し、ＭＯＳトランジスタに近い上層の配線層１０のパターンは各ＭＯＳトランジスタから見て同じになるようにレイアウトされており、これらの配線層１０がＭＯＳトランジスタに与えるひずみは、各ＭＯＳトランジスタで同等である。
ＭＯＳトランジスタＭ０１、Ｍ１１、Ｍ２１、Ｍ３１から広幅配線２０の配線端までの平面方向の距離をそれぞれＤ２、Ｄ１、Ｅ１、Ｅ２とする。Ｍ４１～Ｍ７１と広幅配線２０の配線端までの平面方向の距離も同様である。Ｍ０１～Ｍ７１はさらに上層の広幅配線２０の有無と配線端からの平面方向の距離が異なるため、広幅配線２０による熱ひずみの影響が異なりＭＯＳトランジスタのペア性が低下する。
しかし、図２の回路において、図１のようにＭＯＳトランジスタと広幅配線２０を配置した場合、図２の各ミラー端子１０１～１０７に対するＭＯＳトランジスタの組において、ＭＯＳトランジスタから最も近い広幅配線２０までの平面方向の距離の組み合わせは、例えば、以下のようになる。
≪ミラー端子１００≫（ミラー元）
トランジスタＭ０１～Ｍ０４：広幅配線２０までの距離Ｄ２、Ｅ２、Ｅ１、Ｄ１
≪ミラー端子１０１≫（ミラー先）
トランジスタＭ１１～Ｍ１４：広幅配線２０までの距離Ｄ１、Ｄ２、Ｅ２、Ｅ１
≪ミラー端子１０２≫（ミラー先）
トランジスタＭ２１～Ｍ２４：広幅配線２０までの距離Ｅ１、Ｄ１、Ｄ２、Ｅ２
≪ミラー端子１０３≫（ミラー先）
トランジスタＭ３１～Ｍ３４：広幅配線２０までの距離Ｅ２、Ｅ１、Ｄ１、Ｄ２
ミラー端子１０４からミラー端子１０７についても同様であり、いずれも（Ｄ１、Ｄ２、Ｅ１、Ｅ２）の組み合せになるため、図２のミラー端子毎のＭＯＳの電気特性は同じになる。従って、カレントミラー回路として、ミラー元と各ミラー先のペア性が確保できる。
本実施例は、複数の半導体素子（ＭＯＳトランジスタＭ０１～Ｍ０４）を並列に接続した第１の半導体素子グループ（ミラー端子１００のグループ）と、複数の半導体素子（ＭＯＳトランジスタＭ１１～Ｍ１４）を並列に接続した第２の半導体素子グループ（ミラー端子１０１のグループ）と、を少なくとも有するペア性が要求される回路と、各半導体素子グループ（１００、１０１）の上層に形成され、半導体素子Ｍ０１の１個の幅よりも広い幅の複数の配線と、を備え、第１の半導体素子グループ（１００）を構成する各半導体素子（Ｍ０１～Ｍ０４）から平面方向に最も近い位置の広幅配線２０までの平面方向の各距離（Ｄ２,Ｅ２,Ｅ１,Ｄ１）の組み合せと、第２の半導体素子グループ（１０１）を構成する各半導体素子（Ｍ１１～Ｍ１４）から平面方向に最も近い位置の広幅配線２０までの平面方向の各距離（Ｄ１、Ｄ２、Ｅ２、Ｅ１）の組み合せとが同じとなるように複数の広幅配線２０が配置されている構成とすることで、第１の半導体素子グループ（ミラー端子１００のグループ）が広幅配線２０から受ける応力の影響と第２の半導体素子グループ（ミラー端子１０１のグループ）が広幅配線２０から受ける応力の影響をほぼ等しくすることが可能となる。
応力による劣化具合を等しくできるため、第１の半導体素子グループ（ミラー端子１００のグループ）と第２の半導体素子グループ（ミラー端子１０１のグループ）のペア性の維持が可能となり、経年劣化（経時変化）を抑制することが可能となる。
なお、本実施例ではペア性が要求される回路としてカレントミラー回路を例に挙げたが、これに限定されるものではなく、ペア性（ペア精度）が要求される他の回路にも広く適用することが可能である。
また、各半導体素子グループを構成するＭＯＳトランジスタ（半導体素子）の数が４つである構成を例に挙げたが、これに限定されるものではない。同様にペア性が要求される回路を構成する半導体素子グループの数も７個に限定されるものではない。
一方、図６および図７に示す従来の半導体装置では、カレントミラー回路を構成するＭＯＳトランジスタを分散せずに配置しており、この場合、広幅配線２０の影響はＭＯＳトランジスタＭ０～Ｍ７で異なるものがあるため、ＭＯＳトランジスタのペア性が低下し、カレントミラー回路のミラー比もミラー先ごとに異なる。
以上説明したように、本実施例の半導体装置は、複数の半導体素子（ＭＯＳトランジスタＭ０１～Ｍ０４）が並列に接続された第１の半導体素子グループ（ミラー端子１００のグループ）と、第１の半導体素子グループ（ミラー端子１００のグループ）と同層に配置され、複数の半導体素子（ＭＯＳトランジスタＭ１１～Ｍ１４）が並列に接続された第２の半導体素子グループ（ミラー端子１０１のグループ）と、第１の半導体素子グループ（ミラー端子１００のグループ）および第２の半導体素子グループ（ミラー端子１０１のグループ）よりも上層に配置され、第１の半導体素子グループ（ミラー端子１０１のグループ）および第２の半導体素子グループ（ミラー端子１０１のグループ）の各半導体素子の幅Ｗ１よりも広い幅Ｗ２の複数の広幅配線２０を備えており、第１の半導体素子グループ
（ミラー端子１００のグループ）と第２の半導体素子グループ（ミラー端子１０１のグループ）は対をなして所定のペア精度を有する回路を構成し、第１の半導体素子グループ（ミラー端子１００のグループ）の各半導体素子（ＭＯＳトランジスタＭ０１～Ｍ０４）から平面方向において最も近い位置の広幅配線２０までの平面方向の各距離の組み合せと、第２の半導体素子グループ（ミラー端子１０１のグループ）の各半導体素子（ＭＯＳトランジスタＭ１１～Ｍ１４）から平面方向において最も近い位置の広幅配線２０までの平面方向の各距離の組み合せが等しくなるように複数の広幅配線２０が配置されている。
また、上記回路はカレントミラー回路であり、第１の半導体素子グループ（ミラー端子１００のグループ）はカレントミラー回路のミラー元であり、第２の半導体素子グループ
（ミラー端子１０１のグループ）はカレントミラー回路のミラー先である。
これにより、カレントミラー回路を備える半導体装置において、カレントミラー回路のミラー比のバラツキ低減および素子のペア性の経時変化を抑制可能な信頼性の高い半導体装置を実現することができる。
また、本実施例の半導体装置を車載用電子制御装置に搭載することで、車載用電子制御装置の信頼性向上を図ることができる。
図８から図１１を参照して、本発明の実施例２の半導体装置について説明する。図８は本実施例の半導体装置内におけるカレントミラー回路を構成するＭＯＳトランジスタＭ０１～Ｍ７４と、広幅配線２０と、広幅配線２０とは異なる配線層の広幅配線３０の平面的な位置関係を示した例である。図８において、ＭＯＳトランジスタＭ０１～Ｍ７４と広幅配線２０は図１と同じである。また、本実施例のカレントミラー回路は図２と同じである。図８のＢ－Ｂ’断面を図９に示す。
以下に、本実施例のＭＯＳトランジスタと広幅配線２０，広幅配線３０の詳細な配置を説明する。図１０は図８の左から８個のＭＯＳトランジスタＭ０１～Ｍ７１の領域を拡大して示した平面図であり、図１１は図１０のＣ－Ｃ’断面図である。図１０および図１１において、ＭＯＳトランジスタＭ０１～Ｍ７１と広幅配線２０との平面方向の距離Ｄ１、Ｄ２、Ｅ１、Ｅ２は実施例１の図４、図５と同じである。
図１０および図１１に示すように、広幅配線３０とＭＯＳトランジスタＭ０１、Ｍ１１、Ｍ２１、Ｍ３１との平面方向の距離をそれぞれＧ１、Ｆ１、Ｆ２、Ｆ３とする。Ｍ４１、Ｍ５１、Ｍ６１，Ｍ７１についても同様である。
図９のカレントミラー回路を構成するＭＯＳトランジスタと上層の広幅配線２０と広幅配線２０とは異なる配線層の広幅配線３０を図８のように配置することにより、図２の回路図における各端子ミラー１０１～１０７に接続するＭＯＳトランジスタの各組において、ＭＯＳトランジスタから広幅配線３０までの平面方向の距離は例えば以下のようになり、いずれもＦ１，Ｆ２、Ｆ３、Ｇ1の組み合せとなる。
≪ミラー端子１００≫（ミラー元）
トランジスタＭ０１～Ｍ０４：広幅配線３０までの距離Ｇ１、Ｆ３、Ｆ２、Ｆ１
≪ミラー端子１０１≫（ミラー先）
トランジスタＭ１１～Ｍ１４：広幅配線３０までの距離Ｆ１、Ｇ１、Ｆ３、Ｆ２
≪ミラー端子１０２≫（ミラー先）
トランジスタＭ２１～Ｍ２４：広幅配線３０までの距離Ｆ２、Ｆ１、Ｇ１、Ｆ３
≪ミラー端子１０３≫（ミラー先）
トランジスタＭ３１～Ｍ３４：広幅配線３０までの距離Ｆ３、Ｆ２、Ｆ１、Ｇ１
以上のように、ＭＯＳトランジスタから広幅配線２０および広幅配線３０までの平面方向の距離の組み合せは、カレントミラー回路のミラー元（１００）、ミラー先（１０１～１０７）の各端子間で同じであり、広幅配線の応力の影響をミラー元とミラー先の端子で同等にすることができるため、カレントミラー回路のミラー比の初期バラツキ低減および経年劣化（経時変化）の抑制ができる。
以上説明したように、本実施例の半導体装置では、複数の配線は、第１の配線層に配置される複数の広幅配線２０と、第１の配線層と異なる第２の配線層に配置される複数の広幅配線３０と、を有しており、第１の半導体素子グループ（ミラー端子１００のグループ）の各半導体素子（ＭＯＳトランジスタＭ０１，Ｍ１１，Ｍ２１，Ｍ３１）から平面方向において最も近い位置の第１の配線層に配置される広幅配線２０までの平面方向の各距離の組み合せと、第２の半導体素子グループ（ミラー端子１０１のグループ）の各半導体素子（ＭＯＳトランジスタＭ４１，Ｍ５１，Ｍ６１，Ｍ７１）から平面方向において最も近い位置の第１の配線層に配置される広幅配線２０までの平面方向の各距離の組み合せが等しくなるように第１の配線層の複数の広幅配線２０が配置され、第１の半導体素子グループ（ミラー端子１００のグループ）の各半導体素子（ＭＯＳトランジスタＭ０１，Ｍ１１，Ｍ２１，Ｍ３１）から平面方向において最も近い位置の第２の配線層に配置される広幅配線３０までの平面方向の各距離の組み合せと、第２の半導体素子グループ（ミラー端子１０１のグループ）の各半導体素子（ＭＯＳトランジスタＭ４１，Ｍ５１，Ｍ６１，Ｍ７１）から平面方向において最も近い位置の第２の配線層に配置される広幅配線３０までの平面方向の各距離の組み合せが等しくなるように第２の配線層の複数の広幅配線３０が配置されている。
図１２から図１５を参照して、本発明の実施例３の半導体装置について説明する。図１２は本実施例の半導体装置内におけるカレントミラー回路を構成するＭＯＳトランジスタＭ０１～Ｍ７４と、広幅配線２０と、広幅配線２０とは異なる配線層の広幅配線３１の平面的な位置関係を示した例である。図１２において、ＭＯＳトランジスタＭ０１～Ｍ７４と広幅配線２０は図１と同じである。また、本実施例のカレントミラー回路は図２と同じである。図１２のＤ－Ｄ’断面図を図１３に示す。
本実施例では図１３に示すように、広幅配線３１は広幅配線２０よりＭＯＳトランジスタ側（下層側）に配置されている。
以下に、本実施例のＭＯＳトランジスタと広幅配線２０，広幅配線３１の詳細な配置を説明する。図１４は図１２の左から８個のＭＯＳトランジスタＭ０１～Ｍ７１の領域を拡大して示した平面図であり、図１５は図１４のＥ－Ｅ’断面図である。図１４および図１５において、ＭＯＳトランジスタＭ０１～Ｍ７１と広幅配線２０との平面方向の距離Ｄ１、Ｄ２、Ｅ１、Ｅ２は実施例１の図４、図５と同じである。
また、広幅配線２０と広幅配線３１が平面的に重なった領域とＭＯＳトランジスタＭ０１、Ｍ１１、Ｍ２１、Ｍ３１との平面方向の距離を、それぞれＨ３、Ｈ２、Ｈ１、Ｊ１とする。カレントミラー回路を構成するＭＯＳトランジスタと上層の広幅配線２０と広幅配線３１を図１２、図１３のように配置した場合、図２の回路図の各ミラー端子１０１～１０７に接続するＭＯＳトランジスタの組において、ＭＯＳトランジスタから広幅配線２０と広幅配線３１の重なり領域までの平面方向の距離は、例えば以下のようになり、いずれもＨ１，Ｈ２、Ｈ３、Ｊ1の組み合せとなる。
≪ミラー端子１００≫（ミラー元）
トランジスタＭ０１～Ｍ０４：広幅配線３１までの距離Ｈ３、Ｊ１、Ｈ１、Ｈ２
≪ミラー端子１０１≫（ミラー先）
トランジスタＭ１１～Ｍ１４：広幅配線３１までの距離Ｈ２、Ｈ３、Ｊ１、Ｈ１
≪ミラー端子１０２≫（ミラー先）
トランジスタＭ２１～Ｍ２４：広幅配線３１までの距離Ｈ１、Ｈ２、Ｈ３、Ｊ１
≪ミラー端子１０３≫（ミラー先）
トランジスタＭ３１～Ｍ３４：広幅配線３１までの距離Ｊ１、Ｈ１、Ｈ２、Ｈ３
以上のように、ＭＯＳトランジスタから広幅配線２０および広幅配線３１までの平面方向の距離の組み合せと、ＭＯＳトランジスタから広幅配線２０と広幅配線３１の重なりまでの平面方向の距離の組み合せをカレントミラー回路のミラー元と各ミラー先の端子のＭＯＳトランジスタの組み合せ毎に同じにすることにより、広幅配線の応力の影響をミラー元とミラー先で同等にすることができ、カレントミラー回路のミラー比の初期バラツキ低減と経年劣化（経時変化）が抑制できる。
以上説明したように、本実施例の半導体装置では、複数の配線は、第１の配線層に配置される複数の広幅配線２０と、第１の配線層と異なる第２の配線層に配置される複数の広幅配線３１と、を有しており、第１の配線層に配置された広幅配線２０と第２の配線層に配置された広幅配線３１が重なるように配置されており、第１の半導体素子グループ（ミラー端子１００のグループ）の各半導体素子（ＭＯＳトランジスタＭ０１，Ｍ１１，Ｍ２１，Ｍ３１）から平面方向において最も近い第１の配線層に配置された広幅配線２０と第２の配線層に配置された広幅配線３１を重ね合わせた位置までの平面方向の各距離の組み合せと、第２の半導体素子グループ（ミラー端子１０１のグループ）の各半導体素子（ＭＯＳトランジスタＭ４１，Ｍ５１，Ｍ６１，Ｍ７１）から平面方向において最も近い第１の配線層に配置された広幅配線２０と第２の配線層に配置された広幅配線３１を重ね合わせた位置までの平面方向の各距離の組み合せが等しくなるように、第１の配線層に配置された広幅配線２０と第２の配線層に配置された広幅配線３１が配置されている。
図１６から図１８を参照して、本発明の実施例４の半導体装置について説明する。図１６は本実施例の半導体装置内におけるカレントミラー回路を構成するＭＯＳトランジスタＭ０１～Ｍ８４と広幅配線２１の平面的な位置関係を示した例である。また、図１７に図１６のカレントミラー回路の回路図を示す。図１６は、図１と同様に、複数のＭＯＳトランジスタＭ０１～Ｍ８４の配列はＸ方向に配置され、複数の広幅配線２１はそれぞれＭＯＳトランジスタＭ０１～Ｍ８４に垂直なＹ方向に延伸して配置されている。但し、本実施例では、１つの広幅配線２１の幅Ｗ３は１つのＭＯＳトランジスタの幅Ｗ１の約５倍である。
図１７のミラー元のミラー端子１２０に接続するＭＯＳトランジスタＭ０１～Ｍ０４は図１６において、いずれも配線２１の中央に配置している。一方、ミラー先のＭＯＳトランジスタＭ１１～Ｍ８４は、実施例１（図１）と同様に、１つずつ順序を変えて配置される。図１７の配置では、各ミラー先から最も近いミラー元までの平面方向の距離の組み合せが、ミラー先のミラー端子間で同じである。このため、ミラー元からの距離に依存したバラツキを低減できる。
図１８は、図１６の左から９個のトランジスタＭ１１～Ｍ８１の領域を拡大して示した平面図である。ＭＯＳトランジスタＭ１１、Ｍ２１、Ｍ３１、Ｍ４１から広幅配線２１の配線端までの平面方向の距離をそれぞれＤ４、Ｄ３、Ｅ３、Ｅ４とする。Ｍ５１からＭ８１も同様である。
図１７のミラー先の各ミラー端子１２１～１２８において、図１６のようにＭＯＳトランジスタと広幅配線２１を配置することにより、ＭＯＳトランジスタから広幅配線２１までの平面方向の距離の組み合わせは、いずれもＤ３、Ｄ４、Ｅ３、Ｅ４になる。これにより、各ミラー先の広幅配線の影響は同等になるため、ミラー先間のミラー比バラツキは低減される。
但し、ミラー元は配線応力の影響がミラー先と異なる。このため、本実施例の場合は、必要なミラー比となるようにミラー元とミラー先のＭＯＳトランジスタサイズの調整や、半導体集積回路装置を製造後にキャリブレーションによるミラー比の補正を行う。
また、ミラー比の長期変動に対しても、変動がある場合は補正が必要である。但し、ミラー先間の広幅配線によるひずみの影響は同じであるため、ミラー比の補正はミラー先毎に行う必要はなく、補正を簡略化できる。
以上説明したように、本実施例の半導体装置では、上記回路はカレントミラー回路であり、複数の半導体素子（ＭＯＳトランジスタＭ０１～Ｍ０４）が並列に接続された第３の半導体素子グループ（ミラー端子１２０のグループ）をさらに備えており、第１の半導体素子グループ（ミラー端子１２１のグループ）および第２の半導体素子グループ（ミラー端子１２２のグループ）はカレントミラー回路のミラー先であり、第３の半導体素子グループ（ミラー端子１２０のグループ）はカレントミラー回路のミラー元である。
また、ミラー先となる半導体素子グループを複数有しており（ミラー端子１２１～１２８のグループ）、複数の半導体素子グループ（ミラー端子１２１～１２８のグループ）における各半導体素子から平面方向の距離が最も近い位置の広幅配線２１までの平面方向の各距離の各組合せは、第１の半導体素子グループ（ミラー端子１２１のグループ）における平面方向の距離の組み合せと等しい。
図１９を参照して、本発明の実施例５の半導体装置について説明する。図１９は本実施例の半導体装置内におけるカレントミラー回路を構成するＭＯＳトランジスタＭ０１～Ｍ７４と広幅配線２０および広幅配線２０と同一配線層のダミー配線２２の平面的な位置関係を示した例である。なお、本実施例のカレントミラー回路は図２と同じである。
本実施例では、カレントミラー回路を構成するＭＯＳトランジスタＭ０１～Ｍ７４の配列に対し、広幅配線２０が２本のみ配置されている。図１で広幅配線２０が配置されている位置の一部に同一配線層で広幅配線２０と同じ幅のダミー配線２２を配置している。このダミー配線２２は、実施例１と同様の理由により、ＭＯＳトランジスタが広幅配線２０から受ける応力の影響をミラー先とミラー元の端子間で同等とする効果がある。
図３Ｂの応力シミュレーション結果に示したように、配線端と配線中央では、シリコンにかかる応力が異なるため、図１９のダミー配線２２は、ＭＯＳトランジスタ配列からＹ方向に伸ばす必要がある。
図２０および図２１を参照して、本発明の実施例６の半導体装置について説明する。図２０は本実施例の半導体装置内におけるカレントミラー回路を構成するＭＯＳトランジスタＭ０１～Ｍ６４と広幅配線２０の平面的な位置関係を示した例である。実施例１（図１）と同様に、ＭＯＳトランジスタＭ０１～Ｍ６４の配列はＸ方向に配置され、広幅配線２０はＭＯＳトランジスタＭ０１～Ｍ６４に垂直なＹ方向に延伸して配置されている。また、１つの広幅配線２０の幅Ｗ２は１つのＭＯＳトランジスタの幅Ｗ１の約４倍である。また、図２１に図２０のカレントミラー回路の回路図を示す。
図２０では、ＭＯＳトランジスタＭ０１～Ｍ６４と広幅配線２０の位置を調整するため、ＭＯＳトランジスタ配列の中にダミー半導体素子であるダミートランジスタＤＭ１～ＤＭ４を配置する。これにより、実施例１（図１）と同様に、図２１のミラー端子１３０～１３６に対するＭＯＳトランジスタの組において、ＭＯＳトランジスタから最も近い広幅配線２０までの平面方向の距離の組み合わせは同じになるため、広幅配線２０の応力の影響をミラー元とミラー先で同等にすることができ、カレントミラー回路のミラー比の初期バラツキ低減と経年劣化（経時変化）が抑制できる。
なお、上記で説明した実施例１～６は、カレントミラー回路のミラー端子に並列に接続されたＭＯＳトランジスタ組と上層配線の配置例であるが、ＭＯＳトランジスタ以外にも、例えば、バイポーラトランジスタや半導体抵抗素子などの半導体素子とその上層配線の配置としても良い。
また、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。
例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
Ｍ０～Ｍ７ ：ＭＯＳトランジスタ
Ｍ０１～Ｍ８４：ＭＯＳトランジスタ
ＤＭ１～ＤＭ４：ダミートランジスタ
１０ ：（金属）配線層
２０，２１ ：広幅（金属）配線
２２ ：（金属配線２０と同一配線層の）ダミー配線
３０、３１ ：（金属配線２０と異なる配線層の）広幅（金属）配線
Ｗ１～Ｗ３ ：トランジスタサイズまたは金属配線の幅
１００～１０７：（カレントミラー回路の）ミラー端子
１１０～１１７：（カレントミラー回路の）ミラー端子
１２０～１２８：（カレントミラー回路の）ミラー端子
１３０～１３６：（カレントミラー回路の）ミラー端子
Ｄ１～Ｄ４ ：（ＭＯＳトランジスタから広幅金属配線までの平面方向の）距離
Ｅ１～Ｅ５ ：（ＭＯＳトランジスタから広幅金属配線までの平面方向の）距離
Ｆ１～Ｆ３ ：（ＭＯＳトランジスタから広幅金属配線までの平面方向の）距離
Ｇ１ ：（ＭＯＳトランジスタから広幅金属配線までの平面方向の）距離
Ｈ１～Ｈ３ ：（ＭＯＳトランジスタから広幅金属配線の重なりまでの平面方向の）距離
Ｊ１ ：（ＭＯＳトランジスタから広幅金属配線の重なりまでの平面方向の）距離
２００ ：銅配線
３００ ：シリコン基板（半導体基板）
３０１ ：シリコン（Ｓｉ）層
３０２ ：（シリコン層３０１とシリコン酸化膜４０１の）界面
４００ ：シリコン酸化膜
４０１ ：シリコン酸化膜（層間酸化膜）
５００ ：ポリイミド膜

Claims (9)

  1. 複数の半導体素子が並列に接続された第１の半導体素子グループと、
    前記第１の半導体素子グループと同層に配置され、複数の半導体素子が並列に接続された第２の半導体素子グループと、
    前記第１の半導体素子グループおよび前記第２の半導体素子グループよりも上層に配置され、前記第１の半導体素子グループおよび前記第２の半導体素子グループの各半導体素子の幅よりも広い幅の複数の配線と、を備え、
    前記第１の半導体素子グループと前記第２の半導体素子グループは対をなして所定のペア精度を有する回路を構成し、
    前記第１の半導体素子グループの各半導体素子から平面方向において最も近い位置の前記配線までの平面方向の各距離の組み合せと、前記第２の半導体素子グループの各半導体素子から平面方向において最も近い位置の前記配線までの平面方向の各距離の組み合せが等しくなるように前記複数の配線が配置されている半導体装置。
  2. 請求項１に記載の半導体装置であって、
    前記複数の配線は、第１の配線層に配置される複数の配線と、前記第１の配線層と異なる第２の配線層に配置される複数の配線と、を有し、
    前記第１の半導体素子グループの各半導体素子から平面方向において最も近い位置の前記第１の配線層に配置される配線までの平面方向の各距離の組み合せと、
    前記第２の半導体素子グループの各半導体素子から平面方向において最も近い位置の前記第１の配線層に配置される配線までの平面方向の各距離の組み合せが等しくなるように前記第１の配線層の複数の配線が配置され、
    前記第１の半導体素子グループの各半導体素子から平面方向において最も近い位置の前記第２の配線層に配置される配線までの平面方向の各距離の組み合せと、
    前記第２の半導体素子グループの各半導体素子から平面方向において最も近い位置の前記第２の配線層に配置される配線までの平面方向の各距離の組み合せが等しくなるように前記第２の配線層の複数の配線が配置されている半導体装置。
  3. 請求項１に記載の半導体装置であって、
    前記複数の配線は、第１の配線層に配置される複数の配線と、前記第１の配線層と異なる第２の配線層に配置される複数の配線と、を有し、
    前記第１の配線層に配置された配線と前記第２の配線層に配置された配線が重なるように配置されており、
    前記第１の半導体素子グループの各半導体素子から平面方向において最も近い前記第１の配線層に配置された配線と第２の配線層に配置された配線を重ね合わせた位置までの平面方向の各距離の組み合せと、
    前記第２の半導体素子グループの各半導体素子から平面方向において最も近い前記第１の配線層に配置された配線と第２の配線層に配置された配線を重ね合わせた位置までの平面方向の各距離の組み合せが等しくなるように、前記第１の配線層に配置された配線と第２の配線層に配置された配線が配置されている半導体装置。
  4. 請求項１から３のいずれか１項に記載の半導体装置であって、
    前記回路はカレントミラー回路であり、
    前記第１の半導体素子グループは前記カレントミラー回路のミラー元であり、
    前記第２の半導体素子グループは前記カレントミラー回路のミラー先である半導体装置。
  5. 請求項１から３のいずれか１項に記載の半導体装置であって、
    前記回路はカレントミラー回路であり、
    複数の半導体素子が並列に接続された第３の半導体素子グループをさらに備え、
    前記第１の半導体素子グループおよび前記第２の半導体素子グループは前記カレントミラー回路のミラー先であり、
    前記第３の半導体素子グループは前記カレントミラー回路のミラー元である半導体装置。
  6. 請求項４または５に記載の半導体装置であって、
    ミラー先となる半導体素子グループを複数有しており、
    前記複数の半導体素子グループにおける各半導体素子から平面方向の距離が最も近い位置の前記配線までの平面方向の各距離の各組合せは、前記第１の半導体素子グループにおける平面方向の距離の組み合せと等しい半導体装置。
  7. 請求項１から３のいずれか１項に記載の半導体装置であって、
    前記複数の配線にダミー配線を含む半導体装置。
  8. 請求項１から３のいずれか１項に記載の半導体装置であって、
    前記複数の半導体素子の配列にダミー半導体素子を含む半導体装置。
  9. 請求項１から８のいずれか１項に記載の半導体装置を備える車載用電子制御装置。
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