JP2007129075A - 半導体装置 - Google Patents

Abstract

【課題】 ２次側トランジスタを複数接続するカレントミラー回路を備える半導体装置において、２次側トランジスタの出力電流のバラツキを低減し、所定の電流を出力することができる半導体装置を提供する。
【解決手段】 カレントミラー回路を構成する１次側トランジスタと別の１次側トランジスタとの間に、２次側トランジスタが配置し、１次側トランジスタのドレイン間には複数の抵抗が直列に接続している。この抵抗間に２次側トランジスタのゲートをそれぞれ接続する。抵抗による発生したゲート電圧が印加した２次側トランジスタの出力電流は所定の値となる。
【選択図】 図１

Description

本発明は、カレントミラー回路を備えた半導体装置に関し、特に、封止樹脂による応力などによって生じる２次側トランジスタの出力電流のバラツキを小さくすることができる半導体装置に関する。

一般的なカレントミラー回路として非特許文献１に記載されているカレントミラー回路を図３に示す。図３に示すように、基準電流源１が接続し、ダイオード接続された１次側トランジスタ２のゲート−ソース間電圧Ｖｇｓが、２次側トランジスタ４のゲートに印加され、所定の電流（１次側トランジスと２次側トランジスタのトランジスタサイズが同じなら同じ電流値）が２次側トランジスタ４に流れ、出力端子３から出力される構成となっている。

図４は、２次側トランジスタを複数個接続したカレントミラー回路である。この種のカレントミラー回路は、オペアンプや蛍光表示パネルの駆動装置をはじめとして多くの半導体装置で利用されている。蛍光表示パネルの駆動装置の中には、２次側トランジスタの数が、数百個におよぶ場合もある。このように多数のトランジスタを半導体チップ上に形成する場合、半導体チップの一辺が長くなる傾向にある。そのため、樹脂封止によって半導体チップに加わる応力が半導体チップ内で一様でなかったり、あるいは半導体チップのウエルの濃度分布が異なったり、あるいはまた配線抵抗による電圧降下が発生したりして、２次側トランジスタの出力電流が、所定値からずれてしまうという問題が発生してしまう。

この種の問題を解決する一つの方法として、樹脂封止に発生する応力が、半導体チップの外周縁部で大きく、中心部で小さくなる傾向に基づき、応力の影響を受けやすい半導体素子を半導体チップのほぼ中心部に、それ以外の素子を周辺部に配置するというものである（特許文献１）。
Gray Meyer他 、"Analysis and Design of Analog Integrated Circuits Second Edition"、１９８４年、米国、 pp.709-711 特開平１１−１４５３４４号公報

以上説明したように、トランジスタの製造上のバラツキや封止樹脂の応力などによって、１次側トランジスタ及び２次側トランジスタの特性、特にスレッショルド電圧（Ｖｔｈ）が変化してしまう。また、半導体チップの長辺方向と短辺方向では、結晶面が異なり、トランジスタ特性の違いや、各トランジスタに加わる応力に差が生じる。しかし、２次側トランジスタの数が、数百にも及ぶ場合には、全てのトランジスタを応力の影響を受けない場所に配置することは難しい。本発明は、２次側トランジスタを複数接続するカレントミラー回路を備える半導体装置において、２次側トランジスタの出力電流のバラツキを低減し、所定の電流を出力することができる半導体装置を提供することを目的とする。

上記目的を達成するため、本願発明は、基準電流源に接続する１次側トランジスタと複数の２次側トランジスタからなるカレントミラー回路が複数接続した半導体チップを備えた半導体装置において、一の前記１次側トランジスタと別の前記１次側トランジスタとの間に、前記一の１次側トランジスタと共に前記カレントミラー回路を構成する前記２次側トランジスタが配置し、前記一の１次側トランジスタのドレインと前記別の１次側トランジスタのドレインとの間に複数の抵抗を直列に接続し、一の該抵抗と別の前記抵抗との接続点を前記２次側トランジスタのゲートにそれぞれ接続し、前記２次側トランジスタの出力電流が所定の値となるように、前記抵抗の抵抗値をそれぞれ設定することを特徴とするものである。

本発明の半導体装置は、２つの１次側トランジスタのドレイン間に直列に接続した抵抗の抵抗値を所定の値に設定し、特性の変化を打ち消すゲート電圧として２次側トランジスタの各ゲートに印加する構成とすることで、２次側トランジスタの出力電流のバラツキを抑えることができる。このようなカレントミラー回路を蛍光表示パネルの駆動装置の出力部分に用いた場合、一定の安定した輝度を得ることができる。特に、蛍光表示パネルの面積が大きくなり、接続する１次側トランジスタ及び２次側トランジスタの数が多くなる場合に効果が大きい。

また本発明の半導体装置は、トランジスタの配列方向が異なる場合においても、２つの１次側トランジスタのドレイン間に直列に接続した抵抗の抵抗値を所定の値に設定し、それぞれの配列方向の異なる２次側トランジスタのそれぞれに対して、特性の変化を打ち消すゲート電圧を２次側トランジスタの各ゲートに印加する構成とすることで、２次側トランジスタの出力電流のバラツキを抑えることができる。

本発明の半導体装置は、基準電流源に接続する１つの１次側トランジスタと複数の２次側トランジスタとで構成されるカレントミラー回路が、複数接続し、その内の１つの１次側トランジスタと別の１次側トランジスタとの間に、２次側トランジスタが配置している。そして、１つの１次側トランジスタのドレインと別の１次側トランジスタのドレインとの間に複数の抵抗を接続し、その抵抗と別の抵抗との接続点を、２次側トランジスタのゲートにそれぞれ接続している。ここで本発明では、樹脂封止等が終了した完成品である半導体装置において、２次側トランジスタの出力電流が所定の値となるように、抵抗の抵抗値を適宜所定の値に設定するものである。

抵抗値の所定値とは、２次側トランジスタに印加するゲート電圧を、出力電流が設定通りとなるように変化させる抵抗値を意味する。即ち、封止樹脂の応力、製造上のバラツキなどにより、１次側トランジスタ及び２次側トランジスタのスレッショルド電圧Ｖｔｈが変化する。この変化を予想して、２次側トランジスタの出力電流を設定通りの出力電流と一致させるように、抵抗により、１次側トランジスタのドレイン間電圧から２次側トランジスタのゲート電圧（２次側トランジスタ毎に設定される）を発生させ、ゲートに印加する。スレッショルド電圧Ｖｔｈは、半導体チップに加わる応力等、種々の条件により変化するものであるが、半導体チップの大きさが一定で、製造プロセス、組立プロセスなど製造条件が一定であれば、十分予想可能である。このように、抵抗により発生させたゲート電圧が印加された２次側トランジスタから出力される出力電流値は、設定通りの値となる。以下、本発明の実施例について詳細に説明する。

図１は本発明の実施例の説明図で、（Ａ）はカレントミラー回路のレイアウトを模式的に示した説明図、（Ｂ）は基準電流源を含むカレントミラー回路全体のレイアウトを模式的に示した説明図である。図１（Ａ）に示すようにカレントミラー回路を構成するトランジスタが、半導体チップ上に１１個（ａ〜ｋ）配置している。１つのカレントミラー回路は、基準電流源１に接続した１個の１次側トランジスタ２と４個の２次側トランジスタ４で構成している。また、１個の１次側トランジスタ４のドレインと別の１次側トランジスタ４のドレインとの間に複数の抵抗５を接続し、その抵抗５と別の抵抗５との接続点を、２次側トランジス４タのゲートにそれぞれ接続している。

このような構造の半導体チップにおいて、製造上の特性変動がなく、応力による特性変動も生じていない場合、Ｖｇｓは０．８Ｖであったとする。応力が生じたことで、半導体チップの端部の１次側トランジスタ２（ａ及びｋ）が、Ｖｇｓ=０．８１Ｖ、中央部の１次側トランジスタ２（ｆ）がＶｇｓ=０．８２Ｖになる。（即ち、スレッショルド電圧Ｖｔｈが変化する。）このとき、半導体チップ端部から中央部に向けてトランジスタのＶｇｓは０.８１Ｖから０.８２Ｖへ徐々に変化していることになる。

本発明ではこのＶｇｓの変化に伴う２次側トランジスタ４の出力電流の変化をなくすため、２次側トランジスタ４のゲートに印加するゲート電圧が変化するように、抵抗５の抵抗値を設定している。一例として、直列に接続した抵抗５により、２つの１次側トランジスタのドレイン間の電位差を分圧して一次近似した電圧を発生させ、２次側トランジスタ４のゲートにそれぞれ印加する構成としている。２次側トランジスタ４のレイアウト上の距離が一定でない場合には、抵抗５の値を距離に比例した抵抗値に設定することで同じような効果を得ることができる。

なお実際の半導体装置では、ウエルの濃度勾配があるために、応力がない状態でもＶｇｓは距離と共に変化していく。したがって、その変化も考慮の上、２次側トランジスタ４のゲートに印加する電圧を発生させればよい。

基準電流源１は、図１（Ｂ）に示すように、通常のカレントミラー回路構造とし、半導体チップ上の応力の影響を受けにくい位置、あるいは応力の影響を受ける場合には、同じように影響を受ける位置に配置すると、電流値のバラツキを抑えることができる。例えば、半導体チップ上の１００μｍ以内の領域内に配置すると、トランジスタ間の影響の差がなくなる。

図２に本発明の第２の実施例を示す。実施例１同様、図２（Ａ）はカレントミラー回路のレイアウトを模式的に示した説明図、（Ｂ）は基準電流源を含むカレントミラー回路全体のレイアウトを模式的に示した説明図である。実施例１のカレントミラー回路と異なり、カレントミラー回路が半導体チップの２辺に配列した構成となっている。

図２に示すように長方形の半導体チップに加わる応力や、製造工程によるバラツキ、結晶の向きは、長辺方向と短辺方向で異なる。そのため、長辺方向と短辺方向でそれぞれ抵抗５の抵抗値を設定する必要がある。

なおこの場合も、基準電流源１を構成するトランジスタは、通常のカレントミラー回路構造とし、半導体チップ上の応力の影響を受けにくい位置に、例えば１００μｍ以内の限定された領域内に配置すると、電流値のバラツキを抑えることができる。

なお、本発明は上記実施例に限定されるものでないことはいうまでもない。例えば、カレントミラー回路や基準電流源を構成するトランジスタの導電型を変えることもできるし、カレントミラー回路を構成するトランジスタの数を変えることもできる。

本発明の第１の実施例を説明する図である。 本発明の第２の実施例を説明する図である。 一般的なカレントミラー回路の説明図である。 別のカレントミラー回路の説明図である。

符号の説明

１；基準電流源、２；１次側トランジスタ、３；出力端子、
４；２次側トランジスタ、５；抵抗

Claims (1)

1. 基準電流源に接続する１次側トランジスタと複数の２次側トランジスタからなるカレントミラー回路が複数接続した半導体チップを備えた半導体装置において、
   一の前記１次側トランジスタと別の前記１次側トランジスタとの間に、前記一の１次側トランジスタと共に前記カレントミラー回路を構成する前記２次側トランジスタが配置し、
   前記一の１次側トランジスタのドレインと前記別の１次側トランジスタのドレインとの間に複数の抵抗を直列に接続し、一の該抵抗と別の前記抵抗との接続点を前記２次側トランジスタのゲートにそれぞれ接続し、
   前記２次側トランジスタの出力電流が所定の値となるように、前記抵抗の抵抗値をそれぞれ設定することを特徴とする半導体装置。
   

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