CN102412235A

CN102412235A - 半导体集成电路设备

Info

Publication number: CN102412235A
Application number: CN2011102521828A
Authority: CN
Inventors: 大村昌伸
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2010-09-02
Filing date: 2011-08-30
Publication date: 2012-04-11
Anticipated expiration: 2031-08-30
Also published as: US20120056629A1; CN102412235B; JP2012054476A; JP5761947B2; US8878551B2

Abstract

本发明提供半导体集成电路设备，所述半导体集成电路设备包括：在半导体基板上形成的电路块；在所述块的要被保护的部分上形成的导电图案；被配置为将所述图案的一部分的电势复位到基准电势的复位单元；被配置为连接所述部分与电流供给线的连接单元；和检测电路，所述检测电路被配置为确定在所述部分的电势被复位为基准电势之后，从所述部分与所述电流供给线连接起经过了预定的时间时，预设的范围是否包含所述部分的电压。所述部分的电压的变化依赖于所述图案的电路常数。

Description

半导体集成电路设备

技术领域

本发明涉及半导体集成电路设备。

背景技术

已出现对于针对物理改变和分析而保护安装在用于保存诸如个人信息的需要高安全性的数据的半导体集成电路设备上的电路的需求。在日本专利公开No.2006-012159中描述的半导体集成电路设备中，在要被保护的电路上形成布线线路(wiring line)。当检测到该布线线路的电压的变化时，半导体集成电路设备的检测电路确定该布线线路改变。但是，聚焦离子束(FIB)装置最近已变得可用。当使用FIB装置时，能够通过从半导体集成电路设备的前表面发射离子束来切割布线线路并且沉积布线金属。因此，即使当使用在日本专利公开No.2006-012159中描述的技术来保护电路时，如果使用FIB装置来沉积布线金属以绕过要被分析的部分并施加预定的电压，那么能够导致识别错误，即，能够使得检测电路的确定操作检测到正常状态而不是异常状态。

发明内容

上述的在要被保护的电路块上形成导电图案并且检测该导电图案的电势的变化的方法不能精确地检测导电图案的改变。因此，本发明的一个方面提供用于提高对于在要被保护的电路块上形成的导电图案的改变的检测精度的技术。

本发明的一个方面提供半导体集成电路设备，所述半导体集成电路设备包括：在半导体基板上形成的电路块；在电路块的要被保护的部分上形成的导电图案；被配置为将导电图案的第一部分的电势复位到基准电势的复位单元；被配置为连接第一部分与电流供给线的连接单元；和被配置为在第一部分的电势被复位到基准电势之后从第一部分与电流供给线相连接起经过了预定的时间时确定预设的范围是否包含第一部分的电压的检测电路，其中，第一部分的电压的变化依赖于导电图案的电路常数。

(参照附图)阅读示例性实施例的以下描述，本发明的其它特征将变得清晰。

附图说明

被包含于说明书中并构成其一部分的附图示出本发明的实施例，并与描述一起用于解释本发明的原理。

图1是用于解释本发明的实施例的半导体集成电路设备的布置的例子的示图；

图2是用于解释本发明的实施例的检测电路的配置例子的示图；

图3A～3C是用于解释本发明的实施例的时序图的例子的示图；

图4是用于解释本发明的实施例的检测电路的另一配置例子的示图；

图5A～5C是用于解释本发明的实施例的时序图的其它例子的示图；

图6A～6F是用于解释本发明的实施例的导电图案105的形状的变更例的示图；

图7是用于解释包括本发明的实施例的多个导电图案的布置的示图；

图8是用于解释本发明的实施例的半导体集成电路设备的布置的另一个例子的示图；

图9是用于解释本发明的实施例的检测电路的另一配置例子的示图；

图10是用于解释本发明的实施例的时序图的另一个例子的示图；

图11是用于解释本发明的实施例的检测电路的又一配置例子的示图；以及

图12是用于解释本发明的实施例的时序图的又一例子的示图。

具体实施方式

以下将参照附图来解释本发明的实施例。现在将参照图1来解释根据本发明的实施例的半导体集成电路设备100的配置例子。半导体集成电路设备100可包含：在半导体基板101上形成的存储器电路102、控制电路103、处理电路108、以及检测电路104。存储器电路102可包含非易失性存储器和易失性存储器的至少之一，并且保存数据。控制电路103为例如CMOS逻辑电路，并且可控制处理电路108对于保存在存储器电路102中的数据的访问。即，控制电路103可控制处理电路108的对于到存储器电路102的数据写入和处理电路108的对于从存储器电路102的数据读取。处理电路108可处理保存在存储器电路102中的数据，并且将产生的数据输出到例如输出器件。存储器电路102、控制电路103和处理电路108可形成电路块106。电路块106可经由端子107与外部器件连接。

在电路块106上形成导电图案105。在图1所示的例子中，导电图案105由一根弯曲的导电线形成，并且，导电图案105曲折(meander)以便覆盖存储器电路102、控制电路103和检测电路104的所有表面。导电图案105不需要被形成在所有的电路上，而是需要至少在要被保护的部分上被形成。例如，可以在电路块106的一部分上形成导电图案105。即，可仅在存储器电路102、控制电路103和处理电路108中的一个上形成导电图案105。导电图案105也可被密集地形成以便防止要被保护的电路从导电图案105之上被分析。为了增大导电图案105改变之前和之后的电路常数的变化，还可以通过半导体集成电路设备100的制造工艺的临界尺寸(critical dimension)来形成导电图案105。在本实施例中，“在电路块106之上”意指基于半导体基板101形成电路块106的层之上的任何层。

检测电路104与导电图案105连接，并且可检测导电图案105已改变。导电图案105的改变的一个例子是导电图案105的去除或诸如切割或重新连接(reconnection)的图案变化。将在后面描述检测电路104的详细配置以及检测电路104与导电图案105之间的连接。通过例如布线线路和引线键合(wire bonding)来连接检测电路104和控制电路103，并且，检测电路104可将检测结果输出到控制电路103。如果检测电路104检测到导电图案105已改变，那么控制电路103可防止处理电路108使用保存在存储器电路102中的数据。例如，为了防止数据的使用，控制电路103可禁止处理电路108对于存储器电路102的访问，或者将保存在存储器电路102中的数据复位。这里提到的数据复位是改变存储器电路102的状态以使得不在存储器电路102中保存数据的操作。例子是数据擦除和随机数据重写。当存储器电路102包含易失性存储器时，控制电路103可通过停止对于存储器电路102的电力供给而将数据复位。

以下将参照图2来解释检测电路104的详细配置。图2表示作为检测电路104的例子的检测电路200。检测电路200包含两个开关电路SW1和SW2以及确定电路210。开关电路SW1具有与导电图案105的点A(第一部分)连接的一个端子和与用作电流供给线的电压源VDD连接的另一个端子。开关电路SW2具有与导电图案105的点A连接的一个端子和与基准电势线连接的另一个端子。基准电势线为例如地GND，但也可以是另一电势。导电图案105的点B(第二部分)与基准电势线连接。图2所示的导电图案105的点A和B分别与图1所示的导电图案105的点A和B对应。确定电路210与导电图案105的点A连接，并且检测点A处的电压的变化。更具体而言，检测电路200将点A处的电势复位到基准电势，连接点A与电压源VDD，并且确定在经过预定的时间之后预设范围是否包含点A处的电压V1。一般地，检测电路200至少被配置为确定在第一部分的电势被复位为基准电势之后从第一部分与电流供给线相连接起经过了预定的时间时预设的范围是否包含导电图案105的第一部分的电压。如果预设的范围包含电压V1，那么检测电路200可检测导电图案105没有改变。另一方面，如果预设的范围不包含电压V1，那么检测电路200可检测到导电图案105已改变。一般地，检测电路200可进一步被配置为如果在经过了预定的时间之后预设的范围不包含该电压，则检测为导电图案105已改变。

确定电路210包含两个电压比较器CMP11和CMP12、与(AND)电路AND1、以及D触发器电路DFF11。电压比较器CMP11具有与基准电压Vref1连接的正输入端子和与导电图案105的点A连接的负输入端子。来自电压比较器CMP11的输出信号S11被输入到与电路AND1。电压比较器CMP12具有与导电图案105的点A连接的正输入端子和与基准电压Vref2连接的负输入端子。来自电压比较器CMP12的输出信号S12被输入到与电路AND1。假定在图2所示的例子中Vref1比Vref2高。来自与电路AND1的输出信号S13被输入到D触发器电路DFF11的数据输入端子。控制信号S14被输入到D触发器电路DFF11的时钟输入端子。来自D触发器电路DFF11的Q的输出信号S15作为来自检测电路200的输出被输入到控制电路103。基准电压Vref1和Vref2可以是由安装在半导体基板101上的DA转换器产生的电压，也可以是从半导体基板101外部输入的电压。

以下将参照图3A～3C所示的时序图来解释检测电路200的操作。在图3A～3C中的每一个中，上半部分表示各信号的状态，下半部分表示随着时间流逝导电图案105的点A处的电压V1的变化。图3A是用于解释当导电图案105没有被改变时检测电路200的操作的时序图的例子。

控制信号S0和S0B分别控制开关电路SW1的开/关和SW2的开/关。控制信号S0B是控制信号S0的反信号(inverted signal)。因此，从各时序图中省略控制信号S0B。在时间T0处，控制信号S0为低，并且控制信号S0B为高。因此，开关电路SW1被关断，开关电路SW2被接通。因此，导电图案105的点A处的电压V1被复位为基准电势。即，开关电路SW2可用作用于将电压V1复位到基准电势的复位单元。当导电图案105的点B与基准电势线连接时，开关电路SW2可被省略。当在这种情况下关断开关电路SW1时，由于导电图案105与基准电势线连接，因此，在经过预定的时间之后，导电图案105的点A也被复位为基准电势。

当控制信号S0在时间T1处从低变为高时，开关电路SW1被接通，开关电路SW2被关断。因此，电压源VDD经由开关电路SW1将电流供给到导电图案105的点A。即，开关电路SW1可用作用于连接导电图案105的点A与电压源VDD的连接单元。然后，根据由导电图案105的电路常数确定的时间常数，导电图案105的点A处的电压V1开始向着由电压源VDD供给的电压值逐渐增大。导电图案105的电路常数包含导电图案105的寄生电阻值和寄生电容值。

当电压V1达到基准电压Vref2时(在时间Ta处)，来自电压比较器CMP12的输出信号S12从低变为高。在时间Ta处，电压V1比基准电压Vref1低，因此，来自电压比较器CMP11的输出信号S11保持为高。因此，来自与电路AND1的输出信号S13从低变为高。当控制信号S14在时间T2处从低变为高时，由于来自与电路AND1的输出信号S13为高，因此来自D触发器电路DFF11的输出信号S15从低变为高。当电压V1达到基准电压Vref1时(在时间Tb处)，来自电压比较器CMP11的输出信号S11从高变为低。因此，来自与电路AND1的输出信号S13从高变为低。如上所述，来自检测电路200的输出信号S15在时间T2之后变为高。这表明检测电路200检测到导电图案105没有改变。

当导电图案105没有被改变时，时间T2被预设为存在于电压V1达到基准电压Vref2的时间(Ta)和电压V1达到基准电压Vref1的时间(Tb)之间。因此，如果在时间T2处，电压V1的值大于或等于基准电压Vref2且小于或等于基准电压Vref1，则检测为导电图案105没有改变。

以下将参照图3B来解释当导电图案105被改变并且由导电图案105的电路常数确定的时间常数变得比改变之前的小时检测电路200的操作。如上所述，在时间T1处，控制信号S0从低变为高，并且，电压V1开始逐渐增大。由于导电图案105的时间常数比改变之前的小，因此，电压V1增加得比导电图案105改变之前快。

当电压V1达到基准电压Vref2时(在时间Tc处)，来自电压比较器CMP12的输出信号S12从低变为高。在时间Tc处，电压V1比基准电压Vref1低，因此，来自电压比较器CMP11的输出信号S11保持为高。因此，来自与电路AND1的输出信号S13从低变为高。然后，在时间T2之前，电压V1达到基准电压Vref1(在时间Td处)，并且，来自电压比较器CMP11的输出信号S11从高变为低。因此，来自与电路AND1的输出信号S13从高变为低。当控制信号S14在时间T2处从低变为高时，由于来自与电路AND1的输出信号S13为低，因此，来自D触发器电路DFF11的输出信号S15保持为低。如上所述，来自检测电路200的输出信号S15即使在时间T2之后也保持为低。这表明，检测电路200检测到导电图案105已改变。即，如果电压V1的值在时间T2处超过基准电压Vref1，那么检测为导电图案105已改变。

以下将参照图3C来解释当导电图案105改变并且由导电图案105的电路常数确定的时间常数变得比改变之前大时检测电路200的操作。如上所述，在时间T1处，控制信号S0从低变为高，并且，电压V1开始逐渐增大。由于导电图案105的时间常数比改变之前大，因此，电压V1增大得比导电图案105改变之前慢。

时间T2在电压V1达到基准电压Vref2之前到来，并且，控制信号S14从低变为高。由于来自与电路AND1的输出信号S13为低，因此，来自D触发器电路DFF11的输出信号S15保持为低。当电压V1达到基准电压Vref2时(在时间Te处)，来自电压比较器CMP12的输出信号S12从低变为高。在时间Te处，电压V1比基准电压Vref1低，因此，来自电压比较器CMP11的输出信号S11保持为高。因此，来自与电路AND1的输出信号S13从低变为高。然后，电压V1达到基准电压Vref1(在时间Tf处)，并且，来自电压比较器CMP11的输出信号S11从高变为低。因此，来自与电路AND1的输出信号S13从高变为低。如上所述，来自检测电路200的输出信号S15即使在时间T2之后也保持为低。这表明检测电路200检测到导电图案105已被改变。即，如果电压V1的值在时间T2低于基准电压Vref2，则检测为导电图案105已改变。

由检测电路200使用的基准电压Vref1和Vref2以及时间T1和T2可在设计半导体集成电路设备100时被设定，可在制造半导体集成电路设备100时被设定，也可在装运之后由用户自己设定。这些设定值可被保存在检测电路104中，也可保存在存储器电路102的非易失性存储器中。当所述设定值被保存在存储器电路102中时，如果导电图案105改变，那么它们不能再被使用。但是，由于用户可能舍弃导电图案105改变的半导体集成电路设备100，因此，仍然可以在存储器电路102中保存这些设定值。

现在将参照图4来解释检测电路104的详细配置的另一个例子。图4表示作为检测电路104的另一个例子的检测电路400。通过用确定电路410替代检测电路200的确定电路210，获得检测电路400。因此，以下将解释确定电路410的布置。

确定电路410包含电压比较器CMP21、与电路AND2、以及两个D触发器电路DFF21和DFF22。电压比较器CMP21具有与导电图案105的点A连接的正输入端子和与基准电压Vref3连接的负输入端子。来自电压比较器CMP21的输出信号S21被输入到D触发器电路DFF21和DFF22的数据输入端子。控制信号S22被输入到D触发器电路DFF21的时钟输入端子。控制信号S23被输入到D触发器电路DFF22的时钟输入端子。来自D触发器电路DFF21的QB的输出信号S24和来自D触发器电路DFF22的Q的输出信号S25被输入到与电路AND2。来自与电路AND2的输出信号S26作为来自检测电路400的输出被输入到控制电路103。基准电压Vref3可以是由安装在半导体基板101上的DA转换器产生的电压，也可以是从半导体基板101的外部输入的电压。

以下将参照图5A～5C所示的时序图来解释检测电路400的操作。在图5A～5C中的每一个中，上半部分表示各信号的状态，下半部分表示随着时间流逝导电图案105的点A处的电压V1的变化。图5A是用于解释当导电图案105没有改变时检测电路400的操作的时序图的例子。开关电路SW1和SW2的操作与图3A～3C所示的相同，因此重复的解释将被省略。

当控制信号S0在时间T1处从低变为高时，开关电路SW1被接通，并且，开关电路SW2被关断。因此，电压源VDD经由开关电路SW1将电流供给到导电图案105的点A。然后，根据由导电图案105的电路常数确定的时间常数，导电图案105的点A处的电压V1开始向着由电压源VDD供给的电压值逐渐增大。在时间T1处，来自电压比较器CMP21的输出信号S21为低，来自D触发器电路DFF21的QB的输出信号S24为高，并且，来自D触发器电路DFF22的Q的输出信号S25为低。因此，来自与电路AND2的输出信号S26为低。

在时间T3处，控制信号S22从低变为高。由于输出信号S21为低，因此，来自D触发器电路DFF21的QB的输出信号S24保持为高。当电压V1达到基准电压Vref3时(在时间Tg处)，来自电压比较器CMP21的输出信号S21从低变为高。在时间T4处，控制信号S23从低变为高。由于输出信号S21为高，因此来自D触发器电路DFF22的Q的输出信号S25从低变为高。因此，来自与电路AND2的输出信号S26也从低变为高。如上所述，来自检测电路400的输出信号S26在时间T4之后变为高。这表明检测电路400检测到导电图案105没有被改变。

时间T3和T4被预设，使得当导电图案105没有被改变时电压V1达到基准电压Vref3的时间(Tg)存在于时间T3和T4之间。因此，如果基准电压Vref3在时间T3处大于或等于电压V1并且在时间T4处小于或等于电压V1，则检测为导电图案105没有被改变。

以下将参照图5B来解释当导电图案105被改变并且由导电图案105的电路常数确定的时间常数变得比改变之前的小时检测电路400的操作。如上所述，在时间T1处，控制信号S0从低变为高，并且，电压V1开始逐渐增大。由于导电图案105的时间常数比改变之前的小，因此，电压V1增加得比导电图案105改变之前快。

当电压V1达到基准电压Vref3时(在时间Th处)，来自电压比较器CMP21的输出信号S21从低变为高。由于时间常数比改变之前小，因此时间Th比预设的时间T3早。在时间T3处，控制信号S22从低变为高。由于输出信号S21为高，因此，来自D触发器电路DFF21的QB的输出信号S24从高变为低。在时间T4处，控制信号S23从低变为高。由于输出信号S21为高，因此，来自D触发器电路DFF22的Q的输出信号S25从低变为高。如上所述，来自检测电路400的输出信号S26即使在时间T4之后也保持为低。这表明检测电路400检测到导电图案105已改变。因此，如果基准电压Vref3在时间T3处低于电压V1，那么检测为导电图案105已改变。

以下将参照图5C来解释当导电图案105改变并且由导电图案105的电路常数确定的时间常数变得比改变之前大时检测电路400的操作。如上所述，在时间T1处，控制信号S0从低变为高，并且，电压V1开始逐渐增大。由于导电图案105的时间常数比改变之前大，因此，电压V1增加得比导电图案105改变之前慢。

在时间T3处，控制信号S22从低变为高。由于输出信号S21为低，因此，来自D触发器电路DFF21的QB的输出信号S24保持为高。在时间T4处，控制信号S23从低变为高。由于输出信号S21为低，因此，来自D触发器电路DFF22的Q的输出信号S25保持为低。当电压V1达到基准电压Vref3时(在时间Ti处)，来自电压比较器CMP21的输出信号S21从低变为高。由于时间常数比改变之前大，因此，时间Ti比预设的时间T4晚。如上所述，来自检测电路400的输出信号S26即使在时间T4之后也保持为低。这表明检测电路400检测到导电图案105已改变。因此，如果基准电压Vref3在时间T4处高于电压V1，那么检测为导电图案105已改变。

由检测电路400使用的基准电压Vref3以及时间T1、T3和T4可在设计半导体集成电路设备100时被设定，可在制造半导体集成电路设备100时被设定，也可在装运之后由用户自己设定。这些设定值可被保存在检测电路104中，也可保存在存储器电路102的非易失性存储器中。

以下将参照图9来解释检测电路104的详细配置的另一个例子。图9表示作为检测电路104的另一个例子的检测电路900。通过在图2所示的检测电路200中将电流源Iref连接在开关电路SW1和电压源VDD之间，获得检测电路900。在检测电路900中，导电图案105的电阻值与来自电流源Iref的输出电流的积确定导电图案105的点A处的电压V1的收敛电压(convergent voltage)。因此，电压V1受到的电压源VDD的电压波动的影响比图2所示的检测电路200中的小。这使得能够减小基准电压Vref1和Vref2之间的差值，并且提高检测精度。

以下将参照图10所示的时序图来解释检测电路900的操作。在图10中，上半部分表示各信号的状态，下半部分表示随着时间流逝导电图案105的点A处的电压V1的变化。图10是用于解释当导电图案105没有被改变时检测电路900的操作的时序图的例子。当导电图案105改变时检测电路900的操作与图3B和图3C所示的相同，因此，重复的解释将被省略。

与图3A类似，当控制信号S0在时间T1处从低变为高时，开关电路SW1被接通，并且，开关电路SW2被关断。因此，用作电流供给线的电流源Iref经由开关电路SW1将电流供给到导电图案105的点A。然后，根据由导电图案105的电路常数确定的时间常数，导电图案105的点A处的电压V1开始向着由导电图案105的寄生电阻值和电流源Iref的电流值确定的电压逐渐增大。

当电压V1达到基准电压Vref2时(在时间Tj处)，来自电压比较器CMP12的输出信号S12从低变为高。在时间Tj处，电压V1低于基准电压Vref1，因此，来自电压比较器CMP11的输出信号S11保持为高。因此，来自与电路AND1的输出信号S13从低变为高。当控制信号S14在时间T5处从低变为高时，由于来自与电路AND1的输出信号S13为高，因此来自D触发器电路DFF11的输出信号S15从低变为高。如上所述，来自检测电路900的输出信号S15在时间T5之后变为高。这表明检测电路900检测到导电图案105没有改变。因此，如果时间T5处的电压V1大于或等于基准电压Vref2且小于或等于基准电压Vref1，则检测为导电图案105没有改变。从时间T1到时间T5的时间可被设定为处于使得电压V1的值收敛的程度。

如果导电图案105被改变了并且其寄生电阻值减小，那么电压V1的收敛电压变得比基准电压Vref2低。另一方面，如果导电图案105被改变并且其寄生电阻值增大，那么电压V1的收敛电压变得比基准电压Vref1高。在任一种情况下，来自检测电路900的输出信号S15在时间T5处变为低，因此，检测到导电图案105已被改变。

以下将参照图11来解释检测电路104的详细配置的另一个例子。图11表示作为检测电路104的另一个例子的检测电路1100。通过在图4所示的检测电路400中经由电流源Iref连接开关电路SW1和电压源VDD并且使导电图案105的点B浮置(float)，获得检测电路1100。确定电路1110的布置与确定电路410的相同。由于导电图案105的点B浮置，因此，导电图案105的点A处的电压V1根据条件CV＝IT而随时间线性地增加，这里，C是导电图案105的寄生电容值，I是电流源Iref的电流值，并且，T是从开关电路SW1被接通起流逝的时间。由于电压V1随着时间T线性地增加，因此，电压V1受到的电压源VDD的波动的影响比检测电路400中的小。这使得能够缩短向D触发器电路DFF21和DFF22供给脉冲的时间之间的间隔，并且提高检测精度。

以下将参照图12所示的时序图来解释检测电路1100的操作。在图12中，上半部分表示各信号的状态，下半部分表示随着时间流逝导电图案105的点A处的电压V1的变化。图12是用于解释当导电图案105没有被改变时检测电路1100的操作的时序图的例子。当导电图案105被改变了时检测电路1100的操作与图5B和图5C所示的相同，因此重复的解释将被省略。

当控制信号S0在时间T1处从低变为高时，开关电路SW1被接通，并且，开关电路SW2被关断。因此，电流源Iref经由开关电路SW1将电流供给到导电图案105的点A。然后，导电图案105的点A处的电压V1开始根据上述的条件CV＝IT 而线性地增大。在时间T1处，来自电压比较器CMP21的输出信号S21为低，来自D触发器电路DFF21的QB的输出信号S24为高，并且，来自D触发器电路DFF22的Q的输出信号S25为低。因此，来自与电路AND2的输出信号S26为低。

在时间T6处，控制信号S22从低变为高。由于输出信号S21为低，因此，来自D触发器电路DFF21的QB的输出信号S24保持为高。当电压V1达到基准电压Vref3时(在时间Tk处)，来自电压比较器CMP21的输出信号S21从低变为高。在时间T7处，控制信号S23从低变为高。由于输出信号S21为高，因此，来自D触发器电路DFF2的Q的输出信号S25从低变为高。因此，来自与电路AND2的输出S26也从低变为高。如上所述，来自检测电路400的输出信号S26在时间T7之后变为高。这表明检测电路1100检测到导电图案105没有被改变。

时间T6和T7被预设，使得在导电图案105没有被改变时电压V1达到基准电压Vref3的时间(Tk)存在于T6和T7之间。因此，如果基准电压Vref3在时间T6处大于或等于电压V1并且在时间T7处小于或等于电压V1，则检测为导电图案105没有被改变。

如果导电图案105被改变了并且其寄生电容值减小，那么电压V1的单位时间的增长率(dV1/dt)增大。另一方面，如果导电图案105被改变了并且其寄生电容值增大，那么电压V1的单位时间的增长率(dV1/dt)减小。在任一种情况下，来自检测电路1100的输出信号S15在时间T7处变为低，因此，检测为导电图案105已被改变。

下面，将参照图6A～6F来解释导电图案105的形状的变更例。可通过制造半导体集成电路设备100的半导体工艺的临界尺寸而形成下面要解释的所有导电图案。此外，各导电图案的点A和B分别与图1所示的导电图案105的点A和B对应。

图6A所示的导电图案610具有这样的形状：其中，使用比多个矩形图案细的导电线连接所述多个矩形图案。导电图案610可在抑制寄生电阻增大的同时增大寄生电容。所述多个矩形图案可具有不同的尺寸。图6B所示的导电图案620具有这样的图案：该图案从位于外周的点A向中心部分螺旋状地(spirally)延伸，然后从中心部分向位于外周的点B螺旋状地延伸。图6C所示的导电图案630具有梳状图案。图6D所述的导电图案640具有其中一个导电线曲折的图案。点A位于该导电线的中心附近，点B位于两个端部中的每一个处。图6E所示的导电图案650具有梳子形状，并且与具有另一个梳子形状的导电图案651啮合(mesh)。导电图案651的点C与基准电势线(例如，GND)连接。该布置可增大导电图案650的寄生电容。图6F所示的导电图案660具有其中一个导电线曲折的图案，并且，导电图案661和662被布置为与导电图案660平行。导电图案661的点C和导电图案662的点D与基准电势线(例如，GND)连接。该布置可增大导电图案650的寄生电容。

在图1所示的例子中，解释在电路块106之上形成一个导电图案105的布置。但是，在电路块106上形成的导电图案也可被分成多个部分。以下将参照图7来解释包含多个导电图案的布置的例子。参照图7，在半导体基板700上的不同区域701a、701b、701c和701d上分别形成四个导电图案702a、702b、702c和702d。导电图案702a～702d中的每一个与参照图1解释的导电图案105对应，并且，参照图6A～6F解释的变更例是可适用的。导电图案702a、702b、702c和702d分别与检测电路703a、703b、703c和703d连接。检测电路703a～703d中的每一个与上述的检测电路104对应。导电图案702a～702d可具有不同的电路常数。导电图案702a～702d可部分地或完全地相互重叠。这可使得对于导电图案702a～702d相互重叠的电路块的分析更加困难。

在上述的例子中，解释了通过在电路块106上形成导电图案105来使得对于在半导体基板101上形成的电路块106的分析困难的布置。但是，当通过在安装板上安装半导体基板101来制造半导体集成电路设备时，可以从半导体基板101的背面(back side)分析电路块106。可通过使用诸如LVP(激光电压探测)方法或背面发射显微镜(emission microscope)的近年的分析技术从半导体基板101的后表面(back surface)确认晶体管的操作状态。因此，在要参照图8解释的本发明的另一个实施例中，导电图案也保护半导体基板101的后表面。

通过在安装板801上安装半导体基板101来制造图8所示的半导体集成电路设备800。在安装板801的要在上面安装半导体基板101的区域802之上形成导电图案803。可以如图8所示的那样在区域802的整个表面上形成导电图案803，也可以在区域802的至少一部分上形成导电图案803。当仅在区域802的一部分上形成导电图案803时，该部分的安全性提高。导电图案803的布置与导电图案105的布置相同，重复的解释将被省略。导电图案803可与在半导体基板101上形成的检测电路804连接。因此，电压V1依赖于导电图案105和803的电路常数。因此，如果导电图案105和803中的至少一个被改变，那么检测电路104可检测到该改变。此外，在安装板801上安装半导体基板101，使得半导体基板101的后表面面对区域802。这使得能够用导电图案105保护半导体基板101的正面，并且用导电图案803保护半导体基板101的背面。导电图案105和803可与不同的检测电路连接。在这种情况下，来自这些检测电路的输出被输入到控制电路103。如果至少一个检测电路输出指示检测到改变的信号，则控制电路103可使得存储于存储器电路102中的数据不可用。要与导电图案803连接的检测电路可位于半导体基板101上，也可位于安装板801上。另外，在本实施例中，可在安装板801的表面上形成导电图案803，也可在多层(multilayered)电路板的夹层(interlayer)中形成导电图案803。

在上述的本发明的各种实施例中，能够检测到在电路块上形成的导电图案已被改变。为了分析电路块，必须改变导电图案。但是，即使当使用诸如FIB装置的处理装置时，在维持导电图案的电路常数的同时改变导电图案也是非常困难的。因此，本发明检测依赖于导电图案的电路常数的导电图案的电压的变化。这使得能够更精确地检测导电图案的改变，并由此提高保存于半导体集成电路设备中的数据的安全性。

虽然已参照示例性实施例描述了本发明，但应理解，本发明不限于所公开的示例性实施例。所附权利要求的范围应被赋予最宽的解释以包含所有这样的变更方式以及等同的结构和功能。

Claims

1.一种半导体集成电路设备，包括：

电路块，在半导体基板上被形成；

导电图案，在所述电路块的要被保护的部分之上被形成；

复位单元，被配置为将所述导电图案的第一部分的电势复位到基准电势；

连接单元，被配置为连接所述第一部分与电流供给线；以及

检测电路，被配置为确定在所述第一部分的电势被复位到基准电势之后，从所述第一部分与电流供给线相连接起经过了预定的时间时，预设的范围是否包含所述第一部分的电压，

其中，所述第一部分的电压的变化依赖于所述导电图案的电路常数。

2.根据权利要求1的半导体集成电路设备，其中，所述检测电路进一步被配置为如果在经过所述预定的时间之后，所述预设的范围不包含所述电压，则检测为所述导电图案已被改变。

3.根据权利要求1的半导体集成电路设备，其中，

所述电路块包含：

存储器电路，被配置为保存数据；以及

控制电路，被配置为控制对于保存在所述存储器电路中的数

据的访问，以及

所述控制电路进一步被配置为，如果检测到所述导电图案已被改变，则执行将保存在所述存储器电路中的数据复位的操作和禁止对于保存在所述存储器电路中的数据的访问的操作中的一个。

4.根据权利要求1的半导体集成电路设备，其中，所述电流供给线是电压源，并且，所述导电图案的第二部分与基准电势线连接。

5.根据权利要求1的半导体集成电路设备，其中，所述电流供给线是电流源，并且所述导电图案的第二部分与基准电势线连接。

6.根据权利要求1的半导体集成电路设备，其中，所述电流供给线是电流源，并且所述导电图案在所述第一部分的电势被复位到基准电势之后被浮置。

7.根据权利要求1的半导体集成电路设备，其中，所述电路常数包含所述导电图案的寄生电阻和寄生电容。

8.根据权利要求1的半导体集成电路设备，还包括：

安装板，上面安装有所述半导体基板；以及

另一个导电图案，覆盖要在上面安装所述半导体基板的所述安装板的区域的至少一部分，

其中，所述检测电路进一步被配置为检测所述另一个导电图案已被改变。