JPH07170038A - 配線基板構造とそれに使用するプログラマブル配線チップと診断・テストチップ - Google Patents
配線基板構造とそれに使用するプログラマブル配線チップと診断・テストチップInfo
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- JPH07170038A JPH07170038A JP3295085A JP29508591A JPH07170038A JP H07170038 A JPH07170038 A JP H07170038A JP 3295085 A JP3295085 A JP 3295085A JP 29508591 A JP29508591 A JP 29508591A JP H07170038 A JPH07170038 A JP H07170038A
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Abstract
(57)【要約】 （修正有）
【目的】 基板上のパッドまたは内部の微細な線にアク
セスするために微細なプローブを用いないで、又外部リ
ード現場での配線を電気的にプログラムできるように、
基板内又はその上に取り付けられた回路を有する混成回
路及びマルチチップモジュールのための基板上の新規な
配線方法を提供する。 【構成】 第１と第２の複数の導電リード１０８，１０
９とを有する配線基板に複数のセル１０６−ｓ，ｔが形
成され、各セルはその上の基板表面に形成された多数の
パッド１０７を有し、複数の集積回路チップ及び電気部
品を基板に装着してセルに電気的に接続できる。基板又
はこれに装着された集積回路のデバイス及びプログラミ
ング素子によって、選択した導電リードで基板上の部品
を電気的に接続し、それを基板上に装着された集積回路
その他によりテストして性能を決定し、かつ導電リード
間接続の完全性を検査する。
セスするために微細なプローブを用いないで、又外部リ
ード現場での配線を電気的にプログラムできるように、
基板内又はその上に取り付けられた回路を有する混成回
路及びマルチチップモジュールのための基板上の新規な
配線方法を提供する。 【構成】 第１と第２の複数の導電リード１０８，１０
９とを有する配線基板に複数のセル１０６−ｓ，ｔが形
成され、各セルはその上の基板表面に形成された多数の
パッド１０７を有し、複数の集積回路チップ及び電気部
品を基板に装着してセルに電気的に接続できる。基板又
はこれに装着された集積回路のデバイス及びプログラミ
ング素子によって、選択した導電リードで基板上の部品
を電気的に接続し、それを基板上に装着された集積回路
その他によりテストして性能を決定し、かつ導電リード
間接続の完全性を検査する。
Description
【０００１】
【産業上の利用分野】本発明は、基板上の配線の現場で
電気的にプログラムするために、及び／または配線のイ
ンティグリティ、基板上の電子部品、及び混成回路並び
にマルチチップモジュールのためのシステム機能をテス
トするために基板内にまたは基板上に取り付けられた回
路を有する配線基板に関する。
電気的にプログラムするために、及び／または配線のイ
ンティグリティ、基板上の電子部品、及び混成回路並び
にマルチチップモジュールのためのシステム機能をテス
トするために基板内にまたは基板上に取り付けられた回
路を有する配線基板に関する。
【０００２】
【従来の技術】プリント回路基板の能力よりも高密度及
び高性能が要求される機械類、コンピュータ、通信設備
及び消費者電子製品に使用するために電子部品を接続す
るために、混成回路及びマルチチップモジュールが広く
使用されている。一般にエンジニアは、所望の電子機能
を実現しかつ製品の使用可能な空間に適合させるために
必要な種類の電子部品（集積回路、トランジスタ、及び
抵抗、コンデンサ、インダクタのような個別部品を含
む）を搭載できるように混成回路またはマルチチップモ
ジュールを設計する。その結果、各混成回路またはマル
チモジュールは一般にカスタム設計されることになる。
び高性能が要求される機械類、コンピュータ、通信設備
及び消費者電子製品に使用するために電子部品を接続す
るために、混成回路及びマルチチップモジュールが広く
使用されている。一般にエンジニアは、所望の電子機能
を実現しかつ製品の使用可能な空間に適合させるために
必要な種類の電子部品（集積回路、トランジスタ、及び
抵抗、コンデンサ、インダクタのような個別部品を含
む）を搭載できるように混成回路またはマルチチップモ
ジュールを設計する。その結果、各混成回路またはマル
チモジュールは一般にカスタム設計されることになる。
【０００３】混成回路またはマルチチップモジュールを
カスタム設計することは、費用及び時間がかかり、かつ
カスタムツール及びプロトタイプの配線基板を製造する
ことが必要である。プロトタイプにエラーが発見された
場合には、配線基板を再設計しなければならない。この
ようなプロセスは、新製品の導入計画を遅らせることが
多い。混成回路またはマルチチップモジュールでは、生
のままのダイ、表面実装型のパッケージ及び電子部品を
用いて高密度を達成する。接続トラックをより短くする
ことによって、より低容量となって駆動する信号伝搬遅
れがより短くなり、より高性能が得られる。
カスタム設計することは、費用及び時間がかかり、かつ
カスタムツール及びプロトタイプの配線基板を製造する
ことが必要である。プロトタイプにエラーが発見された
場合には、配線基板を再設計しなければならない。この
ようなプロセスは、新製品の導入計画を遅らせることが
多い。混成回路またはマルチチップモジュールでは、生
のままのダイ、表面実装型のパッケージ及び電子部品を
用いて高密度を達成する。接続トラックをより短くする
ことによって、より低容量となって駆動する信号伝搬遅
れがより短くなり、より高性能が得られる。
【０００４】混成回路及びマルチチップモジュールに於
ける配線及び電子部品のインテグリティのテストは非常
に困難である。動作時に於ける電子部品の各ピンの波形
を監視するためにオシロスコープ及び論理分析器のプロ
ーブを取り付けるためには、困難なマイクロプロービン
グ（微細探針法）による微細な線及びパッドの測定が必
要である。テストしなければならない配線の多くは埋め
込まれており、テストは困難である。埋め込まれた幾つ
かのトラックにアクセスするためにテストパッドを用い
ることは、多くの面積を必要とし、かつ重要なトラック
を不用意に見逃すことが多くなる。混成回路及びマルチ
チップモジュールのテスト、診断及びデバッギングは複
雑で時間を要し、かつ多くの場合に製品の導入計画を遅
らせることになる。
ける配線及び電子部品のインテグリティのテストは非常
に困難である。動作時に於ける電子部品の各ピンの波形
を監視するためにオシロスコープ及び論理分析器のプロ
ーブを取り付けるためには、困難なマイクロプロービン
グ（微細探針法）による微細な線及びパッドの測定が必
要である。テストしなければならない配線の多くは埋め
込まれており、テストは困難である。埋め込まれた幾つ
かのトラックにアクセスするためにテストパッドを用い
ることは、多くの面積を必要とし、かつ重要なトラック
を不用意に見逃すことが多くなる。混成回路及びマルチ
チップモジュールのテスト、診断及びデバッギングは複
雑で時間を要し、かつ多くの場合に製品の導入計画を遅
らせることになる。
【０００５】従来技術では、米国特許第４，４５８，２
９７号、第４，４６７，４００号、第４，４８７，７３
７号または第４，４７９，０８８号各明細書に記載され
ているようなユニバーサル配線基板をプログラムするこ
とによって所望の配線パターンを得ることができる。こ
の従来形式のユニバーサル配線基板は、外部のリードか
らプログラムしたりテストしたりすることができず、か
つ接続をプログラムしたり基板上の配線のインテグリテ
ィ及び電子部品をテストするために内部パッドにプロー
ブを用いることを必要とするような配線アーキテクチュ
アを使用していた。プログラミング及び配線のテストの
ための内部パッドの個数を最適化するために、従来のア
キテクチュアでは、配線が基板上の接続の速度を遅らせ
る過大な長さ及び寄生容量を有する。このようなユニバ
ーサル配線基板をプログラムしかつテストする際の問題
点は、非常に時間がかかることであり、多くの場合に製
品の開発時間及び費用を増大させる。
９７号、第４，４６７，４００号、第４，４８７，７３
７号または第４，４７９，０８８号各明細書に記載され
ているようなユニバーサル配線基板をプログラムするこ
とによって所望の配線パターンを得ることができる。こ
の従来形式のユニバーサル配線基板は、外部のリードか
らプログラムしたりテストしたりすることができず、か
つ接続をプログラムしたり基板上の配線のインテグリテ
ィ及び電子部品をテストするために内部パッドにプロー
ブを用いることを必要とするような配線アーキテクチュ
アを使用していた。プログラミング及び配線のテストの
ための内部パッドの個数を最適化するために、従来のア
キテクチュアでは、配線が基板上の接続の速度を遅らせ
る過大な長さ及び寄生容量を有する。このようなユニバ
ーサル配線基板をプログラムしかつテストする際の問題
点は、非常に時間がかかることであり、多くの場合に製
品の開発時間及び費用を増大させる。
【０００６】別の従来技術（ウーリー（Wooley）他によ
る論文「Active Substrate SystemIntegaratation」、
米国スタンフォード大学、The Center for Integarated
Systems、IEEE版権所有、１９８７年）には、ドライ
バ、受信器、中継器及び配電回路を実現するために基板
に能動回路を使用し得ることが開示されている。このよ
うな回路は個々の場合についてカスタム設計されるもの
であり、基板上の電子部品及びチップの動作中は能動的
で所望の機能を実現し得る。
る論文「Active Substrate SystemIntegaratation」、
米国スタンフォード大学、The Center for Integarated
Systems、IEEE版権所有、１９８７年）には、ドライ
バ、受信器、中継器及び配電回路を実現するために基板
に能動回路を使用し得ることが開示されている。このよ
うな回路は個々の場合についてカスタム設計されるもの
であり、基板上の電子部品及びチップの動作中は能動的
で所望の機能を実現し得る。
【０００７】本願発明者による１９８９年９月２０日付
け米国特許出願第０７／４１０，１９４号、発明の名称
「Field Programmable Printed Circuit Board」、には
複数の機能の中からいずれかの機能を得るために使用す
ることができるユーザ・プログラマブルプリント回路基
板を提供するべく、１個または２個以上の特別なプログ
ラマブル集積回路チップ（「プログラマブル配線チッ
プ」または「ＰＩＣ」と言うこともある）を組み合わせ
た特異なコンフィギュレーション（構成）からなるプリ
ント回路基板が開示されている。前記プログラマブル配
線チップ内の能動回路によって、配線のインティグリテ
ィ、電子部品及びシステム機能をテストするための強力
な構造を可能にするテストポートが提供される。
け米国特許出願第０７／４１０，１９４号、発明の名称
「Field Programmable Printed Circuit Board」、には
複数の機能の中からいずれかの機能を得るために使用す
ることができるユーザ・プログラマブルプリント回路基
板を提供するべく、１個または２個以上の特別なプログ
ラマブル集積回路チップ（「プログラマブル配線チッ
プ」または「ＰＩＣ」と言うこともある）を組み合わせ
た特異なコンフィギュレーション（構成）からなるプリ
ント回路基板が開示されている。前記プログラマブル配
線チップ内の能動回路によって、配線のインティグリテ
ィ、電子部品及びシステム機能をテストするための強力
な構造を可能にするテストポートが提供される。
【０００８】上述した特許出願に記載されている現場で
ドプログラム可能なプリント回路基板では、容易にかつ
経済的に安価で製造される標準的なプリント回路基板の
コンフィギュレーションを提供することによって、複雑
な電子システムの開発に関連するコストを実質的に低減
させている。上記特許出願に開示されるように、同明細
書中に記載される標準的なプログラマブルプリント回路
基板を用いて電子システムの設計を行なう者は、コンピ
ュータ支援設計ソフトウエアを用いて、前記プログラマ
ブルプリント回路基板上の電子部品の最適な配置を決定
し、かつ所望の電子システムが得られるように前記電子
部品を適当に接続するようにプログラマブル配線チップ
のコンフィギュレーションを決定する。
ドプログラム可能なプリント回路基板では、容易にかつ
経済的に安価で製造される標準的なプリント回路基板の
コンフィギュレーションを提供することによって、複雑
な電子システムの開発に関連するコストを実質的に低減
させている。上記特許出願に開示されるように、同明細
書中に記載される標準的なプログラマブルプリント回路
基板を用いて電子システムの設計を行なう者は、コンピ
ュータ支援設計ソフトウエアを用いて、前記プログラマ
ブルプリント回路基板上の電子部品の最適な配置を決定
し、かつ所望の電子システムが得られるように前記電子
部品を適当に接続するようにプログラマブル配線チップ
のコンフィギュレーションを決定する。
【０００９】この特許出願明細書には、基板内にまたは
基板上に取り付けられた回路を有する混成回路及びマル
チチップモジュールのための配線基板が開示されてい
る。これらの回路によって、エンジニアは外部リードを
用いて現場での配線を電気的にプログラムし、かつ／ま
たは基板上の様々なノードの組を外部テストポートに接
続して配線のインテグリティ及び基板上の電子部品並び
にシステム機能をテストすることができる。これらの回
路によって、現場でプログラム可能なプリント回路基板
の利点を、高密度及び高性能のマルチチップモジュール
及び混成回路を必要とするような用途に生かすことがで
きる。通常の動作時には、これらの基板内のまたは基板
に取り付けられた回路を無能力化（disable）にするこ
とができ、かつ基板上の配線の接続によって所望の機能
が得られる。
基板上に取り付けられた回路を有する混成回路及びマル
チチップモジュールのための配線基板が開示されてい
る。これらの回路によって、エンジニアは外部リードを
用いて現場での配線を電気的にプログラムし、かつ／ま
たは基板上の様々なノードの組を外部テストポートに接
続して配線のインテグリティ及び基板上の電子部品並び
にシステム機能をテストすることができる。これらの回
路によって、現場でプログラム可能なプリント回路基板
の利点を、高密度及び高性能のマルチチップモジュール
及び混成回路を必要とするような用途に生かすことがで
きる。通常の動作時には、これらの基板内のまたは基板
に取り付けられた回路を無能力化（disable）にするこ
とができ、かつ基板上の配線の接続によって所望の機能
が得られる。
【００１０】
【課題を解決するための手段】本発明によれば、ユーザ
が基板上のパッドまたは内部の微細な線にアクセスする
ために微細なプローブを用いることを必要とせず、かつ
外部リードをもって現場での配線を電気的にプログラム
できるように、基板内に回路を有するまたは基板上に取
り付けられた回路を有する混成回路及びマルチチップモ
ジュールのための基板上の新規な配線アーキテクチュア
が提供される。基板内のまたは基板に取り付けられた回
路によって、該基板上のあらゆるノードの組をテストポ
ートに接続して、フィールド・プログラマブル混成回路
またはマルチチップモジュール上の全ての部品を機能的
にテストすると共に、前記モジュールの内部ノード及び
動作、現場でプログラムされた混成回路またはマルチチ
ップモジュールの配線インティグリティをテストするこ
とができる。
が基板上のパッドまたは内部の微細な線にアクセスする
ために微細なプローブを用いることを必要とせず、かつ
外部リードをもって現場での配線を電気的にプログラム
できるように、基板内に回路を有するまたは基板上に取
り付けられた回路を有する混成回路及びマルチチップモ
ジュールのための基板上の新規な配線アーキテクチュア
が提供される。基板内のまたは基板に取り付けられた回
路によって、該基板上のあらゆるノードの組をテストポ
ートに接続して、フィールド・プログラマブル混成回路
またはマルチチップモジュール上の全ての部品を機能的
にテストすると共に、前記モジュールの内部ノード及び
動作、現場でプログラムされた混成回路またはマルチチ
ップモジュールの配線インティグリティをテストするこ
とができる。
【００１１】結果的に得られる混成回路またはマルチチ
ップモジュールの現場でのプログラム可能性及びテスト
可能性に関する特徴及びポートは、基板内に多層配線、
プログラマブル素子及びパッドを含む回路を形成するこ
と、または基板上に多層配線及びパッドを含むプログラ
マブル配線チップ（ＰＩＣ）を装着することによって可
能となる。これらの回路は、必要に応じて現場でのプロ
グラミングまたは機能のテストを実行できるように動作
させることができる。これらの能動回路は、通常の動作
時には無能力化することができる。
ップモジュールの現場でのプログラム可能性及びテスト
可能性に関する特徴及びポートは、基板内に多層配線、
プログラマブル素子及びパッドを含む回路を形成するこ
と、または基板上に多層配線及びパッドを含むプログラ
マブル配線チップ（ＰＩＣ）を装着することによって可
能となる。これらの回路は、必要に応じて現場でのプロ
グラミングまたは機能のテストを実行できるように動作
させることができる。これらの能動回路は、通常の動作
時には無能力化することができる。
【００１２】基板内に回路を有する或る実施例では、前
記配線アーキテクチュアが２つ以上の導電層上の横方向
及び縦方向のトラックまたはトレースからなる。各トラ
ックは様々な長さのセグメントを有する。幾つかの前記
セグメントには、前記基板の表面上の標準的なグリッド
のパッドが取り付けられている。各セグメントは前記基
板上の回路の中でアドレス指定されている。生のままの
ダイ、表面実装型のパッケージ及び電子部品が前記基板
に取り付けられかつ前記パッドに接続されている。アン
チヒューズ（antifuse）のようなプログラミング素子を
プログラムして、隣接するセグメントを接続することが
できる。最も長さの短い適当なセグメントを選択するこ
とによって、いずれか２個のパッドを、その上に存在す
る適当なセグメントの交点に位置する前記プログラミン
グ素子をプログラムすることによって接続することがで
きる。
記配線アーキテクチュアが２つ以上の導電層上の横方向
及び縦方向のトラックまたはトレースからなる。各トラ
ックは様々な長さのセグメントを有する。幾つかの前記
セグメントには、前記基板の表面上の標準的なグリッド
のパッドが取り付けられている。各セグメントは前記基
板上の回路の中でアドレス指定されている。生のままの
ダイ、表面実装型のパッケージ及び電子部品が前記基板
に取り付けられかつ前記パッドに接続されている。アン
チヒューズ（antifuse）のようなプログラミング素子を
プログラムして、隣接するセグメントを接続することが
できる。最も長さの短い適当なセグメントを選択するこ
とによって、いずれか２個のパッドを、その上に存在す
る適当なセグメントの交点に位置する前記プログラミン
グ素子をプログラムすることによって接続することがで
きる。
【００１３】更に、この実施例によれば、基板上の多層
構造に形成される配線リードが、配線の網目毎の容量を
制限するようにセグメントに区分される。更に、様々な
長さのセグメントを設けて、横方向及び縦方向に様々な
長さの網目をカバーする。本実施例によれば、集積回路
が装着される基板は、ユーザが内部の微細な線またはパ
ッドを微細探針法で測定することを必要とせずに現場で
総体的にプログラムできるようにする回路を有する。更
に、基板に取り付けられたダイを機能性及び接続性につ
いてテストし、かつ構成されたモジュール全体をテスト
するために回路が基板上に設けられている。この実施例
では、前記基板がシリコン（単結晶、多結晶またはアモ
ルファス）、セラミックス、適当な絶縁層を有する金
属、ガラスまたは他の適当な材料のような半導体材料で
形成することができる。
構造に形成される配線リードが、配線の網目毎の容量を
制限するようにセグメントに区分される。更に、様々な
長さのセグメントを設けて、横方向及び縦方向に様々な
長さの網目をカバーする。本実施例によれば、集積回路
が装着される基板は、ユーザが内部の微細な線またはパ
ッドを微細探針法で測定することを必要とせずに現場で
総体的にプログラムできるようにする回路を有する。更
に、基板に取り付けられたダイを機能性及び接続性につ
いてテストし、かつ構成されたモジュール全体をテスト
するために回路が基板上に設けられている。この実施例
では、前記基板がシリコン（単結晶、多結晶またはアモ
ルファス）、セラミックス、適当な絶縁層を有する金
属、ガラスまたは他の適当な材料のような半導体材料で
形成することができる。
【００１４】本発明の別の実施例では、１個または２個
以上のプログラマブル配線チップが装着されるべき配線
基板の部分に配設された複数の導電トラックを有するよ
うにあらゆる適当な数の材料で形成された配線基板を使
用する。この配線基板は、例えばシリコン、金属（適当
な絶縁層を有する）またはセラミックスのような半導体
材料で構成することができる。配線基板上に形成された
導電トラックの構造は、米国特許出願第０７／４１０，
１９４号明細書に記載されている。前記配線基板は、上
記米国特許に記載されるような単一の層または多層構造
を有する。この配線基板は、本発明の構造の全ての利点
を有するものである。配線基板上に装着されたＰＩＣ
は、プログラミング及びテストを含む本発明の構造の全
機能を実行することができる。
以上のプログラマブル配線チップが装着されるべき配線
基板の部分に配設された複数の導電トラックを有するよ
うにあらゆる適当な数の材料で形成された配線基板を使
用する。この配線基板は、例えばシリコン、金属（適当
な絶縁層を有する）またはセラミックスのような半導体
材料で構成することができる。配線基板上に形成された
導電トラックの構造は、米国特許出願第０７／４１０，
１９４号明細書に記載されている。前記配線基板は、上
記米国特許に記載されるような単一の層または多層構造
を有する。この配線基板は、本発明の構造の全ての利点
を有するものである。配線基板上に装着されたＰＩＣ
は、プログラミング及びテストを含む本発明の構造の全
機能を実行することができる。
【００１５】前記基板上のボンディングパッドは、でき
得る限り汎用のボンディングパッドとして異なるダイ及
び電子部品について使用できるように、一定のパターン
で分散されている。更に、前記パッドの配置は、ダイ接
着及びボンディング方法（例えばワイヤボンディング、
ソルダバンプまたはＴＡＢ）と無関係である。
得る限り汎用のボンディングパッドとして異なるダイ及
び電子部品について使用できるように、一定のパターン
で分散されている。更に、前記パッドの配置は、ダイ接
着及びボンディング方法（例えばワイヤボンディング、
ソルダバンプまたはＴＡＢ）と無関係である。
【００１６】
【実施例】以下の説明は本発明の単なる例示であって、
その技術的範囲を限定するものではない。当業者であれ
ば、以下の説明から本発明の別の実施例を容易に理解す
ることができる。
その技術的範囲を限定するものではない。当業者であれ
ば、以下の説明から本発明の別の実施例を容易に理解す
ることができる。
【００１７】図１乃至図６は、配線のプログラミング及
びテストのための回路が基板内にある本発明の配線基板
の実施例を示している。
びテストのための回路が基板内にある本発明の配線基板
の実施例を示している。
【００１８】図１及び図２は、添付図面に記載される構
造に於てプログラマブル配線基板を実現するのに適した
本発明によるプログラマブル配線基板１０５を示してい
る。図１に於て、プログラマブル配線基板１０５は複数
のセル１０６−１，１乃至１０６−Ｓ，Ｔを有する。こ
こで、Ｓはプログラマブル配線基板１０５に於けるセル
のロー（row）即ち横列の番号を表し、かつＴは基板１
０５に於けるセルのコラム（column）即ち縦行の番号を
表す。各セルは、該セルが配設されている前記基板の領
域の上方の基板表面の部分に形成された、例えばセル１
０６−１，１の上方のパッド１０７−１乃至１０７−Ｍ
のような導電パッドのアレイを有する。
造に於てプログラマブル配線基板を実現するのに適した
本発明によるプログラマブル配線基板１０５を示してい
る。図１に於て、プログラマブル配線基板１０５は複数
のセル１０６−１，１乃至１０６−Ｓ，Ｔを有する。こ
こで、Ｓはプログラマブル配線基板１０５に於けるセル
のロー（row）即ち横列の番号を表し、かつＴは基板１
０５に於けるセルのコラム（column）即ち縦行の番号を
表す。各セルは、該セルが配設されている前記基板の領
域の上方の基板表面の部分に形成された、例えばセル１
０６−１，１の上方のパッド１０７−１乃至１０７−Ｍ
のような導電パッドのアレイを有する。
【００１９】各セルに於ける前記パッドの幾何学的構成
及び前記セルの相対的なサイズは、様々なダイ及び電子
部品について一般的に使用されるように最適化される。
前記セルの相対サイズ及び各セルの上方の半導体基板上
の前記パッドの構成の最適化は、基板を用いて相互に接
続される様々の部品及びチップのサイズを分析すること
によって決定される。これら部品を構成しているチップ
の各サイズの統計的分析は、セルのサイズ、及び各セル
について使用されている前記パッドのコンフィギュレー
ションの双方の分布に加えて、必要な各サイズのセルの
個数を決定するように行なわなければならない。
及び前記セルの相対的なサイズは、様々なダイ及び電子
部品について一般的に使用されるように最適化される。
前記セルの相対サイズ及び各セルの上方の半導体基板上
の前記パッドの構成の最適化は、基板を用いて相互に接
続される様々の部品及びチップのサイズを分析すること
によって決定される。これら部品を構成しているチップ
の各サイズの統計的分析は、セルのサイズ、及び各セル
について使用されている前記パッドのコンフィギュレー
ションの双方の分布に加えて、必要な各サイズのセルの
個数を決定するように行なわなければならない。
【００２０】パッドの構成の或る実施例では、パッドが
横方向及び縦方向に等間隔で一面に配置される。セル１
０６−１，１に関連する導電パッド１０７−１乃至１０
７−Ｍについては、基板１０５の他のセル１０６−Ｓ，
Ｔ（ここで、Ｓは１≦ｓ≦Ｓで与えられる整数であり、
かつＴは１≦ｔ≦Ｔで与えられる整数である。）のそれ
ぞれに関連する前記導電パッドが同様に機能し得ること
を条件に、以下に詳細に説明する。プログラマブル配線
基板の別の実施例では、複数のセル１０６−Ｓ，Ｔが、
電子部品及びチップが前記基板の両面に配置されて該基
板の記憶密度を増大させることができるように、基板１
０５の両面に配置される。
横方向及び縦方向に等間隔で一面に配置される。セル１
０６−１，１に関連する導電パッド１０７−１乃至１０
７−Ｍについては、基板１０５の他のセル１０６−Ｓ，
Ｔ（ここで、Ｓは１≦ｓ≦Ｓで与えられる整数であり、
かつＴは１≦ｔ≦Ｔで与えられる整数である。）のそれ
ぞれに関連する前記導電パッドが同様に機能し得ること
を条件に、以下に詳細に説明する。プログラマブル配線
基板の別の実施例では、複数のセル１０６−Ｓ，Ｔが、
電子部品及びチップが前記基板の両面に配置されて該基
板の記憶密度を増大させることができるように、基板１
０５の両面に配置される。
【００２１】図２はセル１０６−１，１のコンフィギュ
レーション及び一般的な意味で他の各セル１０６−Ｓ，
１のコンフィギュレーションの一例を示している。他の
コンフィギュレーションは、当業者であれば本明細書の
開示内容から容易に実行することができる。図２には、
横方向の導電トラック１０８−１乃至１０８−Ｊ（ここ
で、Ｊはプログラマブル配線基板１０５上に形成された
横方向の導電トラックの最大数を表す整数である。）が
示されている。更に、縦方向の導電トラック１０９−１
乃至１０９−Ｋが示されている。ここで、Ｋはプログラ
マブル配線基板１０５上に形成された導電トラックの行
の最大数を表す整数である。この実施例では、横方向導
電トラック１０８−１〜１０８−Ｊが基板１０５の第１
の高さの配線層に形成されているのに対して、縦方向の
導電トラック１０９−１〜１０９−Ｋは基板１０５の第
２の高さの配線層に形成されている。一般に、これらの
配線層（シリサイド、ドープされた多結晶シリコン、金
属または金属複合体のような適当な導電材料で形成され
る）は、半導体処理技術の分野で周知の方法で形成され
るので、これらの配線層を形成する方法については説明
を省略する。
レーション及び一般的な意味で他の各セル１０６−Ｓ，
１のコンフィギュレーションの一例を示している。他の
コンフィギュレーションは、当業者であれば本明細書の
開示内容から容易に実行することができる。図２には、
横方向の導電トラック１０８−１乃至１０８−Ｊ（ここ
で、Ｊはプログラマブル配線基板１０５上に形成された
横方向の導電トラックの最大数を表す整数である。）が
示されている。更に、縦方向の導電トラック１０９−１
乃至１０９−Ｋが示されている。ここで、Ｋはプログラ
マブル配線基板１０５上に形成された導電トラックの行
の最大数を表す整数である。この実施例では、横方向導
電トラック１０８−１〜１０８−Ｊが基板１０５の第１
の高さの配線層に形成されているのに対して、縦方向の
導電トラック１０９−１〜１０９−Ｋは基板１０５の第
２の高さの配線層に形成されている。一般に、これらの
配線層（シリサイド、ドープされた多結晶シリコン、金
属または金属複合体のような適当な導電材料で形成され
る）は、半導体処理技術の分野で周知の方法で形成され
るので、これらの配線層を形成する方法については説明
を省略する。
【００２２】横方向の導電リード１０８−１乃至１０８
−Ｊは、前記チップを横切る方向に異なる長さを有す
る。図１及び図２の左上部に示されるセル１０６−１，
１は、セル１０６−１，１を基点としてそこから１個ま
たは２個以上の他の各セル１０６−１，２乃至１０６−
１，Ｔに同じ横列に於て延長する複数の横方向の導電リ
ード１０を有する。同様に、セル１０６−１，１は、セ
ル１０６−１，１から同じ縦行に於て１個または２個以
上の他の各セル１０６−２，１乃至１０６−Ｓ，１に伸
びる複数の縦方向の導電リード１０９を有する。
−Ｊは、前記チップを横切る方向に異なる長さを有す
る。図１及び図２の左上部に示されるセル１０６−１，
１は、セル１０６−１，１を基点としてそこから１個ま
たは２個以上の他の各セル１０６−１，２乃至１０６−
１，Ｔに同じ横列に於て延長する複数の横方向の導電リ
ード１０を有する。同様に、セル１０６−１，１は、セ
ル１０６−１，１から同じ縦行に於て１個または２個以
上の他の各セル１０６−２，１乃至１０６−Ｓ，１に伸
びる複数の縦方向の導電リード１０９を有する。
【００２３】横方向及び縦方向のトラック１０８、１０
９は、その各交点に例えばアンチヒューズまたはヒュー
ズのようなプログラマブル接続構造を有する。一般に、
アンチヒューズは選択した電圧を印加することによって
破壊されてコンデンサの２個の極板間に導電路を形成し
得る誘電体を有する容量性構造からなる。図６は、配線
トラック１０８、１０９間のアンチヒューズの断面を示
している。一般に二酸化ケイ素、窒化ケイ素、ポリイミ
ド、有機材料またはこれらの組合せによって形成される
厚い誘電層１１０及び１１１（膜厚２〜２５ミクロン）
が、導電配線層１０８の一方の面に形成され、かつ配線
トラック１０８及び１０９の寄生容量を最小化するため
に使用される。同じく一般に二酸化ケイ素、窒化ケイ
素、ポリイミド、有機材料またはこれらの組合せによっ
て誘電層１１２及び配線層１０８の上方かつ配線層１０
９の下側に形成される薄い誘電層１１２（膜厚０．５〜
２ミクロン）を用いて、誘電層１１１の開口と比較して
小さいバイア（via）開口１１４が設けられる。一般
に、バイア開口１１４は、１ミクロンまたは２ミクロン
程度の大きさであるが、実際のバイア開口１１４は前記
アンチヒューズの面積及び関連する配線トラック１０
８、１０９間の容量を最小にするように、アンチヒュー
ズ誘電層１１３の技術及び製品の用途に従って、上記し
た値より小さくしたり大きくしたりすることができる。
９は、その各交点に例えばアンチヒューズまたはヒュー
ズのようなプログラマブル接続構造を有する。一般に、
アンチヒューズは選択した電圧を印加することによって
破壊されてコンデンサの２個の極板間に導電路を形成し
得る誘電体を有する容量性構造からなる。図６は、配線
トラック１０８、１０９間のアンチヒューズの断面を示
している。一般に二酸化ケイ素、窒化ケイ素、ポリイミ
ド、有機材料またはこれらの組合せによって形成される
厚い誘電層１１０及び１１１（膜厚２〜２５ミクロン）
が、導電配線層１０８の一方の面に形成され、かつ配線
トラック１０８及び１０９の寄生容量を最小化するため
に使用される。同じく一般に二酸化ケイ素、窒化ケイ
素、ポリイミド、有機材料またはこれらの組合せによっ
て誘電層１１２及び配線層１０８の上方かつ配線層１０
９の下側に形成される薄い誘電層１１２（膜厚０．５〜
２ミクロン）を用いて、誘電層１１１の開口と比較して
小さいバイア（via）開口１１４が設けられる。一般
に、バイア開口１１４は、１ミクロンまたは２ミクロン
程度の大きさであるが、実際のバイア開口１１４は前記
アンチヒューズの面積及び関連する配線トラック１０
８、１０９間の容量を最小にするように、アンチヒュー
ズ誘電層１１３の技術及び製品の用途に従って、上記し
た値より小さくしたり大きくしたりすることができる。
【００２４】アンチヒューズ誘電層１１３は、一般にア
モルファスシリコンまたはドープしていない多結晶シリ
コン、若しくは酸化ケイ素及び窒化ケイ素のような誘電
体からなる単層または多層構造によって形成される。ア
ンチヒューズについては当業者にとって周知であるか
ら、アンチヒューズ誘電層１１３について詳細な説明は
省略する。また設計条件に従って他の種類のプログラマ
ブル素子を使用することができる。或る実施例では、プ
ログラマブル配線基板１０５の基板の上に、設計条件に
従って外部リードを用いることによって選択した交点に
あるアンチヒューズ素子のプログラミングを可能にする
ように選択されたデバイス（ダイオード及び／またはト
ランジスタのようなもの）が形成されている。
モルファスシリコンまたはドープしていない多結晶シリ
コン、若しくは酸化ケイ素及び窒化ケイ素のような誘電
体からなる単層または多層構造によって形成される。ア
ンチヒューズについては当業者にとって周知であるか
ら、アンチヒューズ誘電層１１３について詳細な説明は
省略する。また設計条件に従って他の種類のプログラマ
ブル素子を使用することができる。或る実施例では、プ
ログラマブル配線基板１０５の基板の上に、設計条件に
従って外部リードを用いることによって選択した交点に
あるアンチヒューズ素子のプログラミングを可能にする
ように選択されたデバイス（ダイオード及び／またはト
ランジスタのようなもの）が形成されている。
【００２５】図２に示されるように、縦リード１０９−
１乃至１０９−Ｋは、少なくとも１個のセル１０６を横
断しかつ最大で全セルを横断するようにプログラマブル
配線基板１０５上に形成される。従って、各セルを横切
る複数の縦リード１０９は、そのセルだけを横切るよう
な長さから或る行の全セルを横切るような長さまで様々
にリードの長さが異なる。
１乃至１０９−Ｋは、少なくとも１個のセル１０６を横
断しかつ最大で全セルを横断するようにプログラマブル
配線基板１０５上に形成される。従って、各セルを横切
る複数の縦リード１０９は、そのセルだけを横切るよう
な長さから或る行の全セルを横切るような長さまで様々
にリードの長さが異なる。
【００２６】横方向の導電リード１０８−１乃至１０８
−Ｊが同様にプログラマブル配線基板１０５を横切って
延長している。或る１個のセルを横切る横リード１０８
の長さは、同じくそのセルのみを横切る長さから横列の
全セルを横切る長さまで様々である。図２は説明を容易
にするために、半導体基板１０５がその内部を省略して
１部分のみが示されている。しかしながら、幾つかの導
電リード１０８、１０９は、半導体材料を省略して図示
するためでなく、導電リード自体が或る所定の位置で終
了することを表示するために切断されている。例えば、
短線１１８−１、１１８−２及び１１８−３が、導電リ
ード１０８−１の終了位置に於て該リードがその位置で
終了することをと示すために、そのリードに対して直交
する向きに表示されている。
−Ｊが同様にプログラマブル配線基板１０５を横切って
延長している。或る１個のセルを横切る横リード１０８
の長さは、同じくそのセルのみを横切る長さから横列の
全セルを横切る長さまで様々である。図２は説明を容易
にするために、半導体基板１０５がその内部を省略して
１部分のみが示されている。しかしながら、幾つかの導
電リード１０８、１０９は、半導体材料を省略して図示
するためでなく、導電リード自体が或る所定の位置で終
了することを表示するために切断されている。例えば、
短線１１８−１、１１８−２及び１１８−３が、導電リ
ード１０８−１の終了位置に於て該リードがその位置で
終了することをと示すために、そのリードに対して直交
する向きに表示されている。
【００２７】ｊを１≦ｊ≦Ｊで与えられる整数とした場
合に、横方向の導電リード１０８−ｊは、基板１０５全
体を横切る１個の導電セグメント、またはそれぞれが基
板１０５の１区分を横切る複数の導電セグメントで構成
することができる。同様に、ｋを１≦ｋ≦Ｋで与えられ
る整数とした場合に、縦方向の導電リード１０９−ｋ
は、基板１０５の全長に亘って横断する１個の導電リー
ドから、それぞれが前記チップの選択した部分だけを横
切る２個以上の導電セグメントまで様々に構成される。
合に、横方向の導電リード１０８−ｊは、基板１０５全
体を横切る１個の導電セグメント、またはそれぞれが基
板１０５の１区分を横切る複数の導電セグメントで構成
することができる。同様に、ｋを１≦ｋ≦Ｋで与えられ
る整数とした場合に、縦方向の導電リード１０９−ｋ
は、基板１０５の全長に亘って横断する１個の導電リー
ドから、それぞれが前記チップの選択した部分だけを横
切る２個以上の導電セグメントまで様々に構成される。
【００２８】１個のセルを横切りかつ該セルから隣接す
るセルへ延長する導電リード１０８、１０９の特定のコ
ンフィギュレーションは、プログラマブル混成回路また
はマルチチップモジュールによって実行されるべき電気
的機能の分析に依存する。このコンフィギュレーション
は、プログラマブル配線基板１０５に課される最も可能
性の高い種類のシステム条件を用いて選択される。この
選択は、本発明のプログラマブル混成回路またはマルチ
チップモジュールによって実行されるべき回路機能の分
析に依存するから、プログラマブル配線基板の実際のコ
ンフィギュレーションは、プログラマブル混成回路また
はマルチチップモジュールについて提案された用途に照
して決定される。これら導電リードの一般的なコンフィ
ギュレーションは、前記基板が用いられようとする実際
の用途及び回路機能の大多数について有用であるように
定義することができる。
るセルへ延長する導電リード１０８、１０９の特定のコ
ンフィギュレーションは、プログラマブル混成回路また
はマルチチップモジュールによって実行されるべき電気
的機能の分析に依存する。このコンフィギュレーション
は、プログラマブル配線基板１０５に課される最も可能
性の高い種類のシステム条件を用いて選択される。この
選択は、本発明のプログラマブル混成回路またはマルチ
チップモジュールによって実行されるべき回路機能の分
析に依存するから、プログラマブル配線基板の実際のコ
ンフィギュレーションは、プログラマブル混成回路また
はマルチチップモジュールについて提案された用途に照
して決定される。これら導電リードの一般的なコンフィ
ギュレーションは、前記基板が用いられようとする実際
の用途及び回路機能の大多数について有用であるように
定義することができる。
【００２９】この導電リードの一般的なコンフィギュレ
ーションは、横方向及び縦方向双方に必要とされる導電
リードの長さ及び数を決定する際に本発明の配線基板１
０５に課されるべき回路条件を分析することによって決
定される。更に、各行及び列のセルと組合せて使用され
る選択された長さの導電リードのセグメントの数及び導
電リードのセグメント化は、同様にこのような統計的分
析によって決定される。これら導電リードの一般的なコ
ンフィギュレーションを決定するために使用される基準
には、適当な長さを有する十分な数の導電リードが使用
可能であって、製造しようとする回路の相当部分が本技
術を用いて実現することができ（一般にこのような回路
の少なくとも９５％が前記数のリードについて実現可能
でなければならない）、かつ基板１０５に使用される半
導体面積を最小にできるという条件が含まれる。
ーションは、横方向及び縦方向双方に必要とされる導電
リードの長さ及び数を決定する際に本発明の配線基板１
０５に課されるべき回路条件を分析することによって決
定される。更に、各行及び列のセルと組合せて使用され
る選択された長さの導電リードのセグメントの数及び導
電リードのセグメント化は、同様にこのような統計的分
析によって決定される。これら導電リードの一般的なコ
ンフィギュレーションを決定するために使用される基準
には、適当な長さを有する十分な数の導電リードが使用
可能であって、製造しようとする回路の相当部分が本技
術を用いて実現することができ（一般にこのような回路
の少なくとも９５％が前記数のリードについて実現可能
でなければならない）、かつ基板１０５に使用される半
導体面積を最小にできるという条件が含まれる。
【００３０】図２に示されるように、縦トラック（即
ち、導電リード）１０９−１は、一般にトラック１０９
−１を形成するために使用されるものと同じ導電材料で
形成された導電リード１１２−１によってパッドＡに電
気的に接続されている。パッドＡは、縦トラック１０９
−１及び導電リード１１２−１を形成するために使用さ
れるものと同じ導電材料から形成することができる。し
かしながら、パッドＡを導電トラック１０９−１と異な
る高さに配設した場合には、パッドＡは、導電トラック
１１２−１をパッドＡを形成している導電材料から分離
する絶縁材料の層を介して開設されたバイア開口に向け
てパッドＡの下に延長するトラック１１２−１によって
導電トラック１０９−１に接続される。このバイア開口
は、パッドＡを形成するために用いられたものと同じ種
類の導電材料を追加して充填される。これは、当業者に
とって周知の手法で行われるので詳細な説明は省略す
る。パッドＡ、Ｃ、Ｄ及びＥが、パッドＡの縦方向の導
電トラック１０９−１への接続に関連して説明したと同
様の手法で、それらに最も近接する対応する縦方向の導
電トラックに同様にして接続される。
ち、導電リード）１０９−１は、一般にトラック１０９
−１を形成するために使用されるものと同じ導電材料で
形成された導電リード１１２−１によってパッドＡに電
気的に接続されている。パッドＡは、縦トラック１０９
−１及び導電リード１１２−１を形成するために使用さ
れるものと同じ導電材料から形成することができる。し
かしながら、パッドＡを導電トラック１０９−１と異な
る高さに配設した場合には、パッドＡは、導電トラック
１１２−１をパッドＡを形成している導電材料から分離
する絶縁材料の層を介して開設されたバイア開口に向け
てパッドＡの下に延長するトラック１１２−１によって
導電トラック１０９−１に接続される。このバイア開口
は、パッドＡを形成するために用いられたものと同じ種
類の導電材料を追加して充填される。これは、当業者に
とって周知の手法で行われるので詳細な説明は省略す
る。パッドＡ、Ｃ、Ｄ及びＥが、パッドＡの縦方向の導
電トラック１０９−１への接続に関連して説明したと同
様の手法で、それらに最も近接する対応する縦方向の導
電トラックに同様にして接続される。
【００３１】図２に示す構造を用いて、例えば図２のセ
ル１０６−１，１のパッドＡに接続されたリード１０９
−１に対応する或るリードを、セル１０６−１，１また
は異なるセル１０６−１，Ｐの異なるパッドに対応する
或る所定のリード１０８−ｊに接続するために、適当な
縦方向の導体１０９と適当な横方向の導体１０８との間
に配線が形成される。例えば、双方共にセル１０６−
１，１にあるパッドＡをパッドＢに接続するためには、
縦リード１０９−１と横リード１０８−１との交点が、
この交点に於けるこれら２個のリード間の誘電層１１３
がダウンするようにプログラムし、かつそれによってそ
の間に導電路が形成されるように、回路内のこの交点に
高電圧を印加することによってプログラムされる。
ル１０６−１，１のパッドＡに接続されたリード１０９
−１に対応する或るリードを、セル１０６−１，１また
は異なるセル１０６−１，Ｐの異なるパッドに対応する
或る所定のリード１０８−ｊに接続するために、適当な
縦方向の導体１０９と適当な横方向の導体１０８との間
に配線が形成される。例えば、双方共にセル１０６−
１，１にあるパッドＡをパッドＢに接続するためには、
縦リード１０９−１と横リード１０８−１との交点が、
この交点に於けるこれら２個のリード間の誘電層１１３
がダウンするようにプログラムし、かつそれによってそ
の間に導電路が形成されるように、回路内のこの交点に
高電圧を印加することによってプログラムされる。
【００３２】更に、縦リード１０９−４と横リード１０
８−１との交点が同様に高電圧を印加されて、これら２
個のリード間に別の導電路が形成されるようにこの位置
に於けるこれら２個のリード間の誘電層１１３をプログ
ラムする。このようにして、パッドＡが導体１０９−
１、１０８−１及び１０９−４によってパッドＡに接続
される。パッドＡを別のリードまたはパッドに接続した
い場合には、パッドＢも同様にその別のリードまたはパ
ッドに接続されることになる。しかしながら、このよう
な接続は、それがなされるためには前記回路との両立性
を有するものでなければならない。
８−１との交点が同様に高電圧を印加されて、これら２
個のリード間に別の導電路が形成されるようにこの位置
に於けるこれら２個のリード間の誘電層１１３をプログ
ラムする。このようにして、パッドＡが導体１０９−
１、１０８−１及び１０９−４によってパッドＡに接続
される。パッドＡを別のリードまたはパッドに接続した
い場合には、パッドＢも同様にその別のリードまたはパ
ッドに接続されることになる。しかしながら、このよう
な接続は、それがなされるためには前記回路との両立性
を有するものでなければならない。
【００３３】また、図２はパッドＡをパッドＤに、パッ
ドＡをパッドＣに、パッドＡをパッドＥに接続するため
に形成しなければならない特定の接続を示している。こ
れら全ての接続がなされた場合には、パッドＢ、パッド
Ｄ、パッドＣ及びパッドＥも同様にパッドＡを介して互
いに接続される。ここに記載した接続の例は、基板上に
装着された電子部品とチップとの間で信号を接続するた
めに、及びこれらの部品及びチップを電力及び接地レー
ル及び平面に接続するために使用することができる。
ドＡをパッドＣに、パッドＡをパッドＥに接続するため
に形成しなければならない特定の接続を示している。こ
れら全ての接続がなされた場合には、パッドＢ、パッド
Ｄ、パッドＣ及びパッドＥも同様にパッドＡを介して互
いに接続される。ここに記載した接続の例は、基板上に
装着された電子部品とチップとの間で信号を接続するた
めに、及びこれらの部品及びチップを電力及び接地レー
ル及び平面に接続するために使用することができる。
【００３４】図３は、単一クロスポイントスイッチマト
リックスアレイを用いたプログラマブル配線基板１０５
を示している。接続されるべきパッドの数が非常に小さ
い（例えば、約１００乃至３００）場合には、図３の構
造は簡単でありかつ接続容易であるという利点を有す
る。図３に示す構造は図２に示す構造よりも、パッドＡ
のような各パッドが、導電リード１２５Ａのような導電
トラックによってリード１２９−１のような縦方向の導
電リードに固定的に接続されている点で簡単である。更
に、縦方向の導電リード１２９−１が、図面上黒丸点で
示されるバイア１２４−１によって固定的に接続されて
いる。横リード１２８−１の上または下側を通過する縦
リード１２９によってアクセス可能ないずれかのパッド
にパッドＡを接続したい場合には、適正なノード（例え
ばノード１２３−１）に電圧を印加することによって、
所望の縦リードと横リードと（例えば横リード１２８−
１と縦リード１２９−４）の間に導電路を形成し、それ
によってパッドＡをパッドＢに接続するように回路をプ
ログラムする。パッドＢは、導電トラック１２５−Ｂに
よって縦リード１２９−４に接続される。
リックスアレイを用いたプログラマブル配線基板１０５
を示している。接続されるべきパッドの数が非常に小さ
い（例えば、約１００乃至３００）場合には、図３の構
造は簡単でありかつ接続容易であるという利点を有す
る。図３に示す構造は図２に示す構造よりも、パッドＡ
のような各パッドが、導電リード１２５Ａのような導電
トラックによってリード１２９−１のような縦方向の導
電リードに固定的に接続されている点で簡単である。更
に、縦方向の導電リード１２９−１が、図面上黒丸点で
示されるバイア１２４−１によって固定的に接続されて
いる。横リード１２８−１の上または下側を通過する縦
リード１２９によってアクセス可能ないずれかのパッド
にパッドＡを接続したい場合には、適正なノード（例え
ばノード１２３−１）に電圧を印加することによって、
所望の縦リードと横リードと（例えば横リード１２８−
１と縦リード１２９−４）の間に導電路を形成し、それ
によってパッドＡをパッドＢに接続するように回路をプ
ログラムする。パッドＢは、導電トラック１２５−Ｂに
よって縦リード１２９−４に接続される。
【００３５】前記各縦リードが、バイア１２４−１のよ
うなバイアによって１本の横ライン１２８に固定的に接
続されていることに注意する。これによって、或るパッ
ドが唯１個のプログラミング素子によって別のパッドに
接続され得ることから、本発明の混成回路またはマルチ
チップモジュールをプログラムするために必要な配線が
大幅に単純化される。また、このアーキテクチュアは、
プログラミング電圧を直接に前記パッドに印加できるこ
とから、前記基板の能動デバイスを所望の配線にプログ
ラムする必要がない。しかしながら、パッドの数が多く
なるにつれて、この構造はプログラマブル配線基板１０
５に於ける空間の利用の点で比較的非能率的になる。必
要なプログラミング素子の合計数は、パッドの数の２乗
に等しい。
うなバイアによって１本の横ライン１２８に固定的に接
続されていることに注意する。これによって、或るパッ
ドが唯１個のプログラミング素子によって別のパッドに
接続され得ることから、本発明の混成回路またはマルチ
チップモジュールをプログラムするために必要な配線が
大幅に単純化される。また、このアーキテクチュアは、
プログラミング電圧を直接に前記パッドに印加できるこ
とから、前記基板の能動デバイスを所望の配線にプログ
ラムする必要がない。しかしながら、パッドの数が多く
なるにつれて、この構造はプログラマブル配線基板１０
５に於ける空間の利用の点で比較的非能率的になる。必
要なプログラミング素子の合計数は、パッドの数の２乗
に等しい。
【００３６】図４は、図３の構造の変形例を示してい
る。図４の構造を用いてパッドＡをパッドＤに接続する
ためには、２個のプログラミング素子をプログラムしな
ければならない。即ち、縦リード１３９−１と横リード
１３８−１との交点に於ける素子を、縦リード１３９−
（Ｋ−２）と横リード１３８−１との交点に於ける素子
と同様にプログラムしなければならない。しかしなが
ら、図４の構造に示されるように、パッドＡまたはパッ
ドＤのような各導電パッドは、トラック１３５−Ａのよ
うな導電トラックによって縦リード１３９に接続され
る。
る。図４の構造を用いてパッドＡをパッドＤに接続する
ためには、２個のプログラミング素子をプログラムしな
ければならない。即ち、縦リード１３９−１と横リード
１３８−１との交点に於ける素子を、縦リード１３９−
（Ｋ−２）と横リード１３８−１との交点に於ける素子
と同様にプログラムしなければならない。しかしなが
ら、図４の構造に示されるように、パッドＡまたはパッ
ドＤのような各導電パッドは、トラック１３５−Ａのよ
うな導電トラックによって縦リード１３９に接続され
る。
【００３７】本実施例の横リードの数は、各縦リードが
唯１個のパッドに直接接続されるのに対して各横リード
が２個のパッドに接続されることから、縦リードの数の
半分以下である。従って、図４の構造は、図３に示され
る構造よりも接続部に１個ではなく２個のプログラミン
グ素子を有するという価格の点でより大きな柔軟性を有
する。プログラミング素子の数は、パッドの数の２乗の
半分である。この構造では、横トラック１３８へのアク
セスが基板１０５の能動デバイスを介して行なうことが
できる。パッドの数が多くなるにつれて（例えば２００
乃至５００パッド以上）、この構造は比較的非能率的に
なる。
唯１個のパッドに直接接続されるのに対して各横リード
が２個のパッドに接続されることから、縦リードの数の
半分以下である。従って、図４の構造は、図３に示され
る構造よりも接続部に１個ではなく２個のプログラミン
グ素子を有するという価格の点でより大きな柔軟性を有
する。プログラミング素子の数は、パッドの数の２乗の
半分である。この構造では、横トラック１３８へのアク
セスが基板１０５の能動デバイスを介して行なうことが
できる。パッドの数が多くなるにつれて（例えば２００
乃至５００パッド以上）、この構造は比較的非能率的に
なる。
【００３８】図５は、パッド１，１をパッド４，１に接
続するように形成された図３と同様の単一スイッチクロ
スポイントマトリックスアレイを示している。このよう
にするために、縦リードＶ1,1と横リードＨとの交点
が、縦リードＶ4,1と横リードＨ1との交点と同様にプロ
グラムされる。即ち、２個の素子がパッド１，１とパッ
ド４，１とを接続するようにプログラムされている。パ
ッド１，２をパッド４，４に接続するために、縦リード
Ｖ1,2と横リードＨ3との交点及び横リードＨ3と縦リー
ドＶ4,4との交点に於けるプログラミング素子がプログ
ラムされる。図５に於ける約束事として、縦リードと横
リードとの交点が黒丸点によって電気的に接続されてい
るように図示されていない場合には、白丸によって図示
されることがあるプログラマブル素子が、そのような交
点に白丸が示されていない場合でも存在するものである
ことに注意しなければならない。
続するように形成された図３と同様の単一スイッチクロ
スポイントマトリックスアレイを示している。このよう
にするために、縦リードＶ1,1と横リードＨとの交点
が、縦リードＶ4,1と横リードＨ1との交点と同様にプロ
グラムされる。即ち、２個の素子がパッド１，１とパッ
ド４，１とを接続するようにプログラムされている。パ
ッド１，２をパッド４，４に接続するために、縦リード
Ｖ1,2と横リードＨ3との交点及び横リードＨ3と縦リー
ドＶ4,4との交点に於けるプログラミング素子がプログ
ラムされる。図５に於ける約束事として、縦リードと横
リードとの交点が黒丸点によって電気的に接続されてい
るように図示されていない場合には、白丸によって図示
されることがあるプログラマブル素子が、そのような交
点に白丸が示されていない場合でも存在するものである
ことに注意しなければならない。
【００３９】図７は、本発明による配線基板１００１の
実施例を示しており、その上に装着されたプログラマブ
ル配線チップ（ＰＩＣ）によって配線を電気的にプログ
ラムしかつテストするための能動回路が実現される。こ
の配線基板の構造は、その配列及び機能に於て前述した
米国特許出願第０７／４１０，１９４号明細書に記載さ
れている図１のものと同じである。基板１００１は、導
電リード１００３−ｒ，ｃ（ｒは前記配線基板上の導電
パッドの列の数に等しく、かつｃは前記配線基板上の導
電パッドの行の数に等しい。）が互いに電気的に絶縁さ
れ、かつそれにより短絡回路や導電リード１００３−
ｒ，ｃ間に不必要な電気的接続が防止されるならば、シ
リコン、金属またはセラミックのような様々な材料で形
成することができる。
実施例を示しており、その上に装着されたプログラマブ
ル配線チップ（ＰＩＣ）によって配線を電気的にプログ
ラムしかつテストするための能動回路が実現される。こ
の配線基板の構造は、その配列及び機能に於て前述した
米国特許出願第０７／４１０，１９４号明細書に記載さ
れている図１のものと同じである。基板１００１は、導
電リード１００３−ｒ，ｃ（ｒは前記配線基板上の導電
パッドの列の数に等しく、かつｃは前記配線基板上の導
電パッドの行の数に等しい。）が互いに電気的に絶縁さ
れ、かつそれにより短絡回路や導電リード１００３−
ｒ，ｃ間に不必要な電気的接続が防止されるならば、シ
リコン、金属またはセラミックのような様々な材料で形
成することができる。
【００４０】一般に、基板１００１は、単層または多層
構造の支持材料で構成することができる。図７には、支
持材料からなる２つの層１００１−１及び１００１−２
が示されている。使用される層の数は必要に応じて変え
ることができる。各層１００１−ｉは、例えばセラミッ
ク、その表面に適当な絶縁層を形成した金属、またはそ
の表面に適当な絶縁層を形成したシリコンのような硬質
の支持材料で形成される。リード１００３−ｒ，ｃは、
例えば金属、シリサイド、導電性ドープドシリコンまた
は他の適当な導電材料によって形成される。
構造の支持材料で構成することができる。図７には、支
持材料からなる２つの層１００１−１及び１００１−２
が示されている。使用される層の数は必要に応じて変え
ることができる。各層１００１−ｉは、例えばセラミッ
ク、その表面に適当な絶縁層を形成した金属、またはそ
の表面に適当な絶縁層を形成したシリコンのような硬質
の支持材料で形成される。リード１００３−ｒ，ｃは、
例えば金属、シリサイド、導電性ドープドシリコンまた
は他の適当な導電材料によって形成される。
【００４１】基板１００１の中央または配線基板１００
１の適当な位置に、プログラマブル配線チップ１００５
が形成される。プログラマブル配線チップ１００５は、
配線基板１００１上に装着された部品を適当に接続して
所望の回路が得られるように選択したリード１００３−
ｒ，ｃを接続するようにユーザがプログラムすることが
できる複数のデバイス（例えば、プログラマブルデバイ
ス、ダイオードまたはトランジスタ）を有する。このＰ
ＩＣチップ１００５は、適当な数の配線構造を有するこ
とができ、実際にはこのような数個のＰＩＣチップの中
の１個とすることができる。このチップに関する詳細な
説明は、上述した米国特許出願第０７／４１０，１９４
号明細書を参照することができる。
１の適当な位置に、プログラマブル配線チップ１００５
が形成される。プログラマブル配線チップ１００５は、
配線基板１００１上に装着された部品を適当に接続して
所望の回路が得られるように選択したリード１００３−
ｒ，ｃを接続するようにユーザがプログラムすることが
できる複数のデバイス（例えば、プログラマブルデバイ
ス、ダイオードまたはトランジスタ）を有する。このＰ
ＩＣチップ１００５は、適当な数の配線構造を有するこ
とができ、実際にはこのような数個のＰＩＣチップの中
の１個とすることができる。このチップに関する詳細な
説明は、上述した米国特許出願第０７／４１０，１９４
号明細書を参照することができる。
【００４２】図８は、プログラマブル配線基板１０５の
実施例のアーキテクチュアを示すブロック図である。基
板１０５は、その上に複数の絶縁層及び導電層が形成さ
れる半導体材料からなる。基板１０５は、半導体材料及
びこれらの層の両方を含むように画定される。基板１０
５の内部１０５ａは、セル１０６（図１乃至図５に関連
して上述したもの）と横方向及び縦方向の導電トラック
１０８、１０９とを有する。内部１０５ａを囲む矩形の
環状領域を形成する周辺領域１０５ｂには、その交点を
プログラムしようとする特定の横トラック及び１０８及
び縦トラック１０９を選択するためのシフトレジスタを
含む制御回路及びプログラミング回路が配設されてい
る。更に基板１０５のこの領域には、テストポートバス
及び制御ポートバスのためのバッファ回路が設けられて
いる。
実施例のアーキテクチュアを示すブロック図である。基
板１０５は、その上に複数の絶縁層及び導電層が形成さ
れる半導体材料からなる。基板１０５は、半導体材料及
びこれらの層の両方を含むように画定される。基板１０
５の内部１０５ａは、セル１０６（図１乃至図５に関連
して上述したもの）と横方向及び縦方向の導電トラック
１０８、１０９とを有する。内部１０５ａを囲む矩形の
環状領域を形成する周辺領域１０５ｂには、その交点を
プログラムしようとする特定の横トラック及び１０８及
び縦トラック１０９を選択するためのシフトレジスタを
含む制御回路及びプログラミング回路が配設されてい
る。更に基板１０５のこの領域には、テストポートバス
及び制御ポートバスのためのバッファ回路が設けられて
いる。
【００４３】環状領域１０５ｂの周囲を別の環状領域１
０５ｃが取り巻き、かつプログラマブル配線基板１０５
がテストモード、動作モードまたはプログラミングモー
ドであるかどうかを決定するモード選択回路のような基
板１０５の動作に不可欠な別の回路が設けられている。
必要により特別な追加回路を同じく周辺領域１０５ｃに
設けることができる。制御ポートは幾つかの信号を処理
することができ、プログラミング、テスト及び通常動作
モードのような配線基板１０５の機能モードを設定す
る。プログラミングモードでは、情報が前記制御ポート
の信号によりシフトされて、基板１０５の一般にシリコ
ンからなる半導体部分の能動デバイスが、プログラマブ
ル配線基板１０５上の選択した導電トレース１０８、１
０９を接続して所望の電子システムを形成するようにプ
ログラムすることができる。
０５ｃが取り巻き、かつプログラマブル配線基板１０５
がテストモード、動作モードまたはプログラミングモー
ドであるかどうかを決定するモード選択回路のような基
板１０５の動作に不可欠な別の回路が設けられている。
必要により特別な追加回路を同じく周辺領域１０５ｃに
設けることができる。制御ポートは幾つかの信号を処理
することができ、プログラミング、テスト及び通常動作
モードのような配線基板１０５の機能モードを設定す
る。プログラミングモードでは、情報が前記制御ポート
の信号によりシフトされて、基板１０５の一般にシリコ
ンからなる半導体部分の能動デバイスが、プログラマブ
ル配線基板１０５上の選択した導電トレース１０８、１
０９を接続して所望の電子システムを形成するようにプ
ログラムすることができる。
【００４４】テストモードでは、前記制御ポート及び前
記テストポートから印加されかつ読み取られる信号によ
って、シリコン基板１０５及び基板１０５に取り付けら
れた前記チップ及び部品の配線のインテグリティを外部
からテストすることができる。このテストモードでは、
基板１０５上の前記電子部品及びチップを、所望の電子
システムをテストする際に完全なフレキシビリティが得
られるように、全速力でまたは低速度で実時間で動作さ
せ、または所定の状態に凍結させることができる。通常
動作モードでは、基板１０５の能動トランジスタが無能
力化されて、プログラムされた配線が装着された部品及
びチップを接続して所望の電子システムを形成する。
記テストポートから印加されかつ読み取られる信号によ
って、シリコン基板１０５及び基板１０５に取り付けら
れた前記チップ及び部品の配線のインテグリティを外部
からテストすることができる。このテストモードでは、
基板１０５上の前記電子部品及びチップを、所望の電子
システムをテストする際に完全なフレキシビリティが得
られるように、全速力でまたは低速度で実時間で動作さ
せ、または所定の状態に凍結させることができる。通常
動作モードでは、基板１０５の能動トランジスタが無能
力化されて、プログラムされた配線が装着された部品及
びチップを接続して所望の電子システムを形成する。
【００４５】図９は、プログラミング回路の経路内に唯
２個のトランジスタを用いてプログラマブル配線基板１
０５上でプログラムされるべき横方向及び縦方向の導電
リード１０８、１０９の交点を選択する基板１０５の半
導体部分内のプログラミング構造及び特にプログラミン
グトランジスタ及び回路を示している。図９に示す構造
を用いることによって、プログラミング電流は、横方向
及び縦方向の導電リード１０８、１０９間の誘電体１１
３（図６）を破壊してそれらの間に十分に低い抵抗の接
続部を形成するのに必要な数百ミリアンペアの電流範囲
に到達させることができる。例えば、酸化層１１３の膜
厚が４００オングストロームであり、かつトランジスタ
Ｑ１のゲートの長さが１．５ミクロンで幅が２０００ミ
クロンの場合には、２２〜２４ボルトのプログラミング
電圧を印加して８００〜１５００ミリアンペアの電流を
発生させることができる。
２個のトランジスタを用いてプログラマブル配線基板１
０５上でプログラムされるべき横方向及び縦方向の導電
リード１０８、１０９の交点を選択する基板１０５の半
導体部分内のプログラミング構造及び特にプログラミン
グトランジスタ及び回路を示している。図９に示す構造
を用いることによって、プログラミング電流は、横方向
及び縦方向の導電リード１０８、１０９間の誘電体１１
３（図６）を破壊してそれらの間に十分に低い抵抗の接
続部を形成するのに必要な数百ミリアンペアの電流範囲
に到達させることができる。例えば、酸化層１１３の膜
厚が４００オングストロームであり、かつトランジスタ
Ｑ１のゲートの長さが１．５ミクロンで幅が２０００ミ
クロンの場合には、２２〜２４ボルトのプログラミング
電圧を印加して８００〜１５００ミリアンペアの電流を
発生させることができる。
【００４６】縦方向の導電トラックＶ1と横方向の導電
トラックＨ1との交点をプログラムするために、トラン
ジスタＱ１及びＱ２が基板１０５に設けられている。ト
ランジスタＱ１は、そのゲートが電圧源ＶＧＰ1に接続
され、かつトランジスタＱ２はそのゲートが電圧源ＨＧ
Ｐ1に接続されている。トランジスタＱ1のソースが縦方
向の導電トラックＶ１に接続されているのに対して、そ
のドレインは導電リードＶＤＰ1に接続されている。ト
ランジスタＱ２のソースが横リードＨ1に接続され、か
つドレインが導電リードＨＤＰ1に接続されている。
トラックＨ1との交点をプログラムするために、トラン
ジスタＱ１及びＱ２が基板１０５に設けられている。ト
ランジスタＱ１は、そのゲートが電圧源ＶＧＰ1に接続
され、かつトランジスタＱ２はそのゲートが電圧源ＨＧ
Ｐ1に接続されている。トランジスタＱ1のソースが縦方
向の導電トラックＶ１に接続されているのに対して、そ
のドレインは導電リードＶＤＰ1に接続されている。ト
ランジスタＱ２のソースが横リードＨ1に接続され、か
つドレインが導電リードＨＤＰ1に接続されている。
【００４７】縦リードＶ1と横リードＨ1との交点をプロ
グラムするために、ＶＧＰ1を印加してトランジスタＱ
１のゲートを高電圧ＶGHにし、前記アレイ内のトランジ
スタＱ３のような他のゲートを０電圧に維持し、かつト
ランジスタＱ１のドレイン電圧ＶＤＰ1を一般に１０〜
１００ボルトのプログラミング電圧ＶPPにする。しかし
ながら、トランジスタＱ４のゲート電圧は、ＨＧＰ1を
高電圧に取るとトランジスタＱ２がオンになることか
ら、高くする。ＨＤＰを０に駆動することによって、ト
ランジスタＱ２のドレインの電圧を０ボルトにする。ト
ランジスタＱ４のドレインに電圧を印加するＨＤＰ2を
０またはＶPP／２にする。（この電圧は、Ｖ2とＨ2との
交点に於ける前記プログラミング素子をプログラムしな
いように選択される。）リードＶＧＰ1に印加されるＶG
Hは、電圧ＶPPよりトランジスタ閾値電圧だけ大きく、
従って約１８〜１０５ボルトである。デバイスＱ１〜Ｑ
４が高電圧下で動作するので、これらトランジスタの閾
値電圧は約０．５〜３ボルトにされる。上述した電圧の
結果、導電リードセグメントＨ1及びＶ1の交点に於ける
前記プログラミング素子だけが全プログラミング電圧Ｖ
PPを受けて破壊する。
グラムするために、ＶＧＰ1を印加してトランジスタＱ
１のゲートを高電圧ＶGHにし、前記アレイ内のトランジ
スタＱ３のような他のゲートを０電圧に維持し、かつト
ランジスタＱ１のドレイン電圧ＶＤＰ1を一般に１０〜
１００ボルトのプログラミング電圧ＶPPにする。しかし
ながら、トランジスタＱ４のゲート電圧は、ＨＧＰ1を
高電圧に取るとトランジスタＱ２がオンになることか
ら、高くする。ＨＤＰを０に駆動することによって、ト
ランジスタＱ２のドレインの電圧を０ボルトにする。ト
ランジスタＱ４のドレインに電圧を印加するＨＤＰ2を
０またはＶPP／２にする。（この電圧は、Ｖ2とＨ2との
交点に於ける前記プログラミング素子をプログラムしな
いように選択される。）リードＶＧＰ1に印加されるＶG
Hは、電圧ＶPPよりトランジスタ閾値電圧だけ大きく、
従って約１８〜１０５ボルトである。デバイスＱ１〜Ｑ
４が高電圧下で動作するので、これらトランジスタの閾
値電圧は約０．５〜３ボルトにされる。上述した電圧の
結果、導電リードセグメントＨ1及びＶ1の交点に於ける
前記プログラミング素子だけが全プログラミング電圧Ｖ
PPを受けて破壊する。
【００４８】図１０は、回路内に含まれる入力バッファ
及び出力バッファに印加される制御信号に従っていずれ
かの方向に到来する信号を増幅することができる両方向
増幅回路を示している。即ち、図８に示されるように、
プログラマブル配線基板１０５の各パッドが特殊機能テ
ストライン（図１２に図示）に接続され、かつこの特殊
機能テストラインは、符号Ｅを付したターミナルに印加
される高レベルのイネーブル信号と共に、前記出力バッ
ファの符号Ｓを付したリードに印加される高レベル信号
を介して前記出力バッファをオンにすることによって、
前記テストポートに接続することができる。符号Ｓを付
した前記リードの高レベル信号を前記出力バッファに印
加すると同時に、符号Ｓ＊（ここでＳ＊は
及び出力バッファに印加される制御信号に従っていずれ
かの方向に到来する信号を増幅することができる両方向
増幅回路を示している。即ち、図８に示されるように、
プログラマブル配線基板１０５の各パッドが特殊機能テ
ストライン（図１２に図示）に接続され、かつこの特殊
機能テストラインは、符号Ｅを付したターミナルに印加
される高レベルのイネーブル信号と共に、前記出力バッ
ファの符号Ｓを付したリードに印加される高レベル信号
を介して前記出力バッファをオンにすることによって、
前記テストポートに接続することができる。符号Ｓを付
した前記リードの高レベル信号を前記出力バッファに印
加すると同時に、符号Ｓ＊（ここでＳ＊は
【００４９】
【外１】
【００５０】である）を付した前記リードに低レベル信
号を印加して前記入力バッファをオフにする。逆の極性
の信号をターミナルＳ及びＳ＊に印加すると、前記入力
バッファがオンになって出力バッファがオフになり、前
記テストポートからの信号を前記パッドに印加させるこ
とができる。Ｓ信号及びＥ信号は、図８の周辺領域１０
５ｂの周辺回路に転送されて、前記テストポートに接続
する前記プログラマブル配線基板上のパッドを選択す
る。
号を印加して前記入力バッファをオフにする。逆の極性
の信号をターミナルＳ及びＳ＊に印加すると、前記入力
バッファがオンになって出力バッファがオフになり、前
記テストポートからの信号を前記パッドに印加させるこ
とができる。Ｓ信号及びＥ信号は、図８の周辺領域１０
５ｂの周辺回路に転送されて、前記テストポートに接続
する前記プログラマブル配線基板上のパッドを選択す
る。
【００５１】図１１は、その表面に見えるような複数の
ボンディングパッド３０７−１乃至３０７−Ｍを有する
セルを示している。集積回路チップを、該チップ及びセ
ルの大きさに応じて１個のセルの上にまたは幾つかの隣
接するセルの上に配置することができる。
ボンディングパッド３０７−１乃至３０７−Ｍを有する
セルを示している。集積回路チップを、該チップ及びセ
ルの大きさに応じて１個のセルの上にまたは幾つかの隣
接するセルの上に配置することができる。
【００５２】図１２及び図１３は、配線のインテグリテ
ィ、電子部品及びシステム機能をテストするための回路
及び構造の例を有する図１の基板１０５と同様または図
７の基板１００５と同様の配線基板を示している。
ィ、電子部品及びシステム機能をテストするための回路
及び構造の例を有する図１の基板１０５と同様または図
７の基板１００５と同様の配線基板を示している。
【００５３】図１２は、ソフトウェア制御型の「釘の寝
床」（bed-of-nail）的なテスト構造を実現する配線基
板１０５または１００５上の能動回路及びブロック図を
示している。配線基板１０５上には、パッド４０７−ｍ
のコンフィギュレーションを有する一般的なセル４０６
−ｓ，ｔが示されている。各パッド４０７−ｍは、対応
する導電セグメント４０９−ｍに接続されている。能動
トランジスタ４０３−ｍ及び同じく基板１０５に形成さ
れた選択／多重化回路４０５Ｂが様々な組のパッド４０
７を選択して、それらを内部バス４１４に接続する。図
１２では、説明を簡単にするために半導体基板１０５の
内部の部分的のみが示されている。このように、前記制
御ポートに印加された信号が様々な組のパッド４０７を
選択して、それらを前記テストポートの外部リードに接
続することができる。従って、ユーザは実時間で波形を
観察しまたは様々な組のパッド上の入力信号を前記テス
トポートに接続することができ、上記したソフトウェア
制御型のテスト構造と等価にすることができる。
床」（bed-of-nail）的なテスト構造を実現する配線基
板１０５または１００５上の能動回路及びブロック図を
示している。配線基板１０５上には、パッド４０７−ｍ
のコンフィギュレーションを有する一般的なセル４０６
−ｓ，ｔが示されている。各パッド４０７−ｍは、対応
する導電セグメント４０９−ｍに接続されている。能動
トランジスタ４０３−ｍ及び同じく基板１０５に形成さ
れた選択／多重化回路４０５Ｂが様々な組のパッド４０
７を選択して、それらを内部バス４１４に接続する。図
１２では、説明を簡単にするために半導体基板１０５の
内部の部分的のみが示されている。このように、前記制
御ポートに印加された信号が様々な組のパッド４０７を
選択して、それらを前記テストポートの外部リードに接
続することができる。従って、ユーザは実時間で波形を
観察しまたは様々な組のパッド上の入力信号を前記テス
トポートに接続することができ、上記したソフトウェア
制御型のテスト構造と等価にすることができる。
【００５４】図１３は、埋め込み型論理分析器テスト構
造を実現する配線基板１０５または１００５上の能動回
路及びブロック図を示している。配線基板１０５または
１００５の前記制御ポートに印加される信号に従って、
ユーザが供給するキー情報がトリガデータレジスタ４４
１に記憶される。リード４４５上のサンプリングクロッ
ク信号に応答してサンプリングゲート４４０に於てパッ
ド４０７からサンプリングしたデータをトリガデータレ
ジスタ４４１の前記キー情報と比較すると、コンパレー
タ４４２がメモリコントローラ４４４を起動させて、記
憶メモリ４４３がサンプリングゲート４４０によってパ
ッド４０７からのサンプリングされたデータを記憶する
ように、メモリアドレスカウンタ４４５を起動させる。
サンプリングされた適当なデータがメモリ４４３に記憶
された後、前記データが前記テストポートを介して外部
にシフトされて表示されかつ分析される。
造を実現する配線基板１０５または１００５上の能動回
路及びブロック図を示している。配線基板１０５または
１００５の前記制御ポートに印加される信号に従って、
ユーザが供給するキー情報がトリガデータレジスタ４４
１に記憶される。リード４４５上のサンプリングクロッ
ク信号に応答してサンプリングゲート４４０に於てパッ
ド４０７からサンプリングしたデータをトリガデータレ
ジスタ４４１の前記キー情報と比較すると、コンパレー
タ４４２がメモリコントローラ４４４を起動させて、記
憶メモリ４４３がサンプリングゲート４４０によってパ
ッド４０７からのサンプリングされたデータを記憶する
ように、メモリアドレスカウンタ４４５を起動させる。
サンプリングされた適当なデータがメモリ４４３に記憶
された後、前記データが前記テストポートを介して外部
にシフトされて表示されかつ分析される。
【００５５】当業者であれば、本明細書に開示される配
線基板の能動回路を用いて別のテスト構造を実現するこ
とができる。上述したテストのための前記能動回路は、
本発明により開示されるユーザが現場でプログラム可能
な、または混成回路及びマルチチップモジュールに関し
て従来技術について説明した所望の電子機能をカスタム
設計可能な配線基板について有用である。図１２及び図
１３に示される回路及びブロック図は、配線のインテグ
リティ及び電子部品のテストのために基板４に構築され
た回路の例である。当業者にとって明らかなように、配
線のインテグリティ及び電子部品またはシステムの他の
機能をテストするために他の回路を前記基板に構築する
ことができる。
線基板の能動回路を用いて別のテスト構造を実現するこ
とができる。上述したテストのための前記能動回路は、
本発明により開示されるユーザが現場でプログラム可能
な、または混成回路及びマルチチップモジュールに関し
て従来技術について説明した所望の電子機能をカスタム
設計可能な配線基板について有用である。図１２及び図
１３に示される回路及びブロック図は、配線のインテグ
リティ及び電子部品のテストのために基板４に構築され
た回路の例である。当業者にとって明らかなように、配
線のインテグリティ及び電子部品またはシステムの他の
機能をテストするために他の回路を前記基板に構築する
ことができる。
【００５６】図１２及び図１３に記載されるような能動
回路及びテスト構造は、別個の診断・テストチップ（Ｄ
ＴＣ）上に配置することができる。このＤＴＣチップ
は、前記基板に取り付けられた部品をテストするＰＩＣ
チップと独立して、図６の基板１００１上に装着するこ
とができる。前記ＰＩＣチップを用いることなくＤＴＣ
チップを用いることによって、フィードバックループが
壊されて、電子部品の回路内テストのソフトウエア開発
及び評価を簡単化することができる。
回路及びテスト構造は、別個の診断・テストチップ（Ｄ
ＴＣ）上に配置することができる。このＤＴＣチップ
は、前記基板に取り付けられた部品をテストするＰＩＣ
チップと独立して、図６の基板１００１上に装着するこ
とができる。前記ＰＩＣチップを用いることなくＤＴＣ
チップを用いることによって、フィードバックループが
壊されて、電子部品の回路内テストのソフトウエア開発
及び評価を簡単化することができる。
【００５７】その上に３個の半導体チップ５−１〜５−
３を装着した基板１０５が、図１４に示されている。チ
ップ５−１〜５−３は、導電リードが基板表面に示され
る直交する配線の中から選択したものを半導体チップ５
−１乃至５−３上の能動デバイスに接続するようにし
て、基板１０５に取り付けられる。説明のために、ダイ
５−３がＴＡＢ技術を用いて前記基板に取り付けられか
つ電気的に接続され、ダイ５−２がワイヤボンディング
によって前記基板に電気的に接続される。ダイ５−１は
ソルダバンプを用いて前記基板に取り付けられかつ電気
的に接続される。ダイ５−１乃至５−３及び基板１０５
上の他の部品が、基板１０５上の選択した配線によって
接続される。
３を装着した基板１０５が、図１４に示されている。チ
ップ５−１〜５−３は、導電リードが基板表面に示され
る直交する配線の中から選択したものを半導体チップ５
−１乃至５−３上の能動デバイスに接続するようにし
て、基板１０５に取り付けられる。説明のために、ダイ
５−３がＴＡＢ技術を用いて前記基板に取り付けられか
つ電気的に接続され、ダイ５−２がワイヤボンディング
によって前記基板に電気的に接続される。ダイ５−１は
ソルダバンプを用いて前記基板に取り付けられかつ電気
的に接続される。ダイ５−１乃至５−３及び基板１０５
上の他の部品が、基板１０５上の選択した配線によって
接続される。
【００５８】以上の説明では、本発明異なる層の導電リ
ードが接続されるものとして記載したが、当業者であれ
ば、上述したアンチヒューズ技術を用いて同じ層の導電
リードを一体的に接続し得ることが容易に理解される。
このようにするためには、図２の導電トラック１０８−
１のように２個またはそれ以上のセグメントに分割され
た導電トラックを、導電リード１０８−１のセグメント
１１８−１及び１１８−２の端部に接続されたアンチヒ
ューズのようなプログラミング素子のターミナル間へプ
ログラミング電圧を印加することによって、一体的に再
結合することができる。この時、このプログラミング電
圧によって端部１１８−１及び１１８−２間の前記プロ
グラミング素子が、導電トラック１０８−１の両端部間
に導電路を形成する。
ードが接続されるものとして記載したが、当業者であれ
ば、上述したアンチヒューズ技術を用いて同じ層の導電
リードを一体的に接続し得ることが容易に理解される。
このようにするためには、図２の導電トラック１０８−
１のように２個またはそれ以上のセグメントに分割され
た導電トラックを、導電リード１０８−１のセグメント
１１８−１及び１１８−２の端部に接続されたアンチヒ
ューズのようなプログラミング素子のターミナル間へプ
ログラミング電圧を印加することによって、一体的に再
結合することができる。この時、このプログラミング電
圧によって端部１１８−１及び１１８−２間の前記プロ
グラミング素子が、導電トラック１０８−１の両端部間
に導電路を形成する。
【００５９】別の実施例では、隣接する導電リードの各
セグメントを、これら隣接するセグメントの部分間で接
続されたプログラミング素子によって接続することがで
きる。これらのプログラミング素子は、或る実施例で
は、例えばリードに湾曲部または屈曲部を導入すること
によって、故意に一体的に近接するように形成されたセ
グメントの部分から構成することができる。
セグメントを、これら隣接するセグメントの部分間で接
続されたプログラミング素子によって接続することがで
きる。これらのプログラミング素子は、或る実施例で
は、例えばリードに湾曲部または屈曲部を導入すること
によって、故意に一体的に近接するように形成されたセ
グメントの部分から構成することができる。
【００６０】本発明の別の実施例では、１個または２個
以上のプログラマブル配線チップ（ＰＩＣ）が装着され
るようになっている前記配線基板の部分に配設される複
数の導電トラックを有するように、様々な適当な数の材
料で形成された配線基板を使用する。例えば、この配線
基板は、真性のまたは絶縁層で適当に被覆されたシリコ
ン、その上に適当な絶縁層を形成した金属またはセラミ
ックで構成することができる。前記配線基板上に形成さ
れた導電トラックの構造は、上述した米国特許出願第０
７／４１０，１９４号明細書に記載されているようなも
のである。前記配線基板には、前記米国出願に記載され
るような単層または多層構造の導電トラックを備えるこ
とができる。この配線基板は、本発明の構造の全ての利
点を有する。前記配線基板上に装着されたＰＩＣは、プ
ログラミング及びテストを含む本発明の構造の全ての機
能を実現することができる。
以上のプログラマブル配線チップ（ＰＩＣ）が装着され
るようになっている前記配線基板の部分に配設される複
数の導電トラックを有するように、様々な適当な数の材
料で形成された配線基板を使用する。例えば、この配線
基板は、真性のまたは絶縁層で適当に被覆されたシリコ
ン、その上に適当な絶縁層を形成した金属またはセラミ
ックで構成することができる。前記配線基板上に形成さ
れた導電トラックの構造は、上述した米国特許出願第０
７／４１０，１９４号明細書に記載されているようなも
のである。前記配線基板には、前記米国出願に記載され
るような単層または多層構造の導電トラックを備えるこ
とができる。この配線基板は、本発明の構造の全ての利
点を有する。前記配線基板上に装着されたＰＩＣは、プ
ログラミング及びテストを含む本発明の構造の全ての機
能を実現することができる。
【００６１】一般に集積回路である前記ＰＩＣは、選択
されたトラックを接続するためにアンチヒューズのよう
なプログラミング素子及び導電トラックで構成される。
また、前記ＰＩＣは更にプログラミングを支援するトラ
ンジスタ及び他の回路部品を含むことができるが、これ
らのトランジスタ及び他の回路部品は、前記ＰＩＣを簡
単化しかつそのコストを低減するために省略することが
できる。
されたトラックを接続するためにアンチヒューズのよう
なプログラミング素子及び導電トラックで構成される。
また、前記ＰＩＣは更にプログラミングを支援するトラ
ンジスタ及び他の回路部品を含むことができるが、これ
らのトランジスタ及び他の回路部品は、前記ＰＩＣを簡
単化しかつそのコストを低減するために省略することが
できる。
【００６２】以上、第１の高さの導電リードと第２の高
さの導電リードとを有する半導体基板、または導電リー
ドが１つの高さに形成されているような導電基板に関連
して本発明を説明したが、当然ながら、処理技術との両
立性を有する適当な様々な高さに導電リードを有するも
のを使用することができる。また、第１の組の導電リー
ドと第２の組の導電リードとを実質的に互いに直交する
ように配置されるものとして説明したが、前記第１の組
及び第２の組の導電リードは、必要に応じて互いに実質
的に直交する方向とは異なる別の方向に配列することが
でき、その場合でも本発明の所定の効果が得られること
が容易に理解される。
さの導電リードとを有する半導体基板、または導電リー
ドが１つの高さに形成されているような導電基板に関連
して本発明を説明したが、当然ながら、処理技術との両
立性を有する適当な様々な高さに導電リードを有するも
のを使用することができる。また、第１の組の導電リー
ドと第２の組の導電リードとを実質的に互いに直交する
ように配置されるものとして説明したが、前記第１の組
及び第２の組の導電リードは、必要に応じて互いに実質
的に直交する方向とは異なる別の方向に配列することが
でき、その場合でも本発明の所定の効果が得られること
が容易に理解される。
【００６３】本発明のその他の実施例については、当業
者であれば本明細書の開示内容から容易に理解すること
ができる。
者であれば本明細書の開示内容から容易に理解すること
ができる。
【図１】本発明のプログラマブル混成回路及びマルチチ
ップモジュールを実現する際に使用するのに適したプロ
グラマブル配線基板１０５を実現するための配線構造を
示す斜視図である。
ップモジュールを実現する際に使用するのに適したプロ
グラマブル配線基板１０５を実現するための配線構造を
示す斜視図である。
【図２】本発明によるセルのコンフィギュレーションの
実施例を示す平面図である。
実施例を示す平面図である。
【図３】単一クロスポイントスイッチマトリックスアレ
イを用いたプログラマブル配線基板を示す平面図であ
る。
イを用いたプログラマブル配線基板を示す平面図であ
る。
【図４】図３の変形例であるプログラマブル配線基板を
示す平面図である。
示す平面図である。
【図５】図３の単一クロスポイントスイッチマトリック
スアレイを用いたプログラマブル配線基板を示す平面図
である。
スアレイを用いたプログラマブル配線基板を示す平面図
である。
【図６】本発明によるプログラマブル配線基板を示す断
面図である。
面図である。
【図７】本発明によるプログラマブル配線基板の別の実
施例を示す平面図である。
施例を示す平面図である。
【図８】その機能を制御する制御ポートとテストポート
とを有するプログラマブル配線基板１０５のアーキテク
チュアの実施例を示すブロック図である。
とを有するプログラマブル配線基板１０５のアーキテク
チュアの実施例を示すブロック図である。
【図９】プログラマブル配線基板１０５上に形成された
２個の導電リードの交点をプログラムするための構造を
示す平面図である。
２個の導電リードの交点をプログラムするための構造を
示す平面図である。
【図１０】本発明のプログラマブル配線基板１０５と組
み合せて使用されるテストポートへまたはテストポート
からの信号の伝送を制御するための両方向回路を示す回
路図である。
み合せて使用されるテストポートへまたはテストポート
からの信号の伝送を制御するための両方向回路を示す回
路図である。
【図１１】プログラマブル配線基板にチップを装着する
際に使用するのに適した基板の各セルの１部分であるパ
ッドのコンフィギュレーションの一実施例を示す平面図
である。
際に使用するのに適した基板の各セルの１部分であるパ
ッドのコンフィギュレーションの一実施例を示す平面図
である。
【図１２】回路内テストのためのソフトウエア制御型テ
スト構造を実現するために基板内に能動回路を有する配
線基板を示す平面図である。
スト構造を実現するために基板内に能動回路を有する配
線基板を示す平面図である。
【図１３】埋込型論理分析器テスト構造を実現するため
に基板内に能動回路を有する配線基板を示す平面図であ
る。
に基板内に能動回路を有する配線基板を示す平面図であ
る。
【図１４】１つはソルダバンプにより、１つはタブによ
り、１つはワイヤボンディングで取り付けられたダイに
より基板上に形成された３個の半導体チップを有する本
発明の配線基板を示す斜視図である。
り、１つはワイヤボンディングで取り付けられたダイに
より基板上に形成された３個の半導体チップを有する本
発明の配線基板を示す斜視図である。
【符号の説明】 １０５ プログラマブル配線基板 １０５ａ 内部領域 １０５ｂ 周辺領域 １０５ｃ 環状領域 １０６−１，１〜１０６−Ｓ，Ｔ セル １０７−１〜１０７−Ｍ パッド １０８−１〜１０８−Ｊ 横方向の導電トラック １０９−１〜１０９−Ｋ 縦方向の導電トラック １１０〜１１２ 誘電層 １１３ アンチヒューズ誘電体 １１４ バイア孔 １１８−１〜１１８−３ 短線 １２３−１ ノード １２４−１ バイア １２５−Ａ、１２５−Ｂ 導電トラック １２８ 横ライン １２８−１ 横リード １２９ 縦リード １３５−Ａ 導電トラック １３８ 横トラック １３９ 縦リード ３０７−１〜３０７−Ｍ ボンディングパッド ４０３−ｍ 能動トランジスタ ４０５Ｂ 選択／多重化回路 ４０７ パッド ４４１ トリガデータレジスタ ４４２ コンパレータ ４４３ 記憶メモリ ４４４ メモリコントローラ ４４５ メモリアドレスカウンタ １００１ 配線基板 １００１−ｉ 層 １００３−ｒ、ｃ 導電リード １００５ プログラマブル配線チップ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０５Ｋ 1/18 Ｓ 7128−4Ｅ
Claims (36)
- 【請求項１】 基板と、 前記基板上に第１の方向に形成された第１の複数の導電
リードと、 前記基板上に前記第１の方向と実質的に異なる第２の方
向に形成された第２の複数の導電リードと、 選択した前記導電リードを他の前記導電リードに接続さ
せ、または選択されない前記導電リードを他の前記導電
リードから切断させるための多数のプログラミング素子
と、 前記基板に形成された複数のセルとを備え、前記各セル
が、該セルが形成された前記基板の領域の上方の基板表
面に形成された多数のボンディングパッドを有し、前記
セルに複数の集積回路チップ及び／または電子部品を装
着しかつ電気的に接続し得るようになっていることを特
徴とする配線基板構造。 - 【請求項２】 基板と、 前記基板上に第１の方向に形成された第１の複数の導電
リードと、 前記基板上に前記第１の方向と実質的に異なる第２の方
向に形成された第２の複数の導電リードと、 選択した前記導電リードを他の前記導電リードに接続さ
せ、または選択されない前記導電リードを他の前記導電
リードから切断させるための多数のプログラミング素子
と、 前記基板に形成された複数のセルとを備え、前記各セル
が、該セルが形成された前記基板の領域の上方の基板表
面に形成された多数のボンディングパッドを有し、前記
セルに複数の集積回路チップまたは電子部品を装着しか
つ電気的に接続し得るようになっており、更に全部また
は一部の前記プログラミング素子をプログラムするため
に前記基板に形成された複数のデバイスを備えることを
特徴とする配線基板構造。 - 【請求項３】 前記基板が半導体基板からなることを
特徴とする請求項２に記載の配線基板構造。 - 【請求項４】 前記プログラミング素子によって、選
択された一方の方向の前記導電リードが他の方向の前記
導電リードに接続されるようになっていることを特徴と
する請求項２に記載の配線基板構造。 - 【請求項５】 前記基板上の前記第１の複数の導電リ
ードの下側に形成された第１の誘電層と、 前記第１の複数の導電リードと前記第２の複数の導電リ
ードとの間に形成された第２の誘電層とを備え、 前記プログラミング素子が、特に選択した値以上の値を
有する電圧を印加することによって導電路内に形成され
易いアンチヒューズ誘電材料からなる多数の領域を含む
前記第２の誘電層の領域からなることを特徴とする請求
項２に記載の配線基板構造。 - 【請求項６】 前記複数のセルが、行及び列に配列さ
れていることを特徴とする請求項２に記載の配線基板構
造。 - 【請求項７】 前記第１の方向が前記セルの前記列の
方向と平行であり、前記第２の方向が前記セルの前記行
の方向と平行であり、かつ少なくとも１個の前記第１の
複数の導電リードが、選択した前記列の少なくとも２個
の前記セルを横切るような長さを有し、かつ少なくとも
１個の前記第２の複数の導電リードが、或る前記行の少
なくとも２個の前記セルを横切るような長さを有するこ
とを特徴とする請求項６に記載の配線基板構造。 - 【請求項８】 前記第１の複数の導電リードが、前記
セルの各列について少なくとも１個のリードが該列の少
なくとも２個のセルを横切るような異なる長さを有する
リードからなることを特徴とする請求項７に記載の配線
基板構造。 - 【請求項９】 前記第２の複数の導電リードが、前記
セルの各行について少なくとも１個のリードが該行の少
なくとも２個のセルに亘って延長するような異なる長さ
のリードからなることを特徴とする請求項８に記載の配
線基板構造。 - 【請求項１０】 前記第１の複数の導電リードが、各
列の隣接する２個のセルに亘って延長する少なくとも１
個のリードと、各列について全セルに亘って延長する別
のリードとを有し、かつ前記第２の複数の導電リード
が、各行の２個の隣接するセルに亘って延長する少なく
とも１個のリードと、各行の全セルに亘って延長する別
のリードとを有することを特徴とする請求項６に記載の
配線基板構造。 - 【請求項１１】 前記第１の複数の導電リードが、各
列に於て異なる数の前記セルに亘って延長する異なる長
さの第１の多数の導電リードを有し、かつ前記第２の複
数の導電リードが、各行に於て異なる数の前記セルに亘
って延長する異なる長さの第２の多数の導電リードを有
することを特徴とする請求項６に記載の配線基板構造。 - 【請求項１２】 前記第１の複数の導電リード及び前
記第２の複数の導電リードがそれぞれ異なる高さに形成
されかつ誘電体によって分離されていることを特徴とす
る請求項２に記載の配線基板構造。 - 【請求項１３】 前記半導体材料に形成された複数の
デバイスを更に有し、前記各デバイスが、電力供給手段
と前記第１の複数の導電リード及び前記第２の複数の導
電リードの中から選択した前記導電リードとの間に１対
１対応で接続され、それによって選択した電圧を第１の
選択した前記導電リードに印加しかつ別の電圧を第２の
選択した前記導電リードに印加して、前記第１の選択し
た導電リードと前記第２の選択した導電リードとを接続
して前記接続部に前記第１の選択した導電リードと前記
第２の選択した導電リードとの間の導電路が形成される
ように前記プログラミング素子をプログラムするよう
に、電位差が形成されるようにしたことを特徴とする請
求項１２に記載の配線基板構造。 - 【請求項１４】 選択した組の前記プログラミング素
子をプログラムすることによってどの選択した前記導電
リードが接続されるべきかを決定する際に使用するため
に、選択した信号を前記基板へまたは前記基板から伝送
するために前記基板に接続された第１の複数の入出力リ
ードを更に有することを特徴とする請求項１２に記載の
配線基板構造。 - 【請求項１５】 基板と、 前記基板上に第１の方向に形成された第１の複数の導電
リードと、 前記基板上に前記第１の方向と実質的に異なる第２の方
向に形成された第２の複数の導電リードと、 前記基板に形成された複数のセルとを備え、前記各セル
が、該セルが形成された前記基板の領域の上方の基板表
面に形成された多数のボンディングパッドを有し、前記
セルに複数の集積回路チップまたは電子部品を装着しか
つ電気的に接続し得るようになっており、更に前記複数
のセルに取り付けられかつ電気的に接続されるべき前記
導電リードまたは前記複数の集積回路チップまたは電子
部品をテストするために前記基板に形成された複数のデ
バイスを備えることを特徴とする配線基板構造。 - 【請求項１６】 選択した信号を伝送する際に使用す
るための選択した複数の入出力リードと、 選択した数の前記複数のセルが形成された前記基板の領
域の上方の前記基板表面に形成されたボンディングパッ
ドに接続された多数の半導体回路チップまたは電子部品
と、 前記基板に形成され、前記複数の入出力リードに印加さ
れる信号によって前記基板上のボンディングパッドに取
り付けられた前記半導体チップに含まれる電気回路をテ
ストし、または前記基板上の導電リードのインテグリテ
ィをテストできるように選択した数の前記ボンディング
パッドに接続された多数のデバイスとを更に備えること
を特徴とする請求項１５に記載の配線基板構造。 - 【請求項１７】 ユーザが前記基板上の第１の複数の
入出力リード及び前記基板上の第２の複数の入出力リー
ドにアクセスできるようにするアクセス手段と、 ユーザによって前記配線基板構造に入力されるデータを
記憶するための第１記憶手段と、 前記配線基板構造の前記セル上に形成された選択したボ
ンディングパッドをサンプリングして、前記選択したボ
ンディングパッドに取り付けられた電気部品の状態を決
定するためのサンプリング手段と、 前記ボンディングパッドから取り出した前記データと前
記第１記憶手段に記憶された前記データとを比較して、
前記サンプリングデータと前記記憶データとの間に整合
が生じているかどうかを決定するための比較手段と、 前記第１記憶手段に記憶された前記データと前記サンプ
リングデータとの間に検出された整合に応答して前記ボ
ンディングパッドに使用可能なデータを記憶するための
第２記憶手段と、 前記第２記憶手段に記憶されたデータを出力するための
出力手段とを備えることを特徴とする請求項１５に記載
の配線基板構造。 - 【請求項１８】 選択した信号を伝送する際に使用す
るための選択した複数の入出力リードと、 前記基板上に形成され、前記複数の入出力リードに印加
された信号によって前記基板上の導電リードのインテグ
リティをテストできるように、選択した数の前記ボンデ
ィングパッドに接続された多数のデバイスとを更に備え
ることを特徴とする請求項１５に記載の配線基板構造。 - 【請求項１９】 配線基板と、 電子部品を受けるために前記配線基板上に形成された複
数の部品コンタクトと、 前記配線基板上に形成され、それぞれに対応する１個の
前記部品コンタクトに電気的に接続される複数の導電ト
ラックと、 前記配線基板の選択した部分上に取り付けられ、複数の
導電リードを有する少なくとも１個の集積回路とを備
え、少なくとも１個の前記導電リードが、前記配線基板
上に形成された対応する１個の前記導電トラックに電気
的に接続され、前記集積回路が、更にその対応する前記
導電リードの中の選択したリード間に導電路を形成する
ようにプログラム可能な複数のプログラミング素子を有
し、それによって前記集積回路が、前記配線基板上の選
択した前記導電トラックを接続して前記配線基板に接続
されるべき電子部品から所望の電気的機能を達成するよ
うにユーザによって構成可能であることを特徴とする配
線基板構造。 - 【請求項２０】 前記配線基板が、複数の導電トラッ
クの層を有することを特徴とする請求項１９に記載の配
線基板構造。 - 【請求項２１】 前記複数の部品コンタクトの少なく
とも幾つかが、それぞれに電子部品の導電リードを受け
るのに適した前記配線基板上の複数のパッドからなるこ
とを特徴とする請求項１９に記載の配線基板構造。 - 【請求項２２】 前記各パッドが、導電材料からな
り、かつ対応する１個の前記導電トラックに電気的に接
続されていることを特徴とする請求項２１に記載の配線
配線基板構造。 - 【請求項２３】 前記配線基板上に取り付けられ、そ
れぞれに前記複数のパッドから選択された対応するパッ
ドに接する少なくとも２個の導電リードをそれぞれ有す
る多数の電子部品を更に備えることを特徴とする請求項
２１に記載の配線配線基板構造。 - 【請求項２４】 前記多数の電子部品が少なくとも１
個の集積回路からなることを特徴とする請求項２３に記
載の配線配線基板構造。 - 【請求項２５】 前記配線基板上の前記パッドの少な
くとも幾つかが、それぞれに前記配線基板上に形成され
た対応する１個の前記複数の導電トラックに接続された
トラックパッドからなることを特徴とする請求項２１に
記載の配線配線基板構造。 - 【請求項２６】 前記各トラックパッドが、前記配線
基板の中に形成された導電バイアに導電リードを介して
接続され、前記導電バイアが、前記配線基板上に形成さ
れた対応する１個の前記導電トラックと電気的に接する
ように導電材料を含むことを特徴とする請求項２５に記
載の配線配線基板構造。 - 【請求項２７】 前記配線基板が、 その上に形成された電子部品をプログラマブル集積回路
を用いることなく接続するための導電トラックを含む第
１部分と、 少なくともその上に形成された電子部品を接続するため
の少なくとも１個のプログラマブル配線回路を含む第２
部分とからなることを特徴とする請求項１９に記載の配
線配線基板構造。 - 【請求項２８】 前記配線基板上に形成された前記導
電トラックの配線を制御するように、前記プログラマブ
ル接続回路に制御信号を伝送して前記プログラマブル接
続回路のコンフィギュレーションを制御するための手段
を更に備えることを特徴とする請求項２７に記載の配線
配線基板構造。 - 【請求項２９】 配線基板と、 電子部品を受けるために前記配線基板上に形成された複
数の部品コンタクトと、 前記配線基板上に形成され、それぞれに対応する１個の
前記部品コンタクトに電気的に接続される複数の導電ト
ラックと、 前記配線基板の選択した部分上に取り付けられ、複数の
導電リードを有する少なくとも１個の集積回路とを備
え、少なくとも１個の前記導電リードが、前記配線基板
上に形成された対応する１個の前記導電トラックに電気
的に接続され、前記集積回路が、対応する１個の前記部
品コンタクトに取り付けられるべき前記電子部品または
前記導電リード及び導電トラックをテストするための能
動デバイスを有することを特徴とする配線配線基板構
造。 - 【請求項３０】 前記配線基板上に形成された選択し
た前記トラックを接続するために前記配線基板上に取り
付けられる少なくとも１個のプログラマブル集積回路を
更に有することを特徴とする請求項２９に記載の配線配
線基板構造。 - 【請求項３１】 配線基板上に形成された電子部品を
接続する際に使用するためのプログラマブル配線チップ
であって、 前記チップの表面に第１の方向に形成され、それぞれに
１個またはそれ以上の導電セグメントからなる第１の組
の導電リードを備え、前記セグメントの中から選択した
セグメントの部分が、前記配線基板上の対応するコンタ
クトに接するようにされた前記チップ表面上のパッドに
接続されており、 前記チップ上に前記第１の方向と平行でない第２の方向
に形成され、それぞれに１個または２個以上のセグメン
トからなる第２の組の導電リードと、 前記導電リードの中の選択したリードを電気的に接続す
るための手段とを更に備えることを特徴とするプログラ
マブル配線チップ。 - 【請求項３２】 プログラマブル素子と、 前記プログラマブル素子によって前記導電リードのセグ
メントの中から選択したセグメントを電気的に接続する
ための手段と、 前記配線基板上の選択したコンタクト間に所望の配線を
形成するように前記プログラマブル素子をプログラムす
るための手段とを備えることを特徴とする請求項３１に
記載のプログラマブル配線チップ。 - 【請求項３３】 配線基板上に形成された電子部品及
び導電トラックをテストする際に使用するための診断・
テストチップであって、 選択した信号を伝送する際に使用するための選択した複
数の入出力リードと、 前記診断・テストチップに形成され、選択した数の前記
電子部品及び前記導電トラックに接続されて、前記複数
の入出力リードに印加されるべき信号によって前記電子
部品及び前記配線基板上の前記導電トラックをテストで
きるようにした多数のデバイスとを備えることを特徴と
する診断・テストチップ。 - 【請求項３４】 前記基板の表面上に形成されたボン
ディングパッドに接続された多数の半導体回路チップま
たは電子部品を更に含むことを特徴とする請求項３３に
記載の診断・テストチップ。 - 【請求項３５】 配線基板上に形成された電子部品及
び／または導電トラックをテストする際に使用するため
の診断・テストチップであって、 ユーザが前記診断・テストチップへの第１の複数の入出
力リードにアクセスし、かつ前記診断・テストチップへ
の第２の複数の入出力リードにアクセスできるようにす
るためのアクセス手段と、 ユーザによって前記診断・テストチップに入力されるデ
ータを記憶するための第１記憶手段と、 前記配線基板上に形成された選択された電子部品をサン
プリングして、これら電子部品の状態を決定するための
サンプリング手段と、 前記電子部品からサンプリングしたデータを前記第１記
憶手段に記憶されたデータと比較して、前記サンプリン
グデータと前記記憶データとの間に整合が生じているか
どうかを決定するための比較手段と、 前記第１記憶手段に記憶された前記データと前記サンプ
リングデータとの間に検出された整合に応答して、前記
電子部品から使用可能なデータを記憶するための第２記
憶手段と、 前記第２記憶手段に記憶されたデータを出力するための
手段とを備えることを特徴とする診断・テストチップ。 - 【請求項３６】 基板と、 前記基板上に第１の方向に形成された第１の複数の導電
リードと、 前記基板上に前記第１の方向と実質的に異なる第２の方
向に形成された第２の複数の導電リードと、 前記基板に形成された複数のセルとを備え、前記各セル
が、該セルが形成された前記基板の領域の上方の基板表
面に形成された多数のボンディングパッドを有し、前記
セルに複数の集積回路チップまたは電子部品を装着しか
つ電気的に接続し得るようになっていることを特徴とす
る配線基板構造。
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