JP6513966B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
外部からの電流の入出力に対して特定の機能を果たす半導体装置は、様々な形態のものが提案されている（たとえば、特許文献１参照）。一般的には、この半導体装置の機能を果たすために、各々が電気回路の一部を構成する複数の素子が内蔵されている。これらの素子を支持し、かつ互いに導通させることを目的として、金属製のリードが用いられる。このリードは、上記複数の素子の機能や形状および大きさに応じて、その個数や形状および大きさが決定される。このリードに搭載された上記複数の素子は、封止樹脂によって覆われる。封止樹脂は、これらの素子や上記リードの一部を保護するためのものである。このような半導体装置は、たとえば電子機器の回路基板などに実装されて用いられる。
上記リードの形成は、たとえば金型を用いた打ち抜き加工によってなされることが多い。金型を用いた手法は、上記リードを効率よく正確に形成できるという利点がある。しかし、上記リードは、上記複数の素子によってその個数や大きさおよび形状が異なることが一般的である。このため、上記半導体装置に求められる機能などが変更されると、上記リードのサイズや形状を変更する必要がある。これを実現するには、上記金型を新たに作り直すことが強いられる。上記金型は、比較的高価であるため、上記半導体装置が少量生産される場合には、上記半導体装置のコストを増大させてしまう。
また、このような電子装置は、たとえば電子機器の回路基板などに実装されて用いられる。技術の進歩に伴い、電子装置の小型化がますます求められている。
特開２０１２−９９６７３号公報
本発明は、上記した事情のもとで考え出されたものであって、製造コストの低減と小型化とを図ることが可能な半導体装置および半導体装置の製造方法を提供することをその主たる課題とする。また、小型化を図るのに適する電子装置を提供することをその主たる課題とする。
本発明の第１の側面によると、互いに反対側を向く主面および裏面を有し、半導体材料よりなる基板と、前記基板に配置された第１電子素子と、前記第１電子素子に導通する導電層と、を備え、前記基板には、前記基板における一部分を貫通する貫通孔が形成されており、前記貫通孔は、貫通孔内面を有し、前記導電層は、前記貫通孔内面のうち前記主面側の部位から、前記貫通孔内面のうち前記裏面側の部位にわたって、形成されている、電子装置が提供される。
好ましくは、前記基板には、前記主面から凹む素子配置用凹部が形成されており、前記素子配置用凹部には、前記第１電子素子が配置されている。
好ましくは、前記素子配置用凹部の深さは、１００〜３００μｍである。
好ましくは、前記素子配置用凹部は、前記基板の厚さ方向のうちの一方である第１厚さ方向を向く素子配置用凹部底面と、前記素子配置用凹部底面から起立する素子配置用凹部側面と、を有し、前記素子配置用凹部底面には、前記第１電子素子が配置されている。
好ましくは、前記素子配置用凹部底面は、前記厚さ方向に直交する面である。
好ましくは、前記素子配置用凹部底面は、前記厚さ方向視において、一方向に延びる２つの帯状面を含み、前記２つの帯状面には、前記第１電子素子が配置されている。
好ましくは、前記素子配置用凹部底面は、前記厚さ方向視において、前記２つの帯状面を連結する連結面を有し、前記連結面は、前記２つの帯状面の各々が延びる方向に交差する方向に延びる。
好ましくは、前記素子配置用凹部側面は、前記素子配置用凹部底面につながっている。
好ましくは、前記素子配置用凹部側面は、前記厚さ方向に対し傾斜している。
好ましくは、前記厚さ方向に直交する平面に対する前記素子配置用凹部側面の角度は、５５度である。
好ましくは、前記素子配置用凹部側面は、前記主面につながっている。
好ましくは、前記素子配置用凹部側面には、前記導電層が形成されている。
好ましくは、前記導電層は、複数の主面側連絡配線を含み、前記複数の主面側連絡配線は、互いに絶縁されており、且つ、前記素子配置用凹部側面に形成されている。
好ましくは、前記素子配置用凹部底面に形成された底面電極パッドを更に備え、前記底面電極パッドは、前記第１電子素子に導通しており、且つ、前記第１電子素子と前記導電層との間に介在している。
好ましくは、前記基板には配線用凹部が形成されており、前記配線用凹部は、前記貫通孔に通じている。
好ましくは、前記配線用凹部は、前記基板の厚さ方向視において、前記第１電子素子に重なる部位を有する。
好ましくは、前記配線用凹部は全体にわたって、前記厚さ方向視において、前記素子配置用凹部に重なっている。
好ましくは、前記配線用凹部の深さは、２５０〜３５０μｍである。
好ましくは、前記配線用凹部の個数は、複数である。
好ましくは、前記配線用凹部は、配線用凹部側面を有しており、前記配線用凹部側面は、前記貫通孔内面につながっている。
好ましくは、前記配線用凹部側面は、前記厚さ方向に対し傾斜している。
好ましくは、前記厚さ方向に直交する平面に対する前記配線用凹部側面の角度は、５５度である。
好ましくは、前記配線用凹部側面には、前記導電層が形成されている。
好ましくは、前記導電層は、複数の主面側連絡配線を含み、前記複数の主面側連絡配線は、互いに絶縁されており、且つ、前記配線用凹部側面に形成されている。
好ましくは、前記主面側連絡配線は、前記貫通孔の深さ方向視において、前記導電層のうち前記貫通孔内面に形成された部分よりも、前記貫通孔の中心側に位置する部位を有する。
好ましくは、前記貫通孔の深さは、１０〜５０μｍである。
好ましくは、前記基板の厚さ方向視における前記貫通孔の最大開口寸法に対する、前記貫通孔の深さの比は、０．２〜５である。
好ましくは、前記貫通孔の個数は、複数である。
好ましくは、前記貫通孔内面は、前記基板の厚さ方向に沿って延びている。
好ましくは、前記導電層は、複数の裏面側連絡配線を含み、前記複数の裏面側連絡配線は、互いに絶縁されており、且つ、前記貫通孔内面に形成されている。
好ましくは、前記基板の厚さは、２００〜５５０μｍである。
好ましくは、前記基板は、半導体材料の単結晶よりなる。
好ましくは、前記半導体材料は、Ｓｉである。
好ましくは、前記主面および前記裏面は、前記基板の厚さ方向に直交し、且つ、平坦である。
好ましくは、前記主面は、（１００）面である。
好ましくは、前記基板は、第１外側面と、第２外側面と、第３外側面と、第４外側面と、を有し、前記第１外側面と、前記第２外側面と、前記第３外側面と、前記第４外側面と、はいずれも、前記基板の厚さ方向に直交する方向を向いており、前記第１外側面および前記第２外側面、前記第２外側面および前記第３外側面、前記第３外側面および前記第４外側面、ならびに、前記第４外側面および前記第１外側面が、それぞれ互いにつながっている。
好ましくは、前記基板に形成された絶縁層を更に備え、前記絶縁層は、前記導電層と前記基板との間に介在している。
好ましくは、前記絶縁層は、ＳｉＯ2あるいはＳｉＮよりなる。
好ましくは、前記絶縁層は、主面側絶縁部を含み、前記主面側絶縁部の少なくとも一部は、前記基板の前記主面に形成されている。
好ましくは、前記主面側絶縁部は、熱酸化によって形成されている。
好ましくは、前記絶縁層は、孔内面絶縁部を含み、前記孔内面絶縁部は、前記貫通孔内面に形成されている。
好ましくは、前記孔内面絶縁部は、ＣＶＤによって形成されている。
好ましくは、前記絶縁層は、裏面側絶縁部を含み、前記裏面側絶縁部の少なくとも一部は、前記基板の前記裏面に形成されている。
好ましくは、前記裏面側絶縁部は、熱酸化によって形成されている。
好ましくは、前記導電層は、シード層と、メッキ層と、を含み、前記シード層は、前記基板と前記メッキ層との間に介在している。
好ましくは、前記シード層の厚さは、１μｍ以下であり、前記メッキ層の厚さは、３〜１０μｍである。
好ましくは、前記シード層は、Ｃｕよりなり、前記メッキ層は、Ｃｕよりなる。
好ましくは、少なくとも一部が前記主面に形成された主面側絶縁膜を更に備え、前記導電層は、前記主面側絶縁膜と前記基板との間に介在している。
好ましくは、少なくとも一部が前記裏面に形成された裏面側絶縁膜を更に備え、前記裏面側絶縁膜は、前記貫通孔内に形成された部位を有しており、前記導電層は、前記裏面側絶縁膜と前記基板との間に介在している。
好ましくは、前記主面側絶縁膜および前記裏面側絶縁膜は、ＳｉＮよりなる。
好ましくは、前記主面側絶縁膜および前記裏面側絶縁膜は、ＣＶＤによって形成されている。
好ましくは、前記主面に形成された主面電極パッドを更に備え、前記主面電極パッドは、前記導電層に接しており、且つ、前記第１電子素子に導通している。
好ましくは、前記裏面に形成された裏面電極パッドを更に備え、前記裏面電極パッドは、前記導電層に接しており、且つ、前記第１電子素子に導通している。
好ましくは、前記素子配置用凹部に充填され、前記第１電子素子を覆う封止樹脂部を更に備える。
好ましくは、前記封止樹脂部は、前記主面電極パッドを露出させている。
好ましくは、前記裏面側に配置された第２電子素子および第３電子素子を更に備える。
好ましくは、前記第１電子素子は、集積回路素子であり、前記第２電子素子は、インダクタであり、前記第３電子素子は、キャパシタである。
好ましくは、前記基板の厚さ方向における、前記第２電子素子の寸法および前記第３電子素子の寸法は各々、４００〜６００μｍである。
本発明の第２の側面によると、互いに反対側を向く主面および裏面を有し、半導体材料よりなる基板と、前記基板に配置され、且つ、互いに積層された第１電子素子および追加の第１電子素子と、前記第１電子素子に導通する導電層と、を備え、前記基板には、前記基板における一部分を貫通する貫通孔が形成されており、前記貫通孔は、貫通孔内面を有し、前記導電層は、前記貫通孔内面のうち前記主面側の部位から、前記貫通孔内面のうち前記裏面側の部位にわたって、形成されている、電子装置が提供される。
好ましくは、前記基板には、前記主面から凹む素子配置用凹部が形成されており、前記素子配置用凹部には、前記第１電子素子が配置されている。
好ましくは、前記素子配置用凹部は、前記基板の厚さ方向のうちの一方である第１厚さ方向を向く素子配置用凹部底面と、前記素子配置用凹部底面から起立する素子配置用凹部側面と、を有し、前記素子配置用凹部底面には、前記第１電子素子が配置されている。
好ましくは、前記素子配置用凹部底面は、前記厚さ方向に直交する面である。
好ましくは、前記素子配置用凹部側面は、前記厚さ方向に対し傾斜している。
好ましくは、前記厚さ方向に直交する平面に対する前記素子配置用凹部側面の角度は、５５度である。
好ましくは、前記素子配置用凹部側面は、前記主面につながっている。
好ましくは、前記基板には、前記素子配置用凹部から凹む追加の素子配置用凹部が形成されており、前記追加の素子配置用凹部には、前記追加の第１電子素子が配置されている。
好ましくは、前記基板には配線用凹部が形成されており、前記配線用凹部は、前記貫通孔に通じている。
好ましくは、前記配線用凹部は、前記基板の厚さ方向視において、前記第１電子素子に重なる部位を有する。
好ましくは、前記配線用凹部は全体にわたって、前記厚さ方向視において、前記素子配置用凹部に重なっている。
好ましくは、前記配線用凹部は、配線用凹部側面を有しており、前記配線用凹部側面は、前記貫通孔内面につながっている。
好ましくは、前記配線用凹部側面は、前記厚さ方向に対し傾斜している。
好ましくは、前記厚さ方向に直交する平面に対する前記配線用凹部側面の角度は、５５度である。
好ましくは、前記配線用凹部側面には、前記導電層が形成されている。
好ましくは、前記導電層は、複数の主面側連絡配線を含み、前記複数の主面側連絡配線は、互いに絶縁されており、且つ、前記配線用凹部側面に形成されている。
好ましくは、前記主面側連絡配線は、前記貫通孔の深さ方向視において、前記導電層のうち前記貫通孔内面に形成された部分よりも、前記貫通孔の中心側に位置する部位を有する。
好ましくは、前記貫通孔の深さは、１０〜５０μｍである。
好ましくは、前記基板の厚さ方向視における前記貫通孔の最大開口寸法に対する、前記貫通孔の深さの比は、０．２〜５である。
好ましくは、前記貫通孔の個数は、複数である。
好ましくは、前記貫通孔内面は、前記基板の厚さ方向に沿って延びている。
好ましくは、前記導電層は、複数の裏面側連絡配線を含み、前記複数の裏面側連絡配線は、互いに絶縁されており、且つ、前記貫通孔内面に形成されている。
好ましくは、前記基板は、半導体材料の単結晶よりなる。
好ましくは、前記半導体材料は、Ｓｉである。
好ましくは、前記主面および前記裏面は、前記基板の厚さ方向に直交し、且つ、平坦である。
好ましくは、前記主面は、（１００）面である。
好ましくは、前記基板に配置された第２電子素子を更に備え、前記第２電子素子は、前記貫通孔を挟んで、前記第１電子素子とは反対側に配置されている。
好ましくは、前記素子配置用凹部を主面側素子配置用凹部とし、前記基板には、前記裏面から凹む裏面側素子配置用凹部が形成されており、前記裏面側素子配置用凹部には、前記第２電子素子が配置されている。
好ましくは、前記基板に配置された追加の第２電子素子を更に備え、前記第２電子素子および前記追加の第２電子素子は、互いに積層されており、前記基板には、前記裏面側素子配置用凹部から凹む追加の裏面側素子配置用凹部が形成されており、前記追加の裏面側素子配置用凹部には、前記追加の第２電子素子が配置されている。
好ましくは、前記基板に形成された絶縁層を更に備え、前記絶縁層は、前記導電層と前記基板との間に介在している。
好ましくは、前記絶縁層は、ＳｉＯ2あるいはＳｉＮよりなる。
好ましくは、前記絶縁層は、主面側絶縁部を含み、前記主面側絶縁部の少なくとも一部は、前記基板の前記主面に形成されている。
好ましくは、前記主面側絶縁部は、熱酸化によって形成されている。
好ましくは、前記絶縁層は、孔内面絶縁部を含み、前記孔内面絶縁部は、前記貫通孔内面に形成されている。
好ましくは、前記孔内面絶縁部は、ＣＶＤによって形成されている。
好ましくは、前記絶縁層は、裏面側絶縁部を含み、前記裏面側絶縁部の少なくとも一部は、前記基板の前記裏面に形成されている。
好ましくは、前記裏面側絶縁部は、熱酸化によって形成されている。
好ましくは、前記導電層は、シード層と、メッキ層と、を含み、前記シード層は、前記基板と前記メッキ層との間に介在している。
好ましくは、前記シード層の厚さは、１μｍ以下であり、前記メッキ層の厚さは、３〜１０μｍである。
好ましくは、前記シード層は、Ｃｕよりなり、前記メッキ層は、Ｃｕよりなる。
好ましくは、少なくとも一部が前記主面に形成された主面側絶縁膜を更に備え、前記導電層は、前記主面側絶縁膜と前記基板との間に介在している。
好ましくは、少なくとも一部が前記裏面に形成された裏面側絶縁膜を更に備え、前記裏面側絶縁膜は、前記貫通孔内に形成された部位を有しており、前記導電層は、前記裏面側絶縁膜と前記基板との間に介在している。
好ましくは、前記主面側絶縁膜および前記裏面側絶縁膜は、ＳｉＮよりなる。
好ましくは、前記主面側絶縁膜および前記裏面側絶縁膜は、ＣＶＤによって形成されている。
好ましくは、前記主面に形成された主面電極パッドを更に備える。
好ましくは、前記裏面に形成された裏面電極パッドを更に備える。
本発明の第３の側面によると、本発明の第１の側面あるいは第２の側面によって提供される電子装置を複数備え、前記複数の電子装置は、互いに積層されている、電子装置ユニットが提供される。
好ましくは、前記複数の電子装置は、導電性接合要素を介して、互いに接合されている。
本発明の第４の側面によって提供される半導体装置は、主面、この主面に対して交差し且つ互いに反対側を向く一対の側面および上記主面から凹み且つ上記一対の側面の少なくともいずれか一方に開口する開口部を有する凹部を具備し、かつ半導体材料からなる基板と、上記基板に形成された配線層と、上記凹部に収容された１以上の素子と、上記１以上の素子の少なくとも一部を覆う封止樹脂と、を備えることを特徴としている。
本発明の好ましい実施の形態においては、上記凹部は、上記一対の側面の双方に開口する一対の開口部を有する。
本発明の好ましい実施の形態においては、上記１以上の素子の少なくとも一部を覆う追加の素子を備える。
本発明の好ましい実施の形態においては、上記凹部は、上記１以上の素子を収容し、第１底面および第１傾斜面を有する第１凹部と、上記第１傾斜面に繋がる第２底面およびこの第２底面および上記主面に繋がる第２傾斜面を有する第２凹部と、を含んでいる。
本発明の好ましい実施の形態においては、上記追加の素子は、上記第２底面に支持され、かつ上記主面の法線方向視において上記第１凹部の少なくとも一部と重なる。
本発明の好ましい実施の形態においては、上記追加の素子は、少なくとも上記第２底面のうち上記第１凹部を挟む２つの部位によって支持されている。
本発明の好ましい実施の形態においては、上記１以上の素子の少なくとも１つが、上記第１底面に支持されている。
本発明の好ましい実施の形態においては、上記１以上の素子の少なくとも１つが、上記第１傾斜面に支持されている。
本発明の好ましい実施の形態においては、上記基板は、半導体材料の単結晶からなる。
本発明の好ましい実施の形態においては、上記半導体材料は、Ｓｉである。
本発明の好ましい実施の形態においては、上記主面は、（１００）面であり、上記第１凹部は、２つの上記第１傾斜面を有し、上記第２凹部は、２つの上記第２傾斜面を有する。
本発明の好ましい実施の形態においては、上記１以上の素子は、互いに異なる方向に沿う検出基準軸を有する３つの方位センサ素子を含む。
本発明の好ましい実施の形態においては、上記配線層は、上記主面に形成された複数の外部端子を有する。
本発明の好ましい実施の形態においては、上記配線層は、上記第２底面に形成され、上記追加の素子を搭載するための複数の第２底面パッドを有する。
本発明の好ましい実施の形態においては、上記配線層は、上記第１底面に形成され、上記素子を搭載するための複数の第１底面パッドを有する。
本発明の好ましい実施の形態においては、上記配線層は、上記第１傾斜面に形成され、上記素子を搭載するための複数の第１傾斜面パッドを有する。
本発明の好ましい実施の形態においては、上記配線層は、上記外部端子、上記第２底面パッド、上記第１底面パッドおよび上記第１傾斜面パッドのいずれかどうしを接続する連絡経路を有する。
本発明の好ましい実施の形態においては、上記連絡経路は、上記第２傾斜面を経由している。
本発明の好ましい実施の形態においては、上記連絡経路は、上記第１傾斜面を経由している。
本発明の好ましい実施の形態においては、上記封止樹脂は、上記１以上の素子の少なくともいずれかを覆う第１封止樹脂と、上記追加の素子の少なくとも一部を覆う第２封止樹脂と、からなる。
本発明の好ましい実施の形態においては、上記第２封止樹脂は、上記追加の素子の全体を覆っている。
本発明の好ましい実施の形態においては、上記第２封止樹脂は、上記外部端子を露出させている。
本発明の第５の側面によって提供される半導体装置の製造方法は、基板材料に第一方向に長く延びる一以上の凹部を形成する工程と、上記凹部を含む上記基板上に配線層を形成する工程と、上記凹部に収容されるように複数の素子を上記第一の方向に離散して搭載する工程と、上記複数の素子を覆う封止樹脂を形成する工程と、上記基板材料および上記封止樹脂を、上記複数の素子のいずれかどうしが別れるように上記第一方向および上記主面の法線方向のいずれとも交差する第二方向に沿って切断する工程と、を備えることを特徴としている。
本発明の好ましい実施の形態においては、上記凹部を形成する工程においては、第１底面および第１傾斜面を有する第１凹部と、上記第１傾斜面に繋がる第２底面およびこの第２底面および上記主面に繋がる第２傾斜面を有する第２凹部と、を形成する。
本発明の好ましい実施の形態においては、上記複数の素子を搭載する工程においては、上記複数の素子を上記第一凹部に収容するように搭載する。
本発明の好ましい実施の形態においては、上記複数の素子を搭載する工程の後、上記封止樹脂を形成する工程の前に、各々が上記複数の素子のいずれかの少なくとも一部を覆うように複数の追加の素子を搭載する工程を備える。
本発明の好ましい実施の形態においては、上記複数の追加の素子を搭載する工程においては、上記追加の素子を上記第２底面に支持させ、かつ上記主面の法線方向視において上記第１凹部の少なくとも一部と重ならせる。
本発明の好ましい実施の形態においては、上記複数の素子を搭載する工程においては、上記複数の素子のいずれかを、上記第１底面に支持させる。
本発明の好ましい実施の形態においては、上記複数の素子を搭載する工程においては、上記複数の素子のいずれかを、上記第１傾斜面に支持させる。
本発明の好ましい実施の形態においては、上記基板は、半導体材料の単結晶からなる。
本発明の好ましい実施の形態においては、上記半導体材料は、Ｓｉである。
本発明の好ましい実施の形態においては、上記主面は、（１００）面であり、上記第１凹部は、２つの上記第１傾斜面を有し、上記第２凹部は、２つの上記第２傾斜面を有する。
本発明の好ましい実施の形態においては、上記複数の素子は、検出基準軸を有する方位センサ素子を含む。
本発明のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
本発明の第１実施形態にかかる電子装置の平面図である。 図１に示した電子装置から封止樹脂部を省略した図である。 図２に示した電子装置から第１電子素子を省略した図である。 図２に示した電子装置のうち基板のみを示した図である。 本発明の第１実施形態にかかる電子装置の底面図である。 図５に示した電子装置から第２電子素子および第３電子素子を省略した図である。 図６に示した電子装置のうち基板のみを示した図である。 図１のＶＩＩＩ−ＶＩＩＩ線に沿う断面図である。 図８の部分拡大図である。 図１のＸ−Ｘ線に沿う断面図である。 図１０の部分拡大図である。 図１に示す電子装置の製造方法における一工程を示す断面図である。 図１２に続く一工程を示す図である。 図１３に続く一工程を示す図である。 図１４に続く一工程を示す図である。 図１５に続く一工程を示す図である。 図１６に続く一工程を示す図である。 図１７に続く一工程を示す図である。 図１８に示す工程を行った場合の、図１０に対応する断面を示す断面図である。 図１９の部分拡大図である。 図２０に続く一工程を示す図である。 図２１に続く一工程を示す図である。 図２２に示す工程を行った場合の、図１０に対応する断面を示す断面図である。 図２３の部分拡大図である。 図２４に続く一工程を示す図である。 図２５に続く一工程を示す図である。 図２６に続く一工程を示す図である。 図２７に続く一工程を示す図である。 図２８に続く一工程を示す図である。 図２９に続く一工程を示す図である。 図３０に示す工程を行った場合の、図１０に対応する断面を示す断面図である。 図３１の部分拡大図である。 図３０〜図３２に続く一工程を示す図である。 図３３に示す工程を行った場合の、図１０に対応する断面を示す断面図である。 図３４の部分拡大図である。 図３３〜図３５に続く一工程を示す図である。 図３６に示す工程を行った場合の、図１０に対応する断面を示す断面図である。 図３６、図３７に続く一工程を示す図である。 図３８に示す工程を行った場合の、図１０に対応する断面を示す断面図である。 図３８、図３９に続く一工程を示す図である。 図４０に示す工程を行った場合の、図１０に対応する断面を示す断面図である。 本発明の第２実施形態にかかる電子装置ユニットを模式的に示す断面図である。 図４２の領域ＸＬＩＩＩを拡大して示す部分拡大図である。 本発明の第２実施形態の第１変形例にかかる電子装置ユニットを模式的に示す断面図である。 図４４の領域ＸＬＶを拡大して示す部分拡大図である。 本発明の第３実施形態に基づく半導体装置を示す斜視図である。 図４６の半導体装置を示す要部平面図である。 図４７のＸＬＶＩＩＩ−ＸＬＶＩＩＩ線に沿う断面図である。 図４７のＸＬＩＸ−ＸＬＩＸ線に沿う断面図である。 図４６の半導体装置の基板を示す斜視図である。 図４６の半導体装置の製造方法の一例を示す要部断面図である。 図４６の半導体装置の製造方法の一例を示す要部断面図である。 図４６の半導体装置の製造方法の一例を示す要部断面図である。 図４６の半導体装置の製造方法の一例を示す要部断面図である。 図４６の半導体装置の製造方法の一例を示す要部断面図である。 図４６の半導体装置の製造方法の一例を示す要部断面図である。 図４６の半導体装置の製造方法の一例を示す要部斜視図である。 図４６の半導体装置の製造方法の一例を示す要部断面図である。 図４６の半導体装置の製造方法の一例を示す要部断面図である。 図４６の半導体装置の製造方法の一例を示す要部断面図である。 図４６の半導体装置の製造方法の一例を示す要部断面図である。 図４６の半導体装置の製造方法の一例を示す要部断面図である。 図４６の半導体装置の製造方法の一例を示す要部断面図である。 図４６の半導体装置の製造方法の一例を示す要部断面図である。 図４６の半導体装置の製造方法の一例を示す要部断面図である。 図４６の半導体装置の製造方法の一例を示す要部断面図である。 図４６の半導体装置の製造方法の一例を示す要部断面図である。 図４６の半導体装置の製造方法の一例を示す要部断面図である。 図４６の半導体装置の製造方法の一例を示す要部断面図である。 図４６の半導体装置の製造方法の一例を示す要部斜視図である。 図４６の半導体装置の製造方法の一例を示す要部断面図である。 本発明の第４実施形態に基づく半導体装置を示す要部平面図である。 図７２のＬＸＸＩＩＩ−ＬＸＸＩＩＩ線に沿う断面図である。 図７２のＬＸＸＩＶ−ＬＸＸＩＶ線に沿う断面図である。
以下、本発明の実施の形態につき、図面を参照して具体的に説明する。
＜第１実施形態＞
図１〜図４１を用いて、本発明の第１実施形態について説明する。
図１は、本発明の第１実施形態にかかる電子装置の平面図である。図８は、図１のＶＩＩＩ−ＶＩＩＩ線に沿う断面図である。図９は、図８の部分拡大図である。図１０は、図１のＸ−Ｘ線に沿う断面図である。図１１は、図１０の部分拡大図である。
［電子装置Ａ１について］
これらの図に示す電子装置Ａ１は、基板１と、絶縁層２と、導電層３と、主面側絶縁膜４１と、裏面側絶縁膜４２と、主面電極パッド５１と、底面電極パッド５２と、裏面電極パッド５３と、封止樹脂部６１と、導電性接合部６３と、第１電子素子７１と、第２電子素子７２と、第３電子素子７３と、を備える。
図２は、図１に示した電子装置Ａ１から封止樹脂部６１を省略した図である。図３は、図２に示した電子装置Ａ１から第１電子素子７１を省略した図である。図４は、図２に示した電子装置Ａ１のうち基板１のみを示した図である。図５は、本発明の第１実施形態にかかる電子装置Ａ１の底面図である。図６は、図５に示した電子装置Ａ１から第２電子素子７２および第３電子素子７３を省略した図である。図７は、図６に示した電子装置Ａ１のうち基板１のみを示した図である。
なお、図１〜図３、図５、図６においては、理解の便宜上、絶縁層２と主面側絶縁膜４１と裏面側絶縁膜４２との図示を省略している。
［基板１について］
図１〜図１１に示す基板１は、半導体材料の単結晶よりなる。本実施形態においては、基板１は、Ｓｉ単結晶からなる。基板１の材質は、Ｓｉに限定されず、たとえば、ＳｉＣであってもよい。基板１の厚さは、たとえば、２００〜５５０μｍである。基板１には、第１電子素子７１と第２電子素子７２と第３電子素子７３とが配置されている。
基板１は、主面１１１と、裏面１１２と、第１外側面１１３と、第２外側面１１４と、第３外側面１１５と、第４外側面１１６と、を有する。
主面１１１は、厚さ方向Ｚのうちの一方である第１厚さ方向Ｚ１を向く。主面１１１は平坦である。主面１１１は厚さ方向Ｚに直交する。主面１１１は、（１００）面、あるいは、（１１０）面である。本実施形態では、主面１１１は、（１００）面である。
裏面１１２は、厚さ方向Ｚのうちの一方である第２厚さ方向Ｚ２を向く。すなわち、裏面１１２および主面１１１は互いに反対側を向く。裏面１１２は平坦である。裏面１１２は厚さ方向Ｚに直交する。
第１外側面１１３と、第２外側面１１４と、第３外側面１１５と、第４外側面１１６と、はいずれも、基板１の厚さ方向Ｚに直交する方向を向いている。第１外側面１１３と、第２外側面１１４と、第３外側面１１５と、第４外側面１１６と、はいずれも、平坦である。第１外側面１１３および第２外側面１１４、第２外側面１１４および第３外側面１１５、第３外側面１１５および第４外側面１１６、ならびに、第４外側面１１６および第１外側面１１３が、それぞれ互いにつながっている。また、第１外側面１１３と、第２外側面１１４と、第３外側面１１５と、第４外側面１１６と、はいずれも、主面１１１および裏面１１２につながっている。
図２〜図４、図９〜図１１等に示すように、基板１には、素子配置用凹部１４と、配線用凹部１５と、貫通孔１７とが形成されている。
素子配置用凹部１４は、主面１１１から凹んでいる。素子配置用凹部１４には、第１電子素子７１が配置されている。素子配置用凹部１４の深さ（主面１１１と後述の素子配置用凹部底面１４２との、厚さ方向Ｚにおける離間寸法）は、たとえば、１００〜３００μｍである。素子配置用凹部１４は、厚さ方向Ｚ視において矩形状である。素子配置用凹部１４の形状は、主面１１１として（１００）面を採用したことに依存している。
図４によく表れているように、素子配置用凹部１４は、素子配置用凹部側面１４１および素子配置用凹部底面１４２を有する。
素子配置用凹部底面１４２は、基板１の厚さ方向Ｚのうちの一方である第１厚さ方向Ｚ１を向く。素子配置用凹部底面１４２には、第１電子素子７１が配置されている。素子配置用凹部底面１４２は、厚さ方向Ｚに直交する面である。素子配置用凹部底面１４２は、２つの帯状面１４６および連結面１４７を有する。２つの帯状面１４６は各々、厚さ方向Ｚ視において、一方向に延びる。２つの帯状面１４６には、第１電子素子７１が配置されている。連結面１４７は、厚さ方向Ｚ視において、２つの帯状面１４６を連結する。連結面１４７は、２つの帯状面１４６の各々が延びる方向に交差する方向に延びる。本実施形態では、連結面１４７は、２つの帯状面１４６の各々が延びる方向に直交する方向に延びる。
図４、図９、図１０等に示す素子配置用凹部側面１４１は、素子配置用凹部底面１４２から起立する。素子配置用凹部側面１４１は、素子配置用凹部底面１４２につながっている。素子配置用凹部側面１４１は、厚さ方向Ｚに対し傾斜している。厚さ方向Ｚに直交する平面に対する素子配置用凹部側面１４１の角度は、５５度である。これは、主面１１１として（１００）面を採用したことに由来している。素子配置用凹部側面１４１は、主面１１１につながっている。素子配置用凹部側面１４１は、４つの平坦面を有している。
本実施形態では、配線用凹部１５の個数は、複数（２つ）である。配線用凹部１５は、貫通孔１７に通じている。配線用凹部１５は、基板１の厚さ方向Ｚ視において、第１電子素子７１に重なる部位を有する。配線用凹部１５は全体にわたって、厚さ方向Ｚ視において、素子配置用凹部１４に重なっている。配線用凹部１５の深さ（後述の配線用凹部側面１５１の厚さ方向Ｚにおける寸法に一致する）は、たとえば、２５０〜３５０μｍである。配線用凹部１５の形状は、主面１１１として（１００）面を採用したことに依存している。
配線用凹部１５は、配線用凹部側面１５１を有する。配線用凹部側面１５１は、厚さ方向Ｚに対し傾斜している。厚さ方向Ｚに対する配線用凹部側面１５１の角度は、５５度である。これは、主面１１１として（１００）面を採用したことに由来している。配線用凹部側面１５１は、４つの平坦面を有している。配線用凹部側面１５１は、素子配置用凹部側面１４１につながっている。配線用凹部側面１５１は、素子配置用凹部底面１４２につながっている。
図４、図７、図１１等に示す貫通孔１７は、基板１における一部分を貫通する。本実施形態では、貫通孔１７の個数は、複数（２つ）である。貫通孔１７の深さＤ１３は、たとえば、１０〜５０μｍである。基板１の厚さ方向Ｚ視における貫通孔１７の最大開口寸法Ｌ１１は、たとえば、１０〜５０μｍである。基板１の厚さ方向Ｚ視における貫通孔１７の最大開口寸法Ｌ１１に対する、貫通孔１７の深さＤ１３の比は、０．２〜５である。本実施形態では、貫通孔１７は、厚さ方向Ｚ視において、矩形状である。
貫通孔１７は、貫通孔内面１７１を有する。
貫通孔内面１７１は、基板１の厚さ方向Ｚに沿って延びている。貫通孔内面１７１は、配線用凹部側面１５１につながっている。貫通孔内面１７１は、４つの平坦面を有している。本実施形態では、貫通孔内面１７１は、裏面１１２につながっている。
［絶縁層２について］
図９〜図１１等に示す絶縁層２は、導電層３と基板１との間に介在している。絶縁層２の厚さは、たとえば０．１〜１．０μｍ程度である。絶縁層２は、たとえば、ＳｉＯ2あるいはＳｉＮよりなる。
絶縁層２は、主面側絶縁部２４と、孔内面絶縁部２７と、裏面側絶縁部２８と、を有する。
主面側絶縁部２４の少なくとも一部は、基板１の主面１１１に形成されている。本実施形態では、主面側絶縁部２４は、主面１１１に加え、素子配置用凹部側面１４１と素子配置用凹部底面１４２と配線用凹部側面１５１とに形成されている。主面側絶縁部２４は、熱酸化によって形成されている。主面側絶縁部２４は、たとえば、ＳｉＯ2よりなる。
孔内面絶縁部２７は、貫通孔内面１７１に形成されている。孔内面絶縁部２７は、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によって形成されている。孔内面絶縁部２７は、たとえば、ＳｉＮよりなる。
裏面側絶縁部２８の少なくとも一部は、基板１の裏面１１２に形成されている。裏面側絶縁部２８は、熱酸化によって形成されている。裏面側絶縁部２８は、たとえば、ＳｉＯ2よりなる。
［導電層３について］
図９〜図１１等に示す導電層３は、第１電子素子７１と第２電子素子７２と第３電子素子７３とに導通する。導電層３は、第１電子素子７１、第２電子素子７２、および第３電子素子７３に入出力する電流経路を構成するためのものである。導電層３は、主面１１１と、素子配置用凹部側面１４１と、素子配置用凹部底面１４２と、配線用凹部側面１５１と、貫通孔内面１７１と、裏面１１２と、に形成されている。より具体的には、導電層３は、貫通孔内面１７１のうち主面１１１側の部位から、貫通孔内面１７１のうち裏面１１２側の部位にわたって、形成されている。
図９〜図１１に示すように、導電層３は、シード層３１およびメッキ層３２を含む。
シード層３１は、所望のメッキ層３２を形成するためのいわゆる下地層である。シード層３１は、基板１とメッキ層３２との間に介在している。シード層３１は、たとえばＣｕよりなる。シード層３１は、たとえばスパッタリングによって形成される。シード層３１の厚さは、たとえば、１μｍ以下である。
メッキ層３２は、シード層３１を利用した電解めっきによって形成される。メッキ層３２は、たとえばＣｕよりなる。メッキ層３２の厚さは、たとえば３〜１０μｍ程度である。メッキ層３２の厚さは、シード層３１の厚さよりも厚い。
図２、図３、図６、図１０、図１１等に示すように、導電層３は、複数の主面側連絡配線３５と、複数の裏面側連絡配線３６とを含む。
主面側連絡配線３５と裏面側連絡配線３６は各々、２つの電極パッド（主面電極パッド５１、底面電極パッド５２、および裏面電極パッド５３のうち任意の２つ）を互いに導通させる経路を構成するためのものである。
複数の主面側連絡配線３５は、互いに絶縁されている。本実施形態では、複数（２つ）の主面側連絡配線３５が、１つの素子配置用凹部側面１４１に形成されている。また、その他の主面側連絡配線３５は、主面１１１から素子配置用凹部底面１４２にわたって形成されている。図１１に示すように、主面側連絡配線３５は、貫通孔１７の深さＤ１３方向視（厚さ方向Ｚ視）において、導電層３のうち貫通孔内面１７１に形成された部分（裏面側連絡配線３６）よりも、貫通孔１７の中心側に位置する部位３５Ｃを有する。
裏面側連絡配線３６は、互いに絶縁されている。裏面側連絡配線３６は、裏面１１２に形成されている。図１１に示すように、ある裏面側連絡配線３６は、１つの主面側連絡配線３５につながっている。
［主面側絶縁膜４１および裏面側絶縁膜４２について］
図１０に示すように、主面側絶縁膜４１の少なくとも一部は、主面１１１に形成されている。主面側絶縁膜４１と基板１との間に導電層３が介在している。図１０、図１１に示すように、裏面側絶縁膜４２の少なくとも一部は、裏面１１２に形成されている。裏面側絶縁膜４２は、貫通孔１７内に形成された部位を有している。裏面側絶縁膜４２と基板１との間に導電層３が介在している。主面側絶縁膜４１および裏面側絶縁膜４２は、たとえばＳｉＮよりなる。主面側絶縁膜４１および裏面側絶縁膜４２は、たとえば、ＣＶＤによって形成されている。
［主面電極パッド５１について］
図１〜図３、図１０等に示す複数（６つ）の主面電極パッド５１は、主面１１１に形成されている。主面電極パッド５１は、導電層３に接しており、且つ、第１電子素子７１に導通している。主面電極パッド５１は、基板１に近い順に、Ｎｉ層、Ｐｄ層、およびＡｕ層が積層された構造となっている。本実施形態では、主面電極パッド５１は矩形状である。
［底面電極パッド５２について］
図３、図１０等に示す複数（６つ）の底面電極パッド５２は、素子配置用凹部底面１４２に形成されている。底面電極パッド５２は、第１電子素子７１に導通しており、且つ、第１電子素子７１と導電層３との間に介在している。底面電極パッド５２は導電層３に接している。底面電極パッド５２は、基板１に近い順に、Ｎｉ層、Ｐｄ層、およびＡｕ層が積層された構造となっている。本実施形態では、底面電極パッド５２は矩形状である。
［裏面電極パッド５３について］
図６、図９、図１０に示す複数（６つ）の裏面電極パッド５３は、裏面１１２に形成されている。裏面電極パッド５３は、導電層３に接しており、且つ、第１電子素子７１に導通している。裏面電極パッド５３は、基板１に近い順に、Ｎｉ層、Ｐｄ層、およびＡｕ層が積層された構造となっている。本実施形態では、裏面電極パッド５３は矩形状である。
［封止樹脂部６１について］
図９〜図１１等に示す封止樹脂部６１は、素子配置用凹部１４に充填され、第１電子素子７１を覆っている。封止樹脂部６１は、主面電極パッド５１を露出させている。一方、封止樹脂部６１は、第２電子素子７２および第３電子素子７３は覆っていない。封止樹脂部６１の材質としては、たとえばエポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリベンゾオキサゾール（ＰＢＯ）樹脂、および、シリコーン樹脂が挙げられる。封止樹脂部６１は、透光性樹脂または非透光性樹脂のいずれであってもよいが、本実施形態においては、非透光性樹脂が好ましい。
［第１電子素子７１について］
本実施形態では、第１電子素子７１は、集積回路素子であり、具体的には、いわゆるＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）素子である。第１電子素子７１の厚さ方向Ｚにおける寸法は、たとえば、８０〜１００μｍである。
［第２電子素子７２および第３電子素子７３について］ 第２電子素子７２および第３電子素子７３は、基板１の裏面１１２に配置されている。本実施形態では、第２電子素子７２は、インダクタであり、第３電子素子７３は、キャパシタである。第２電子素子７２および第３電子素子７３は、第１電子素子７１に導通している。具体的には、第２電子素子７２および第３電子素子７３は、主面側連絡配線３５および裏面側連絡配線３６を介して、第１電子素子７１に導通している。厚さ方向Ｚにおける、第２電子素子７２および第３電子素子７３の寸法は、たとえば４００〜６００μｍである。なお、本実施形態とは異なり、第２電子素子７２および第３電子素子７３は、抵抗器や半導体モジュールであってもよい。
［導電性接合部６３について］
図１０に示す導電性接合部６３は、第１電子素子７１と底面電極パッド５２との間、第２電子素子７２と裏面電極パッド５３との間、および、第３電子素子７３と裏面電極パッド５３との間に介在している。導電性接合部６３は、第１電子素子７１と底面電極パッド５２とを、第２電子素子７２と裏面電極パッド５３とを、あるいは、第３電子素子７３と裏面電極パッド５３とを、互いに導通させている。
［電子装置Ａ１の製造方法について］
次に、電子装置Ａ１の製造方法について、図１２〜図４１を参照しつつ以下に説明する。
まず、図１２に示すように基板１を用意する。基板１は、半導体材料の単結晶からなり、本実施形態においては、Ｓｉ単結晶からなる。基板１の厚さは、たとえば２００〜５５０μｍ程度である。基板１は、上述した電子装置Ａ１の基板１を複数個得ることのできるサイズである。すなわち、以降の製造工程においては、複数の電子装置Ａ１を一括して製造する手法を前提としている。１つの電子装置Ａ１を製造する方法であっても構わないが、工業上の効率を考慮すると、複数の電子装置Ａ１を一括して製造する手法が現実的である。なお、図１２に示す基板１は、電子装置Ａ１における基板１とは厳密には異なるが、理解の便宜上、いずれの基板についても、基板１として表すものとする。
基板１は、互いに反対側を向く主面１１１および裏面１１２を有している。本実施形態においては、主面１１１として結晶方位が（１００）である面、すなわち（１００）面を採用する。
次いで、主面１１１および裏面１１２をたとえば酸化させることによりＳｉＯ2からなるマスク層１９１Ｃを形成する。マスク層１９１Ｃの厚さは、たとえば０．７〜１．０μｍ程度である。
次いで、図１３に示すように、主面１１１側のマスク層１９１Ｃに対してたとえばエッチングによるパターニングを行う。これにより、マスク層１９１Ｃにたとえば矩形状の開口を形成する。この開口の形状および大きさは、最終的に得ようとする素子配置用凹部１４の形状および大きさに応じて設定する。
次いで、図１４に示すように、たとえばＣＶＤによって、主面１１１および裏面１１２に、ＳｉＮからなるマスク層１９１Ｄを形成する。主面１１１側のマスク層１９１Ｄに対してたとえばエッチングによるパターニングを行う。これにより、主面１１１側のマスク層１９１Ｄに矩形状の開口を２つ形成する。これらの開口の形状および大きさは、最終的に得ようとする配線用凹部１５の形状および大きさに応じて設定する。
次いで、図１５に示すように、２つの凹部１５Ｃを形成する。２つの凹部１５Ｃの形成は、たとえばＫＯＨを用いた異方性エッチングによって行う。ＫＯＨは、Ｓｉ単結晶に対して良好な異方性エッチングを実現しうるアルカリエッチング溶液の一例である。
次いで、図１６に示すように、マスク層１９１Ｄのうち、主面１１１に形成されたものをエッチングにより除去する。
次いで、図１７に示すように、ＫＯＨを用いた異方性エッチングを行う。これにより、２つの配線用凹部１５および素子配置用凹部１４が形成される。異方性エッチングを行うことにより、上述のように、素子配置用凹部側面１４１および配線用凹部側面１５１が厚さ方向Ｚに直交する平面に対してなす角度は、５５°程度となる。なお、図１７に示すように、配線用凹部１５は、基板１を貫通していない。これは、図２１を参照して示す、スパッタリングによるシード層３１Ｃの形成時に、金属粒子が載置台に付着することを防止するためである。
次いで、図１８〜図２０に示すように、マスク層１９１Ｄをエッチングにより除去する。
次いで、同図に示すように、熱酸化させることにより、素子配置用凹部側面１４１と、素子配置用凹部底面１４２と、配線用凹部側面１５１とに、絶縁層２を形成する。素子配置用凹部底面１４２と、配線用凹部側面１５１とに、形成された絶縁層２は、上述の主面側絶縁部２４となるものである。なお、基板１のうち、素子配置用凹部側面１４１の近傍は酸化されるため、図１８〜図２０に示す素子配置用凹部側面１４１と、図１７に示す素子配置用凹部側面１４１とは厳密には同一ではないが、本明細書および図面においては、同一の符号を用いて説明している。
次いで、図２１に示すように、シード層３１Ｃを形成する。シード層３１Ｃは、たとえばスパッタリングを行った後にパターニングを施すことにより、形成される。シード層３１Ｃは、主面１１１と素子配置用凹部側面１４１と素子配置用凹部底面１４２と配線用凹部側面１５１とに形成される。
次いで、図２２〜図２４に示すように、メッキ層３２Ｃを形成する。メッキ層３２Ｃの形成は、たとえばシード層３１Ｃのシード層３１Ｃを利用した電解メッキによって行う。この結果、たとえばＣｕからなるメッキ層３２Ｃが得られる。これにより、主面側連絡配線３５が形成される。
次いで、図２５に示すように、主面側連絡配線３５上に、主面側絶縁膜４１を形成する。主面側絶縁膜４１は、ＣＶＤを行った後にパターニングを施すことにより、形成される。
次いで、図２６に示すように、マスク層１９１Ｃのうち裏面１１２に形成された一部分を、エッチングにより除去する。これにより、裏面側絶縁部２８が形成される。
次いで、図２７に示すように、エッチングによって、配線用凹部１５に通じる貫通孔１７を形成する。
次いで、図２８に示すように、貫通孔１７の貫通孔内面１７１に、孔内面絶縁部２７を形成する。孔内面絶縁部２７は、貫通孔内面１７１と、主面側連絡配線３５と、裏面１１２と、にスパッタリングを施した後、主面側連絡配線３５と裏面１１２に形成された部位をパターニングにより除去することにより、形成される。
次いで、図２９に示すように、シード層３１Ｄを形成する。シード層３１Ｄは、たとえばスパッタリングを行った後にパターニングを施すことにより、形成される。シード層３１Ｄは、貫通孔内面１７１および裏面１１２に形成された絶縁層２（孔内面絶縁部２７および裏面絶縁部２８）上に形成される。
次いで、図３０〜図３２に示すように、メッキ層３２Ｄを形成する。メッキ層３２Ｄの形成は、たとえばシード層３１Ｄを利用した電解メッキによって行う。この結果、たとえばＣｕからなるメッキ層３２Ｄが得られる。これにより、裏面側連絡配線３６が形成される。
次いで、図３３〜図３５に示すように、裏面側連絡配線３６上に、裏面側絶縁膜４２を形成する。裏面側絶縁膜４２は、ＣＶＤを行った後にパターニングを施すことにより、形成される。
次いで、図３６、図３７に示すように、主面電極パッド５１と底面電極パッド５２と裏面電極パッド５３とを形成する。主面電極パッド５１と底面電極パッド５２と裏面電極パッド５３とは、たとえばＮｉ，Ｐｄ，Ａｕなどの金属を無電解めっきすることにより形成される。
次いで、図３８、図３９に示すように、第１電子素子７１を素子配置用凹部１４に配置する。第１電子素子７１には、導電性接合部６３となるはんだボールを形成しておく。はんだボールには、フラックスを塗布しておく。このフラックスの粘着性を利用して、第１電子素子７１を載置する。そして、リフロー炉によって上記はんだボールを溶融させた後に硬化させることにより、第１電子素子７１の配置が完了する。
次いで、図４０、図４１に示すように、封止樹脂部６１を形成する。封止樹脂部６１の形成は、たとえば浸透性に優れるとともに、感光することによって硬化する樹脂材料を主に素子配置用凹部１４に充填し、これを硬化させることによって行う。
次いで、図示は省略するが、第１電子素子７１を配置したのと同様に、第２電子素子７２および第３電子素子７３を裏面１１２側に配置する。その後、基板１をたとえばダイサーによって切断する。これにより、図１〜図１１に示した電子装置Ａ１が得られる。
次に、本実施形態の作用効果について説明する。
本実施形態においては、基板１には、基板１における一部分を貫通する貫通孔１７が形成されている。貫通孔１７は、貫通孔内面１７１を有する。導電層３は、貫通孔内面１７１のうち主面１１１側の部位から、貫通孔内面１７１のうち裏面１１２側の部位にわたって、形成されている。このような構成によると、基板１の主面１１１側から裏面１１２側への電流経路を形成することができる。よって、第１電子素子７１の位置に制限されずに、貫通孔１７は形成することができる。このことは、電子装置Ａ１の厚さ方向Ｚ視におけるサイズの小型化を図るのに適する。
本実施形態では、第２電子素子７２はインダクタであり、第３電子素子７３はキャパシタである。そのため、第２電子素子７２および第３電子素子７３は、比較的大きな素子である。したがって、第２電子素子７２および第３電子素子７３を素子配置用凹部１４に配置せずに、裏面１１２に配置することは、素子配置用凹部１４の穴をあまり深く形成する必要がないことを意味する。すなわち、素子配置用凹部側面１４１の厚さ方向Ｚ視の面積をあまり大きくする必要がない。よって、本実施形態の構成は、電子装置Ａ１の厚さ方向Ｚ視におけるサイズの小型化を図るのに適する。
本実施形態においては、素子配置用凹部側面１４１は、厚さ方向Ｚに対し傾斜している。このような構成によると、素子配置用凹部側面１４１を比較的に平坦に形成することができる。そのため、シード層３１（すなわち導電層３）を形成しやすくなるといった利点を享受できる。
本実施形態においては、配線用凹部１５は、基板１の厚さ方向Ｚ視において、第１電子素子７１に重なる部位を有する。このような構成は、電子装置Ａ１の厚さ方向Ｚ視におけるサイズの小型化に適する。
本実施形態においては、配線用凹部側面１５１は、厚さ方向Ｚに対し傾斜している。このような構成によると、配線用凹部側面１５１を比較的に平坦に形成することができる。そのため、シード層３１（すなわち導電層３）を形成しやすくなるといった利点を享受できる。
本実施形態においては、導電層３は、複数の主面側連絡配線３５を含む。複数の主面側連絡配線３５は、互いに絶縁されており、且つ、配線用凹部側面１５１に形成されている。このような構成では、１つの配線用凹部１５に複数の電流経路を形成できる。そのため、電子装置Ａ１に形成すべき配線用凹部１５の数を削減できる。このことは、電子装置Ａ１の厚さ方向Ｚ視におけるサイズの小型化に適する。
本実施形態においては、主面側連絡配線３５は、貫通孔１７の深さＤ１３方向視（厚さ方向Ｚ視）において、導電層３のうち貫通孔内面１７１に形成された部分よりも、貫通孔１７の中心側に位置する部位３５Ｃを有する。このような構成によると、主面側連絡配線３５に裏面側連絡配線３６を確実に接触させた状態に形成することができる。
本実施形態においては、基板１の厚さ方向Ｚ視における貫通孔１７の最大開口寸法Ｌ１１に対する、貫通孔１７の深さＤ１３の比は、０．２〜５である。このような構成によると、スパッタリングによって、貫通孔内面１７１にシード層３１を確実に形成できる。
本実施形態においては、導電層３は、複数の裏面側連絡配線３６を含む。複数の裏面側連絡配線３６は、互いに絶縁されており、且つ、貫通孔内面１７１に形成されている。このような構成では、１つの貫通孔１７に複数の電流経路を形成できる。そのため、電子装置Ａ１に形成すべき貫通孔１７の数を削減できる。このことは、電子装置Ａ１の厚さ方向Ｚ視におけるサイズの小型化に適する。
＜第２実施形態＞
図４２、図４３を用いて、本発明の第２実施形態について説明する。
なお、以下の説明では、上記と同一または類似の構成については上記と同一の符号を付し、説明を適宜省略する。
図４２は、本発明の第２実施形態にかかる電子装置ユニットを模式的に示す断面図である。図４３は、図４２の領域ＸＬＩＩＩを拡大して示す部分拡大図である。
これらの図に示す電子装置ユニットＢ１は、互いに積層された複数の電子装置Ａ２１，Ａ２２を備えている。本実施形態では、電子装置ユニットＢ１は、複数（６つ）のメモリ（電子素子）が積層された構造となっている。
電子装置Ａ２１は、基板１と、絶縁層２と、導電層３と、主面電極パッド５１と、底面電極パッド５２と、裏面電極パッド５３と、導電性接合部６３と、第１電子素子７６１と、追加の第１電子素子７６２と、を備える。
基板１には、主面側素子配置用凹部１４Ｃと、追加の主面側素子配置用凹部１４Ｄと、配線用凹部１５と、貫通孔１７とが形成されている。主面側素子配置用凹部１４Ｃと、配線用凹部１５と、貫通孔１７は、第１実施形態における、素子配置用凹部１４と、配線用凹部１５と貫通孔１７と略同様であるから、説明を省略する。
追加の主面側素子配置用凹部１４Ｄは、主面側素子配置用凹部１４Ｃにおける素子配置用凹部底面１４２から凹んでいる。そして、追加の主面側素子配置用凹部１４Ｄは貫通孔１７に通じている。
基板１に関しては、これらの点を除き、第１実施形態とほぼ同様であるから説明を省略する。
本実施形態では、第１電子素子７６１および追加の第１電子素子７６２は、いずれもメモリである。第１電子素子７６１は主面側素子配置用凹部１４Ｃに配置されている。追加の第１電子素子７６２は追加の主面側素子配置用凹部１４Ｄに配置されている。
電子装置Ａ２１に関しては、その他は、電子装置Ａ１とほぼ同様であるから説明を省略する。
電子装置Ａ２２は、貫通孔１７および裏面電極パッド５３を備えていない点を除き、電子装置Ａ２１とほぼ同様であるから説明を省略する。
図４２の最上位の電子装置Ａ２１における裏面電極パッド５３と、中位の電子装置Ａ２１の主面電極パッド５１との間には、導電性接合要素６９が介在している。これにより、２つの電子装置Ａ２１は、導電性接合要素６９を介して、互いに接合されている。また、導電性接合要素６９を介して、最上位の電子装置Ａ２１における第１電子素子７６１や追加の第１電子素子７６２の各電極と、中位の電子装置Ａ２１における第１電子素子７６１や追加の第１電子素子７６２の各電極とが互いに導通している。導電性接合要素６９はたとえばハンダに由来する。
図４２の中位の電子装置Ａ２１における裏面電極パッド５３と、電子装置Ａ２２の主面電極パッド５１との間には、導電性接合要素６９が介在している。これにより、２つの電子装置Ａ２１，Ａ２２は、導電性接合要素６９を介して、互いに接合されている。また、導電性接合要素６９を介して、中位の電子装置Ａ２１における第１電子素子７６１や追加の第１電子素子７６２の各電極と、電子装置Ａ２２における第１電子素子７６１や追加の第１電子素子７６２の各電極とが互いに導通している。導電性接合要素６９はたとえばハンダに由来する。
次に、本実施形態の作用効果について説明する。
本実施形態においては、基板１には、基板１における一部分を貫通する貫通孔１７が形成されている。貫通孔１７は、貫通孔内面１７１を有する。導電層３は、貫通孔内面１７１のうち主面１１１側の部位から、貫通孔内面１７１のうち裏面１１２側の部位にわたって、形成されている。このような構成によると、基板１の主面１１１側から裏面１１２側への電流経路を形成することができる。よって、第１電子素子７６１および追加の第１電子素子７６２の位置に制限されずに、貫通孔１７は形成することができる。このことは、電子装置Ａ２１の厚さ方向Ｚ視におけるサイズの小型化を図るのに適する。
本実施形態においては、素子配置用凹部側面１４１は、厚さ方向Ｚに対し傾斜している。このような構成によると、素子配置用凹部側面１４１を比較的に平坦に形成することができる。そのため、シード層３１（すなわち導電層３）を形成しやすくなるといった利点を享受できる。
本実施形態においては、配線用凹部１５は、基板１の厚さ方向Ｚ視において、第１電子素子７６１および追加の第１電子素子７６２に重なる部位を有する。このような構成は、電子装置Ａ２１の厚さ方向Ｚ視におけるサイズの小型化に適する。
本実施形態においては、配線用凹部側面１５１は、厚さ方向Ｚに対し傾斜している。このような構成によると、配線用凹部側面１５１を比較的に平坦に形成することができる。そのため、シード層３１（すなわち導電層３）を形成しやすくなるといった利点を享受できる。
本実施形態においては、図４３に示すように、導電層３は、複数の主面側連絡配線３５を含む。複数の主面側連絡配線３５は、互いに絶縁されており、且つ、配線用凹部側面１５１に形成されている。このような構成では、１つの配線用凹部１５に複数の電流経路を形成できる。そのため、電子装置Ａ２１に形成すべき配線用凹部１５の数を削減できる。このことは、電子装置Ａ２１の厚さ方向Ｚ視におけるサイズの小型化に適する。
本実施形態においては、主面側連絡配線３５は、貫通孔１７の深さＤ１３方向視（厚さ方向Ｚ視）において、導電層３のうち貫通孔内面１７１に形成された部分よりも、貫通孔１７の中心側に位置する部位３５Ｃを有する。このような構成によると、主面側連絡配線３５に裏面側連絡配線３６を確実に接触させた状態に形成することができる。
本実施形態においては、基板１の厚さ方向Ｚ視における貫通孔１７の最大開口寸法Ｌ１１に対する、貫通孔１７の深さＤ１３の比は、０．２〜５である。このような構成によると、スパッタリングによって、貫通孔内面１７１にシード層３１を確実に形成できる。
本実施形態においては、導電層３は、複数の裏面側連絡配線３６を含む。複数の裏面側連絡配線３６は、互いに絶縁されており、且つ、貫通孔内面１７１に形成されている。このような構成では、１つの貫通孔１７に複数の電流経路を形成できる。そのため、電子装置Ａ２１に形成すべき貫通孔１７の数を削減できる。このことは、電子装置Ａ２１の厚さ方向Ｚ視におけるサイズの小型化に適する。
＜第２実施形態の第１変形例＞
図４４〜図４５を用いて、本発明の第２実施形態の第１変形例について説明する。
図４４は、本発明の第２実施形態の第１変形例にかかる電子装置ユニットを模式的に示す断面図である。図４５は、図４４の領域ＸＬＶを拡大して示す部分拡大図である。
これらの図に示す電子装置ユニットＢ２は、互いに積層された複数の電子装置Ａ３１，Ａ３２を備えている。本変形例では、電子装置ユニットＢ２は、複数（８つ）のメモリ（電子素子）が積層された構造となっている。
電子装置Ａ３１は、主面側素子配置用凹部１４Ｃおよび追加の主面側素子配置用凹部１４Ｄに加え、裏面側素子配置用凹部１６Ｃおよび追加の裏面側素子配置用凹部１６Ｄが形成されており、第２電子素子７７１および追加の第２電子素子７７２を更に備える点において、電子装置Ａ２１と異なる。
裏面側素子配置用凹部１６Ｃは裏面１１２から凹んでいる。裏面側素子配置用凹部１６Ｃは、主面側素子配置用凹部１４Ｃを上下反対にしたものに相当する。また、追加の裏面側素子配置用凹部１６Ｄは、裏面側素子配置用凹部１６Ｃから凹んでいる。追加の裏面側素子配置用凹部１６Ｄは、追加の主面側素子配置用凹部１４Ｄを上下反対にしたものに相当する。追加の裏面側素子配置用凹部１６Ｄは、貫通孔１７に通じている。
基板１に関しては、これらの点を除き、電子装置Ａ２１とほぼ同様であるから説明を省略する。
第２電子素子７７１および追加の第２電子素子７７２は、いずれもメモリである。第２電子素子７７１は裏面側素子配置用凹部１６Ｃに配置されている。追加の第２電子素子７７２は追加の裏面側素子配置用凹部１６Ｄに配置されている。
また、裏面側素子配置用凹部１６Ｃおよび追加の裏面側素子配置用凹部１６Ｄには、底面電極パッド５２と同様の底面電極パッド５２が形成されている。
電子装置Ａ３１に関しては、その他は、電子装置Ａ２１とほぼ同様であるから説明を省略する。
電子装置Ａ３２は、裏面電極パッド５３を備えていない点を除き、電子装置Ａ３１とほぼ同様であるから説明を省略する。
図４４の電子装置Ａ３１における裏面電極パッド５３と、電子装置Ａ３２の主面電極パッド５１との間には、導電性接合要素６９が介在している。これにより、２つの電子装置Ａ３１，Ａ３２は、導電性接合要素６９を介して、互いに接合されている。また、導電性接合要素６９を介して、電子装置Ａ３１における、第１電子素子７６１や追加の第１電子素子７６２や、第２電子素子７７１や、追加の第２電子素子７７２の各電極と、電子装置Ａ３２における第１電子素子７６１や、追加の第１電子素子７６２や、第２電子素子７７１や、追加の第２電子素子７７２の各電極とが互いに導通している。導電性接合要素６９はたとえばハンダに由来する。
次に、本変形例の作用効果について説明する。
本変形例においては、基板１には、基板１における一部分を貫通する貫通孔１７が形成されている。貫通孔１７は、貫通孔内面１７１を有する。導電層３は、貫通孔内面１７１のうち主面１１１側の部位から、貫通孔内面１７１のうち裏面１１２側の部位にわたって、形成されている。このような構成によると、基板１の主面１１１側から裏面１１２側への電流経路を形成することができる。よって、第１電子素子７６１および追加の第１電子素子７６２の位置に制限されずに、貫通孔１７は形成することができる。このことは、電子装置Ａ３１，Ａ３２の厚さ方向Ｚ視におけるサイズの小型化を図るのに適する。
本変形例においては、素子配置用凹部側面１４１は、厚さ方向Ｚに対し傾斜している。このような構成によると、素子配置用凹部側面１４１を比較的に平坦に形成することができる。そのため、シード層３１（すなわち導電層３）を形成しやすくなるといった利点を享受できる。
本変形例においては、配線用凹部１５は、基板１の厚さ方向Ｚ視において、第１電子素子７６１および追加の第１電子素子７６２に重なる部位を有する。このような構成は、電子装置Ａ３１，Ａ３２の厚さ方向Ｚ視におけるサイズの小型化に適する。
本変形例においては、配線用凹部側面１５１は、厚さ方向Ｚに対し傾斜している。このような構成によると、配線用凹部側面１５１を比較的に平坦に形成することができる。そのため、シード層３１（すなわち導電層３）を形成しやすくなるといった利点を享受できる。
本変形例においては、導電層３は、複数の主面側連絡配線３５を含む。複数の主面側連絡配線３５は、互いに絶縁されており、且つ、配線用凹部側面１５１に形成されている。このような構成では、１つの配線用凹部１５に複数の電流経路を形成できる。そのため、電子装置Ａ３１，Ａ３２に形成すべき配線用凹部１５の数を削減できる。このことは、電子装置Ａ３１，Ａ３２の厚さ方向Ｚ視におけるサイズの小型化に適する。
本変形例においては、主面側連絡配線３５は、貫通孔１７の深さＤ１３方向視（厚さ方向Ｚ視）において、導電層３のうち貫通孔内面１７１に形成された部分よりも、貫通孔１７の中心側に位置する部位３５Ｃを有する。このような構成によると、主面側連絡配線３５に裏面側連絡配線３６を確実に接触させた状態に形成することができる。
本変形例においては、基板１の厚さ方向Ｚ視における貫通孔１７の最大開口寸法Ｌ１１に対する、貫通孔１７の深さＤ１３の比は、０．２〜５である。このような構成によると、スパッタリングによって、貫通孔内面１７１にシード層３１を確実に形成できる。
本変形例においては、導電層３は、複数の裏面側連絡配線３６を含む。複数の裏面側連絡配線３６は、互いに絶縁されており、且つ、貫通孔内面１７１に形成されている。このような構成では、１つの貫通孔１７に複数の電流経路を形成できる。そのため、電子装置Ａ３１，Ａ３２に形成すべき貫通孔１７の数を削減できる。このことは、電子装置Ａ３１，Ａ３２の厚さ方向Ｚ視におけるサイズの小型化に適する。
本発明は、上述した実施形態に限定されるものではない。本発明の各部の具体的な構成は、種々に設計変更自在である。
図４６〜図４９は、本発明の第３実施形態に基づく半導体装置を示している。本実施形態の半導体装置１Ａは、基板１００Ａ、配線層２００Ａ、３つの方位センサ素子３１１Ａ，３１２Ａ，３１３Ａ、集積回路素子３３０Ａ、２つのコンデンサ３４３Ａおよび封止樹脂４００Ａを備えている。なお、図４６においては、理解の便宜上、３つの方位センサ素子３１１Ａ，３１２Ａ，３１３Ａ、集積回路素子３３０Ａ、２つのコンデンサ３４３Ａおよび封止樹脂４００Ａを想像線によって示している。また、図４７においては、理解の便宜上、封止樹脂４００Ａを省略しており、３つの方位センサ素子３１１Ａ，３１２Ａ，３１３Ａ、集積回路素子３３０Ａおよび２つのコンデンサ３４３Ａを想像線で示している。図４８は、図４７におけるＩＩＩ−ＩＩＩ線に沿うｙｚ平面における断面図であり、図４９は、図４７におけるＩＶ−ＩＶ線に沿うｚｘ平面における断面図である。
半導体装置１Ａは、以下に説明する構成により、３方向の方位を検出可能であり、かつ面実装可能な方位検出モジュールとして構成されている。半導体装置１Ａのサイズの一例を挙げると、平面視寸法が１．５ｍｍＸ２．５ｍ程度、厚さが０．６ｍｍ程度である。
基板１００Ａは、半導体装置１Ａの土台となるものであり、基材１０３Ａおよび絶縁層１０４Ａからなる。基板１００Ａは、主面１０１Ａ、裏面１０２Ａ、一対の側面１０６Ａおよび凹部１０５Ａを有する。基板１００Ａの厚さは、たとえば６００μｍ程度である。なお、本実施形態においては、主面１０１Ａおよび裏面１０２Ａがｚ方向において互いに反対側を向いており、ｚ方向が半導体装置１Ａの厚さ方向に相当する。また、ｘ方向およびｙ方向は、いずれもｚ方向に対して直角である。一対の側面１０６Ａは、いずれも主面１０１Ａに繋がっており、ｘ方向において互いに反対側を向いている。
基材１０３Ａは、半導体材料の単結晶からなり、本実施形態においては、Ｓｉ単結晶からなる。また、絶縁層１０４Ａは、本実施形態においては、ＳｉＯ2からなる。なお、基材１０３Ａの材質は、Ｓｉに限定されず、後述する意図を満たす凹部１０５Ａを形成可能なものであればよい。絶縁層１０４Ａは、基材１０３Ａのうち裏面１０２Ａとは反対側から臨む部分を覆っている。絶縁層１０４Ａの厚さは、たとえば０．１〜１．０μｍ程度である。
図５０は、基板１００Ａを示す斜視図である。本実施形態においては、主面１０１Ａとして、基材１０３Ａの（１００）面が採用されている。凹部１０５Ａは、主面１０１Ａから裏面１０２Ａに向かって凹んでいる。凹部１０５Ａは、一対の側面１０６Ａに開口する一対の開口部１３０Ａを有している。なお、後述する本願が意図する効果を好適に奏するには、凹部１０５Ａが一対の開口部１３０Ａを有することが好ましいが、本願はこれに限定されず、一方のみの開口部１３０Ａを有する構成であってもよい。また、凹部１０５Ａは、ｙｘ平面における断面形状が一定である。本実施形態においては、凹部１０５Ａは、第１凹部１１０Ａおよび第２凹部１２０Ａからなる。第１凹部１１０Ａは、裏面１０２Ａ側に位置し、第１底面１１１Ａおよび２つの第１傾斜面１１２Ａを有する。第２凹部１２０Ａは、第１凹部１１０Ａよりも主面１０１Ａ側に位置し、２つの第２底面１２１Ａおよび２つの第２傾斜面１２２Ａを有する。これらの第１凹部１１０Ａおよび第２凹部１２０Ａの形状は、主面１０１Ａとして（１００）面が採用されていることに依存している。
凹部１０５Ａが形成されていることにより、主面１０１Ａは、ｙ方向に離間した２つの部位からなる。
第１凹部１１０Ａは、平面視矩形状である。第１凹部１１０Ａの深さは、たとえば４００μｍ程度である。第１底面１１１Ａは、平面視矩形状である。２つの第１傾斜面１１２Ａは、平面視において第１底面１１１Ａを挟み、かつ互いに略合同な矩形状である。各第１傾斜面１１２Ａは、第１底面１１１Ａに対して傾いている。本実施形態においては、第１傾斜面１１２Ａのｘｙ平面に対する角度が５５°程度である。なお、第１傾斜面１１２Ａが互いに略合同な略台形状であり、かつ上記角度が５５°である点は、主面１０１Ａとして（１００）面を採用したことに依存している。
第２凹部１２０Ａは、平面視矩形状である。第２凹部１２０Ａの深さは、たとえば１２０μｍ程度である。２つの第２底面１２１Ａは、平面視矩形状であり、第１凹部１１０Ａを挟んでいる。また、各第２底面１２１Ａは、第１傾斜面１１２Ａに繋がっている。２つの第２傾斜面１２２Ａは、平面視において２つの第２底面１２１Ａおよび第１凹部１１０Ａを囲み、略矩形状である。各第２傾斜面１２２Ａは、第２底面１２１Ａに対して傾いている。本実施形態においては、第２傾斜面１２２Ａのｘｙ平面に対する角度が５５°程度である。なお、第２傾斜面１２２Ａが略台形状であり、かつ上記角度が５５°である点は、主面１０１Ａとして（１００）面を採用したことに依存している。
配線層２００Ａは、３つの方位センサ素子３１１Ａ，３１２Ａ，３１３Ａ、集積回路素子３３０Ａ、および２つのコンデンサ３４３Ａを搭載し、これらに入出力する電流経路を構成するためのものである。配線層２００Ａは、絶縁層１０４Ａ上に形成されており、本実施形態においては、バリアシード層２０１Ａとめっき層２０２Ａとが積層された構造となっている。
バリアシード層２０１Ａは、所望のめっき層２０２Ａを形成するためのいわゆる下地層であり、絶縁層１０４Ａ上に形成されている。バリアシード層２０１Ａは、絶縁層１０４Ａ上に形成されたたとえばバリア層としてのＴｉ層とこのバリア層上に積層されたシード層としてのＣｕ層とからなる。バリアシード層２０１Ａは、たとえばスパッタリングによって形成される。
めっき層２０２Ａは、たとえばＣｕからなりバリアシード層２０１Ａを利用した電解めっきによって形成される。めっき層２０２Ａの厚さは、たとえば５μｍ程度である。
本実施形態においては、配線層２００Ａは、第１底面パッド２１１Ａ、第１傾斜面パッド２１２Ａ、第２底面パッド２１３Ａ、外部端子２２１Ａおよび連絡経路２３１Ａ，２３４Ａ，２３５Ａ，２３６Ａを有している。
第１底面パッド２１１Ａは、第１凹部１１０Ａの第１底面１１１Ａに形成されており、たとえば矩形状である。本実施形態においては、６つの第１底面パッド２１１Ａが形成されている。本実施形態においては、第１底面パッド２１１Ａは、方位センサ素子３１１Ａおよび２つのコンデンサ３４３Ａを搭載するために用いられる。
第１傾斜面パッド２１２Ａは、第１凹部１１０Ａの２つの第１傾斜面１１２Ａに形成されており、たとえば矩形状である。本実施形態においては、第１底面１１１Ａを挟んでｙ方向に離れて配置された２つの第１傾斜面１１２Ａに２つずつの第１傾斜面パッド２１２Ａが形成されている。各第１傾斜面１１２Ａの２つの第１傾斜面パッド２１２Ａは、ｘ方向に並んで配置されている。本実施形態においては、第１傾斜面パッド２１２Ａは、方位センサ素子３１２Ａ，３１３Ａを搭載するために用いられる。
第２底面パッド２１３Ａは、第２凹部１２０Ａの２つの第２底面１２１Ａに形成されており、たとえば矩形状である。本実施形態においては、各第２底面１２１Ａにおいて、８個の第２底面パッド２１３Ａがｘ方向に沿って配列されており、２つの第２底面パッド２１３Ａがｘ方向に離間して配置されている。本実施形態においては、第２底面パッド２１３Ａは、集積回路素子３３０Ａを搭載するために用いられる。
外部端子２２１Ａは、主面１０１Ａに形成されており、半導体装置１Ａをたとえば図示しない電子機器の回路基板に面実装するために用いられる。本実施形態においては、主面１０１Ａのうち凹部１０５Ａを挟んでｙ方向に離れて配置された２つの部位に、４つずつの外部端子２２１Ａが形成されている。また、各外部端子２２１Ａは、その一辺が凹部１０５Ａの外縁に接している。外部端子２２１Ａは、上述したバリアシード層２０１Ａおよびめっき層２０２Ａ上に、さらにたとえばＮｉ，Ｐｄ，Ａｕなどの金属を無電解めっきすることによって得られたバンプが形成された構造とされている。これにより、図４８および図４９に示すように、外部端子２２１Ａは、ｚ方向に膨出した形状となっている。
連絡経路２３１Ａ，２３４Ａ，２３５Ａ，２３６Ａは、第１底面パッド２１１Ａ、第１傾斜面パッド２１２Ａ、第２底面パッド２１３Ａおよび外部端子２２１Ａを互いに導通させる経路を構成するためのものである。
連絡経路２３１Ａは、主面１０１Ａから第２底面１２１Ａに至る経路を構成しており、主に外部端子２２１Ａと第２底面パッド２１３Ａとを導通させている。図４７に示すように、各連絡経路２３１Ａは、第２凹部１２０Ａの第２傾斜面１２２Ａを経由して第２底面１２１Ａに至っている。各連絡経路２３１Ａのうち第２傾斜面１２２Ａに形成された部位は、平面視においてｙ方向に沿って延びており、ｙ方向に対して傾斜していない。
連絡経路２３４Ａは、第２底面１２１Ａから第１傾斜面１１２Ａに至る経路を構成しており、第２底面パッド２１３Ａと第１傾斜面パッド２１２Ａとを導通させている。本実施形態においては、いくつかの連絡経路２３４Ａは、平面視においてｙ方向に沿って直線状に延びている。また、他の連絡経路２３４Ａは、第１傾斜面１１２Ａにおいて屈曲している。
連絡経路２３５Ａは、第２底面１２１Ａから第１傾斜面１１２Ａを経由して第１底面１１１Ａに至る経路を構成しており、第２底面パッド２１３Ａと第１底面パッド２１１Ａとを導通させている。本実施形態においては、いくつかの連絡経路２３５Ａは、平面視においてｙ方向に沿って直線状に延びている。また、他の連絡経路２３５Ａは、第２底面１２１Ａ、１１２Ａおよび第１底面１１１Ａのいずれかにおいて屈曲している。
連絡経路２３６Ａは、第１傾斜面１１２Ａから第１底面１１１Ａに至る経路を構成しており、第１傾斜面パッド２１２Ａと第１底面パッド２１１Ａとを導通させている。本実施形態においては、連絡経路２３６Ａは、１つの第１傾斜面パッド２１２Ａから複数の第１底面パッド２１１Ａへと延びている。また、連絡経路２３６Ａは、第１底面１１１Ａにおいて屈曲している。
なお、本実施形態においては、図４７における図中上方の左から２番目に位置する外部端子２２１Ａがいわゆるグランド端子とされている。またこの外部端子２２１Ａに導通する連絡経路２３１Ａ、第２底面パッド２１３Ａ、連絡経路２３４Ａ、第１傾斜面パッド２１２Ａ、連絡経路２３６Ａおよび第１底面パッド２１１Ａがグランド接続されている。
３つの方位センサ素子３１１Ａ，３１２Ａ，３１３Ａは、互いに異なる方向に沿う検出基準軸を有しており、たとえば地磁気に対する半導体装置１Ａの姿勢を検出するために用いられる。本実施形態においては、方位センサ素子３１１Ａ，３１２Ａ，３１３Ａは、図４７に示すように、磁心３１４Ａ，３１５Ａ，３１６Ａを有している。磁心３１４Ａ，３１５Ａ，３１６Ａは、所定の方向に延びる金属製の棒状部材であり、これらの長手方向が方位センサ素子３１１Ａ，３１２Ａ，３１３Ａの上記検出基準軸に相当する。方位センサ素子３１１Ａ，３１２Ａ，３１３Ａはさらに、磁心３１４Ａ，３１５Ａ，３１６Ａを取り囲むように形成されたコイル（図示略）を有している。方位センサ素子３１１Ａ，３１２Ａ，３１３Ａの厚さは、たとえば８０μｍ程度である。
本実施形態においては、方位センサ素子３１１Ａが第１底面１１１Ａに支持されており、３つの第１底面パッド２１１Ａを利用してはんだ３５１Ａを介して搭載されている。このような搭載形態により、方位センサ素子３１１Ａの磁心３１４Ａは、ｘ方向に沿っている。
方位センサ素子３１２Ａは、図４７における図中上方の第１傾斜面１１２Ａに支持されており、３つの第１傾斜面パッド２１２Ａを利用してはんだ３５１Ａを介して搭載されている。このような搭載形態により、方位センサ素子３１２Ａの磁心３１５Ａは、ｘ方向に対して直角であり、ｙｚ平面に含まれる方向に沿っている。この方向は、方位センサ素子３１２Ａを支持する第１傾斜面１１２Ａに対して平行である。
方位センサ素子３１３Ａは、図４７における図中下方の第１傾斜面１１２Ａに支持されており、３つの第１傾斜面パッド２１２Ａを利用してはんだ３５１Ａを介して搭載されている。このような搭載形態により、方位センサ素子３１３Ａの磁心３１６Ａは、ｘ方向に対して直角であり、ｙｚ平面に含まれる方向に沿っている。この方向は、方位センサ素子３１３Ａを支持する第１傾斜面１１２Ａに対して平行である。
また、本実施形態においては、方位センサ３１１Ａ，３１２Ａ，３１３Ａは、基板１００Ａ側の底面よりも、この底面とは反対側に位置する頂面が小とされている。また、これらの底面と頂面とをつなぐ側面は、底面と頂面とが離間する方向に対して傾いている。
集積回路素子３３０Ａは、３つの方位センサ素子３１１Ａ，３１２Ａ，３１３Ａを用いた方位検出処理を制御するためのものである。本実施形態においては、集積回路素子３３０Ａは、いわゆるＡＳＩＣ（Application Specific Integrated Circuit）素子として構成されており、その厚さが８０〜１００μｍ程度とされている。
集積回路素子３３０Ａは、第２底面１２１Ａに支持されており、第２底面パッド２１３Ａを利用してはんだ３５１Ａを介して搭載されている。図４７に示すように、集積回路素子３３０Ａは、ｙ方向に離間配置された複数の第２底面パッド２１３Ａを利用して搭載されることにより、２辺が支持される格好となっている。また、集積回路素子３３０Ａは、平面視において第１凹部１１０Ａの一部を除きその大部分を覆っている。また、集積回路素子３３０Ａは、平面視において、方位センサ素子３１１Ａ，３１２Ａのすべてと重なっており、また方位センサ素子３１３Ａの一部と重なっている。また、集積回路素子３３０Ａは、２つのコンデンサ３４３Ａとも重なっている。図４８および図４９に示すように、集積回路素子３３０Ａは、ｚ方向において第２凹部１２０Ａに内包されている。
方位センサ素子３１１Ａ，３１２Ａ，３１３Ａを用いた集積回路素子３３０Ａによる方位検出処理は、たとえば以下のようにして行われる。上述したとおり、方位センサ素子３１１Ａ，３１２Ａ，３１３Ａは、各々が上記コイルに取り囲まれた磁心３１４Ａ，３１５Ａ，３１６Ａを有している。方位センサ素子３１１Ａ，３１２Ａ，３１３Ａが上述した搭載形態とされることにより、方位センサ素子３１１Ａ，３１２Ａ，３１３Ａ、すなわち磁心３１４Ａ，３１５Ａ，３１６Ａは、互いに異なる方向に沿っている。これらの磁心３１４Ａ，３１５Ａ，３１６Ａが沿う方向は、集積回路素子３３０Ａに既知の情報として記憶されている。
２つのコンデンサ３４３Ａは、第１底面１１１Ａに配置されており、方位センサ素子３１１Ａを挟んでｘ方向に離間して配置されている。これにより、２つのコンデンサ３４３Ａと方位センサ素子３１１Ａとが、ｘ方向に並んで配置されている。
半導体装置１Ａは、たとえば特開２００６−４７２６７号公報に開示された手法に基いて方位センサ素子３１１Ａ，３１２Ａ，３１３Ａを用いることにより、地磁気に対してどのような姿勢であるかを、三次元的に検出することができる（三軸検出）。集積回路素子３３０Ａは、外部端子２２１Ａから外部からの指令によってあるいは自律的に、半導体装置１Ａの方位検出結果を信号として出力する。
封止樹脂４００Ａは、方位センサ素子３１１Ａ，３１２Ａ，３１３Ａ、集積回路素子３３０Ａおよび２つのコンデンサ３４３Ａを覆っており、凹部１０５Ａに充填されている。本実施形態においては、封止樹脂４００Ａは、第１封止樹脂４１０Ａおよび第２封止樹脂４２０Ａからなる。封止樹脂４００Ａは、ｘ方向両端面が基板１００Ａから露出している。また、封止樹脂４００Ａのｘ方向両端面は、基板１００Ａの２つの側面１０６Ａと面一となっている。
第１封止樹脂４１０Ａは、おおむね第１凹部１１０Ａに充填されており、方位センサ素子３１１Ａ，３１２Ａ，３１３Ａおよび２つのコンデンサ３４３Ａの全体を覆っている。一方、第１封止樹脂４１０Ａは、第２底面パッド２１３Ａおよび集積回路素子３３０Ａは覆っていない。
第２封止樹脂４２０Ａは、おおむね第２凹部１２０Ａに充填されており、集積回路素子３３０Ａのすべてを覆っている。一方、第２封止樹脂４２０Ａは、外部端子２２１Ａを露出させている。また、第２封止樹脂４２０Ａは、平面視において基板１００Ａのy方向外縁から内方に若干退避した位置に設けられている。
第１封止樹脂４１０Ａおよび第２封止樹脂４２０Ａの材質としては、たとえばエポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリベンゾオキサゾール（ＰＢＯ）樹脂、シリコーン樹脂が挙げられる。第１封止樹脂４１０Ａおよび第２封止樹脂４２０Ａは、透光性樹脂または非透光性樹脂のいずれであってもよいが、本実施形態においては、非透光性樹脂が好ましい。
次に、半導体装置１Ａの製造方法について、図５１〜図７１を参照しつつ以下に説明する。なお、これらの図においては、図４７のＸＬＶＩＩＩ−ＸＬＶＩＩＩ線に沿うｙｚ平面における断面を示している。
まず、図５１に示すように基板材料１００Ａ’を用意する。基板材料１００Ａ’は、半導体材料の単結晶からなり、本実施形態においては、Ｓｉ単結晶からなる。基板材料１００Ａ’の厚さは、たとえば６００μｍ程度である。基板材料１００Ａ’は、上述した半導体装置１Ａの基板１００Ａが複数個取りできるサイズである。すなわち、以降の製造工程においては、複数の半導体装置１Ａを一括して製造する手法を前提としている。１つの半導体装置１Ａを製造する方法であっても構わないが、工業上の効率を考慮すると、複数の半導体装置１Ａを一括して製造する手法が現実的である。
基板材料１００Ａ’は、ｚ方向において互いに反対側を向く主面１０１Ａおよび裏面１０２Ａを有している。本実施形態においては、主面１０１Ａとして結晶方位が（１００）である面、（１００）面を採用する。次いで、主面１０１Ａをたとえば酸化させることによりＳｉＯ2からなるマスク層１９１Ａを形成する。マスク層１９１Ａの厚さは、たとえば０．７〜１．０μｍ程度である。
次いで、図５２に示すように、マスク層１９１Ａに対してたとえばエッチングによるパターニングを行う。これにより、マスク層１９１Ａにたとえば各々がｘ方向に延び、ｙ方向に離間配置されたストライプ状の開口を形成する。この開口の形状および大きさは、最終的に得ようとする第１凹部１１０Ａの形状および大きさに応じて設定する。なお、同図においては、上記複数のストライプ状の開口の一つの断面を示している。
次いで、図５３に示すように、第１凹部１１０Ａを形成する。第１凹部１１０Ａの形成は、たとえばＫＯＨを用いた異方性エッチングによって行う。ＫＯＨは、Ｓｉ単結晶に対して良好な異方性エッチングを実現しうるアルカリエッチング溶液の一例である。この異方性エッチングを行うことにより、第１底面１１１Ａおよび２つの第１傾斜面１１２Ａと２つの第１傾斜面１１２Ａの端部どうしを繋ぐ２つの傾斜面（図示略）を有する第１凹部１１０Ａが形成される。あるいは、なお、マスク層１９１Ａのｘ方向両端が基板材料１００Ａ’のｘ方向両端に到達している場合、上記２つの傾斜面は、形成されなくてもよい。２つの第１傾斜面１１２Ａは、ｘ方向に延びるストライプ状とされた前記開口の長辺に対応しており、ｘ方向に長く延びている。また、第１底面１１１Ａもｘ方向に長く延びている。第１傾斜面１１２Ａがｘｙ平面に対してなす角度は、５５°程度となる。
次いで、図５４に示すように、マスク層１９１Ａに対してさらにパターニングを施すことにより、マスク層１９２Ａを形成する。マスク層１９２Ａは、マスク層１９１Ａよりもｙ方向における幅寸法が大である複数のストライプ状の開口を有しており、マスク層１９１Ａよりも開口面積が大となっている。この開口の形状および大きさは、最終的に得ようとする第２凹部１２０Ａの形状および大きさに応じて設定する。
次いで、図５５に示すように、凹部１０５Ａを形成する。凹部１０５Ａを形成するには、たとえば上述したＫＯＨを用いた異方性エッチングを行う。この異方性エッチングにより、第１凹部１１０Ａがより深く大きくなるとともに、新たに第２凹部１２０Ａが形成される。第２凹部１２０Ａは、第２底面１２１Ａと２つの第２傾斜面１２２Ａとを有する。なお、この段階での第２底面１２１Ａは、２つの第２底面１２１Ａが第１凹部１１０Ａをｙ方向に挟む構成を取りうる。あるいは、第２底面１２１Ａは、第１凹部１１０Ａを囲む長矩形環状となりうる。第２傾斜面１２２Ａは、第１傾斜面１１２Ａと同様に、ｘｙ平面となす角度が５５°程度となる。このように２回の異方性エッチングを経ることにより、第１凹部１１０Ａおよび第２凹部１２０Ａを有する、二段形状とされた凹部１０５Ａが形成される。本実施形態においては、第１凹部１１０Ａの深さが４００μｍ程度であり、第２凹部１２０Ａの深さが１２０μｍ程度である。
次いで、図５６に示すように、マスク層１９２Ａを除去する。この除去は、たとえばＨＦを用いたエッチングによって行う。この時点で、基板材料１００Ａ’は、図５７に示すように、複数の凹部１０５Ａが互いに平行に配置された構成となる。なお、本図においては、基板材料１００Ａ’の、ｘ方向およびｙ方向における一部を示している。
次いで、図５８に示すように、たとえばＳｉＯ2からなる絶縁層１０４Ａを形成する。絶縁層１０４Ａの形成は、基板材料１００Ａ’のうち裏面１０２Ａとは反対側部分全体を酸化させることにより行う。これにより、厚さがたとえば０．７〜１．０μｍ程度の絶縁層１０４Ａが得られる。
次いで、図５９に示すように、バリアシード層２０１Ａを形成する。バリアシード層２０１Ａの形成は、たとえばスパッタリングによって行う。具体的には、絶縁層１０４Ａ上にＴｉからなる層をスパッタリングによって形成する。このＴｉからなる層は、バリア層として機能する。次いで、上記バリア層上にＣｕからなる層をスパッタリングによって形成する。このＣｕからなる層は、シード層として機能する。このようなスパッタリングによってバリアシード層２０１Ａが得られる。
次いで、図６０に示すように、マスク層２９１Ａを形成する。マスク層２９１Ａの形成は、たとえば感光性のレジスト樹脂をスプレー塗布することによって行う。
次いで、図６１に示すように、マスク層２９１Ａに対してパターニングを施す。このパターニングは、マスク層２９１Ａに対してたとえばフォトリソグラフィの手法を用いた露光および現像を行うことにより、所望の部位を削除することによって行う。このパターニングによって得られたマスク層２９１Ａの形状は、上述した配線層２００Ａの形状に対応している。なお、凹部１０５Ａがある程度の深さを有することに対応して、上記露光の焦点深さを変化させながら、複数回の上記露光を行なってもよい。
次いで、図６２に示すように、めっき層２０２Ａを形成する。めっき層２０２Ａの形成は、たとえばバリアシード層２０１Ａの上記シード層を利用した電解メッキによって行う。この結果、たとえばＣｕからなるめっき層２０２Ａが得られる。めっき層２０２Ａの厚さは、たとえば５μｍ程度である。めっき層２０２Ａは、上述した配線層２００Ａの形状となっている。
次いで、図６３に示すように、マスク層２９１Ａを削除する。次いで、図６４に示すように、バリアシード層２０１Ａのうちめっき層２０２Ａから露出した部分を除去する。バリアシード層２０１Ａの除去は、たとえばウエットエッチングによって行う。これにより、ともにパターニングが施されたバリアシード層２０１Ａおよびめっき層２０２Ａからなる配線層２００Ａが得られる。
次いで、図６５に示すように、方位センサ素子３１１Ａ，３１２Ａ，３１３Ａを搭載する。方位センサ素子３１１Ａ，３１２Ａ，３１３Ａには、はんだ３５１Ａとなるはんだボールを形成しておく。また、これらのはんだボールには、フラックスを塗布しておく。このフラックスの粘着性を利用して、方位センサ素子３１１Ａを第１底面１１１Ａに載置し、方位センサ素子３１２Ａ，３１３Ａを第１傾斜面１１２Ａに載置する。そして、リフロー炉によって上記はんだボールを溶融させた後に硬化させることにより、方位センサ素子３１１Ａ，３１２Ａ，３１３Ａの搭載が完了する。また、２つのコンデンサ３４３Ａを第１底面１１１Ａに搭載する。方位センサ素子３１１Ａ，３１２Ａ，３１３Ａおよび２つのコンデンサ３４３Ａを一組の素子として、各凹部１０５Ａにおいて複数組の素子をｘ方向に等ピッチで同様に搭載する。これにより、複数個の半導体装置１Ａを構成するための複数組の素子の搭載が完了する。
次いで、図６６に示すように、第１封止樹脂４１０Ａを形成する。第１封止樹脂４１０Ａの形成は、たとえば浸透性に優れるとともに、感光することによって硬化する樹脂材料を主に第１凹部１１０Ａに充填し、これを硬化させることによって行う。この際、この樹脂材料によって方位センサ素子３１１Ａ，３１２Ａ，３１３Ａおよび２つのコンデンサ３４３Ａの全体を覆っておく。一方、第２底面１２１Ａの第２底面パッド２１３Ａを確実に露出させておく。なお、第１封止樹脂４１０Ａを形成するための材料を例示すると、たとえばエポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリベンゾオキサゾール（ＰＢＯ）樹脂、シリコーン樹脂が挙げられる。第１封止樹脂４１０Ａは、透光性樹脂または非透光性樹脂のいずれであってもよいが、本実施形態においては、非透光性樹脂が好ましい。
次いで、図６７に示すように、集積回路素子３３０Ａを搭載する。集積回路素子３３０Ａには、はんだ３５１Ａとなるはんだボールを形成しておく。また、これらのはんだボールには、フラックスを塗布しておく。このフラックスの粘着性を利用して、集積回路素子３３０Ａを第２底面１２１Ａに載置する。そして、リフロー炉によって上記はんだボールを溶融させた後に硬化させることにより、集積回路素子３３０Ａの搭載が完了する。
次いで、図６８に示すように、第２封止樹脂４２０Ａを形成する。第２封止樹脂４２０Ａの形成は、たとえば浸透性に優れるとともに、感光することによって硬化する樹脂材料を主に第２凹部１２０Ａに充填し、これを硬化させることによって行う。この際、この樹脂材料によって集積回路素子３３０Ａの全体を覆っておく。一方、主面１０１Ａ上のめっき層２０２Ａの一部を確実に露出させておく。また、後述する切断領域には、第２封止樹脂４２０Ａが重ならないように形成する。なお、第２封止樹脂４２０Ａを形成するための材料を例示すると、たとえばエポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリベンゾオキサゾール（ＰＢＯ）樹脂、シリコーン樹脂が挙げられる。第２封止樹脂４２０Ａは、透光性樹脂または非透光性樹脂のいずれであってもよいが、本実施形態においては、非透光性樹脂が好ましい。
次いで、図６９に示すように、外部端子２２１Ａに、たとえばＮｉ，Ｐｄ，Ａｕなどの金属を無電解めっきすることによってｚ方向に膨出するバンプを形成する。
次いで、図７０に示すように、基板材料１００Ａ’を複数の切断線ＣＬによって切断し、基板材料１００Ａ’を個片化する。この切断においては、上記個片毎に上述した一組の素子が含まれるように切断する。また、ｘ方向に延びる切断線ＣＬは、封止樹脂４００Ａ（第２封止樹脂４２０Ａ）からストライプ状に露出した主面１０１Ａ内に位置させることが好ましい。
切断線ＣＬに沿った切断は、図７１に示すように、たとえばダイサーＤｃを用いて行う。なお、ｘ方向に延びる切断線ＣＬに沿った切断の際は、ダイサーＤｃによって基板材料１００Ａ’のみを切断し、第２封止樹脂４２０Ａは切断しない。この切断を経ることにより、図４６〜図４９に示した半導体装置１Ａが得られる。
次に、半導体装置１Ａおよび半導体装置１Ａの製造方法の作用について説明する。
本実施形態によれば、３つの方位センサ素子３１１Ａ，３１２Ａ，３１３Ａが半導体材料からなる基板１００Ａの凹部１０５Ａの第１凹部１１０Ａに収容されている。このため、３つの方位センサ素子３１１Ａ，３１２Ａ，３１３Ａを支持するためのリードを設ける必要がない。リードを金型成形する場合と比較して、半導体材料からなる基板１００Ａは、形状を作り変えるために発生する費用が少ない。したがって、半導体装置１Ａのコストを低減することができる。特に、半導体装置１Ａを少量生産する場合に、コスト低減効果が顕著である。凹部１０５Ａが開口部１３０Ａを有することにより、第１底面１１１Ａの面積をｘ方向に拡大することが可能である。これは、方位センサ素子３１１Ａや２つのコンデンサ３４３Ａを第１底面１１１Ａに配置しつつ、半導体装置１Ａの小型化を図るのに適している。特に凹部１０５Ａが２つの開口部１３０Ａを有することにより、第１底面１１１Ａは、半導体装置１Ａのｘ方向両端に及んでいる。これは、半導体装置１Ａの小型化に好適である。
凹部１０５Ａを第１凹部１１０Ａおよび第２凹部１２０Ａによって二段形状に形成することにより、第１凹部１１０Ａを方位センサ素子３１１Ａ，３１２Ａ，３１３Ａおよび２つのコンデンサ３４３Ａを収容する専用の空間として用いることができる。
方位センサ素子３１２Ａ，３１３Ａが第１傾斜面１１２Ａによって支持されていることにより、方位センサ素子３１２Ａ，３１３Ａの方位検出軸を規定する磁心３１５Ａ，３１６Ａを正確に既知の角度に設定することができる。これは、半導体装置１Ａによる３軸検出をより正確に行うのに適している。方位センサ素子３１１Ａが、第１底面１１１Ａに支持されていることにより、方位センサ素子３１１Ａの磁心３１４Ａを方位センサ素子３１２Ａ，３１３Ａの磁心３１５Ａ，３１６Ａに対して異なる角度で正確に設置することができる。また、磁心３１４Ａと磁心３１５Ａ，３１６Ａとを比較的大きい角度をなす位置関係とすることができる。これは、半導体装置１Ａの検出精度向上に有利である。
方位センサ３１１Ａ，３１２Ａ，３１３Ａが、上述した傾斜した側面を有することにより、方位センサ３１１Ａ，３１２Ａ，３１３Ａのうち隣り合うものどうしが干渉することを回避することができる。これにより、半導体装置１Ａの小型化を図ることができる。
基板１００Ａが、Ｓｉに代表される半導体材料の単結晶からなることにより、第１傾斜面１１２Ａおよび第２傾斜面１２２Ａを第１底面１１１Ａおよび第２底面１２１Ａに対して既知の所定角度だけ正確に傾いた面として仕上げることができる。特に、基板１００ＡがＳｉからなり、主面１０１Ａとして（１００）面を採用することにより、第１底面１１１Ａおよび第２底面１２１Ａに対する４つの第１傾斜面１１２Ａおよび４つの第２傾斜面１２２Ａの角度をいずれも５５°程度に設定することができる。これにより、半導体装置１Ａをバランスの良い形状構成とすることが可能である。
集積回路素子３３０Ａが、第２底面１２１Ａに支持されるとともに、平面視において第１凹部１１０Ａの一部と重なることにより、ｚ方向において方位センサ素子３１１Ａ，３１２Ａ，３１３Ａと集積回路素子３３０Ａとを立体的に配置することができる。これにより、半導体装置１Ａの小型化と高機能化とを両立することができる。
集積回路素子３３０Ａが、少なくとも第２底面１２１Ａのうち第１凹部１１０Ａを挟む２つの部位によって支持されていることにより、集積回路素子３３０Ａを安定して支持することができる。
主面１０１Ａに外部端子２２１Ａが形成されていることにより、外部端子２２１Ａ側（主面１０１Ａ側）を実装側として、半導体装置１Ａをいわゆる面実装することができる。
第２底面１２１Ａに第２底面パッド２１３Ａを形成することにより、集積回路素子３３０Ａを第２底面１２１Ａに適切に搭載することができる。
第１底面１１１Ａに第１底面パッド２１１Ａを形成することにより、方位センサ素子３１１Ａを第１底面１１１Ａに沿った姿勢で、確実に搭載することができる。第１傾斜面１１２Ａに第１傾斜面パッド２１２Ａを形成することにより、方位センサ素子３１２Ａ，３１３Ａを第１傾斜面１１２Ａに沿った姿勢で、確実に搭載することができる。
配線層２００Ａが連絡経路２３１Ａ，２３４Ａ，２３５Ａ，２３６Ａを有することにより、外部端子２２１Ａ、第２底面パッド２１３Ａ、第１底面パッド２１１Ａおよび第１傾斜面パッド２１２Ａのうち所望のものどうしを適切に導通させることができる。連絡経路２３１Ａが第２傾斜面１２２Ａを経由していることにより、立体的な形状とされた基板１００Ａに形成された外部端子２２１Ａおよび第２底面パッド２１３Ａを適切に導通させることが可能であり、断線などのおそれが少ない。また、連絡経路２３４Ａ，２３５Ａ，２３６Ａが第１傾斜面１１２Ａを経由することにより、断線などのおそれが少ない。
３つの方位センサ素子３１１Ａ，３１２Ａ，３１３Ａおよび２つのコンデンサ３４３Ａが封止樹脂４００Ａに覆われていることにより、これらの方位センサ素子３１１Ａ，３１２Ａ，３１３Ａおよび２つのコンデンサ３４３Ａを適切に保護することができる。封止樹脂４００Ａを第１封止樹脂４１０Ａおよび第２封止樹脂４２０Ａからなる構成とすることにより、第１凹部１１０Ａおよび第２凹部１２０Ａからなる二段形状とされた凹部１０５Ａを適切に埋め尽くすことができる。
第１封止樹脂４１０Ａが主に第１凹部１１０Ａに充填される構成とすることにより、集積回路素子３３０Ａが搭載される前に、３つの方位センサ素子３１１Ａ，３１２Ａ，３１３Ａおよび２つのコンデンサ３４３Ａを適切に覆うことができる。また、第２封止樹脂４２０Ａによって集積回路素子３３０Ａを覆うことにより、集積回路素子３３０Ａと３つの方位センサ素子３１１Ａ，３１２Ａ，３１３Ａおよび２つのコンデンサ３４３Ａとの間に意図しない隙間が生じないように封止樹脂４００Ａを形成することができる。第２封止樹脂４２０Ａが外部端子２２１Ａを露出させていることにより、半導体装置１Ａを容易に面実装可能であるとともに、半導体装置１Ａが実装されるたとえば回路基板と集積回路素子３３０Ａや３つの方位センサ素子３１１Ａ，３１２Ａ，３１３Ａおよび２つのコンデンサ３４３Ａが不当に導通してしまうことを適切に回避することができる。
図７２〜図７４は、本発明の第二実施形態に基づく半導体装置を示している。本実施形態の半導体装置１Ｂは、基板１００Ｂ、配線層２００Ｂ、３つの方位センサ素子３１１Ｂ，３１２Ｂ，３１３Ｂ、集積回路素子３３０Ｂ、２つのコンデンサ３４３Ｂおよび封止樹脂４００Ｂを備えている。なお、図７２においては、理解の便宜上、封止樹脂４００Ｂを省略しており、３つの方位センサ素子３１１Ｂ，３１２Ｂ，３１３Ｂ、集積回路素子３３０Ｂおよび２つのコンデンサ３４３Ｂを想像線で示している。図７３は、図７２におけるＬＸＸＩＩＩ−ＬＸＸＩＩＩ線に沿うｙｚ平面における断面図であり、図７４は、図７２におけるＬＸＸＩＶ−ＬＸＸＩＶ線に沿うｚｘ平面における断面図である。
半導体装置１Ｂは、以下に説明する構成により、３方向の方位を検出可能であり、かつ面実装可能な方位検出モジュールとして構成されている。半導体装置１Ｂのサイズの一例を挙げると、平面視寸法が１．５ｍｍＸ２．５ｍ程度、厚さが０．６ｍｍ程度である。
基板１００Ｂは、半導体装置１Ｂの土台となるものであり、基材１０３Ｂおよび絶縁層１０４Ｂからなる。基板１００Ｂは、主面１０１Ｂ、裏面１０２Ｂ、一対の側面１０６Ｂおよび凹部１０５Ｂを有する。基板１００Ｂの厚さは、たとえば６００μｍ程度である。なお、本実施形態においては、主面１０１Ｂおよび裏面１０２Ｂがｚ方向において互いに反対側を向いており、ｚ方向が半導体装置１Ｂの厚さ方向に相当する。また、ｘ方向およびｙ方向は、いずれもｚ方向に対して直角である。一対の側面１０６Ｂは、いずれも主面１０１Ｂに繋がっており、ｘ方向において互いに反対側を向いている。
基材１０３Ｂは、半導体材料の単結晶からなり、本実施形態においては、Ｓｉ単結晶からなる。また、絶縁層１０４Ｂは、本実施形態においては、ＳｉＯ2からなる。なお、基材１０３Ｂの材質は、Ｓｉに限定されず、後述する意図を満たす凹部１０５Ｂを形成可能なものであればよい。絶縁層１０４Ｂは、基材１０３Ｂのうち裏面１０２Ｂとは反対側から臨む部分を覆っている。絶縁層１０４Ｂの厚さは、たとえば０．１〜１．０μｍ程度である。
本実施形態においては、主面１０１Ｂとして、基材１０３Ｂの（１００）面が採用されている。凹部１０５Ｂは、主面１０１Ｂから裏面１０２Ｂに向かって凹んでいる。凹部１０５Ｂは、一対の側面１０６Ｂに開口する一対の開口部１３０Ｂを有している。なお、後述する本願が意図する効果を好適に奏するには、凹部１０５Ｂが一対の開口部１３０Ｂを有することが好ましいが、本願はこれに限定されず、一方のみの開口部１３０Ｂを有する構成であってもよい。また、凹部１０５Ｂは、ｙｘ平面における断面形状が一定である。本実施形態においては、凹部１０５Ｂは、第１凹部１１０Ｂおよび第２凹部１２０Ｂからなる。第１凹部１１０Ｂは、裏面１０２Ｂ側に位置し、第１底面１１１Ｂおよび２つの第１傾斜面１１２Ｂを有する。第２凹部１２０Ｂは、第１凹部１１０Ｂよりも主面１０１Ｂ側に位置し、２つの第２底面１２１Ｂおよび２つの第２傾斜面１２２Ｂを有する。これらの第１凹部１１０Ｂおよび第２凹部１２０Ｂの形状は、主面１０１Ｂとして（１００）面が採用されていることに依存している。
凹部１０５Ｂが形成されていることにより、主面１０１Ｂは、ｙ方向に離間した２つの部位からなる。
第１凹部１１０Ｂは、平面視矩形状である。第１凹部１１０Ｂの深さは、たとえば４００μｍ程度である。第１底面１１１Ｂは、平面視矩形状である。２つの第１傾斜面１１２Ｂは、平面視において第１底面１１１Ｂを挟み、かつ互いに略合同な矩形状である。各第１傾斜面１１２Ｂは、第１底面１１１Ｂに対して傾いている。本実施形態においては、第１傾斜面１１２Ｂのｘｙ平面に対する角度が５５°程度である。なお、第１傾斜面１１２Ｂが互いに略合同な略台形状であり、かつ上記角度が５５°である点は、主面１０１Ｂとして（１００）面を採用したことに依存している。
第２凹部１２０Ｂは、平面視矩形状である。第２凹部１２０Ｂの深さは、たとえば１２０μｍ程度である。２つの第２底面１２１Ｂは、平面視矩形状であり、第１凹部１１０Ｂを挟んでいる。また、各第２底面１２１Ｂは、第１傾斜面１１２Ｂに繋がっている。２つの第２傾斜面１２２Ｂは、平面視において２つの第２底面１２１Ｂおよび第１凹部１１０Ｂを囲み、略矩形状である。各第２傾斜面１２２Ｂは、第２底面１２１Ｂに対して傾いている。本実施形態においては、第２傾斜面１２２Ｂのｘｙ平面に対する角度が５５°程度である。なお、第２傾斜面１２２Ｂが略台形状であり、かつ上記角度が５５°である点は、主面１０１Ｂとして（１００）面を採用したことに依存している。
配線層２００Ｂは、３つの方位センサ素子３１１Ｂ，３１２Ｂ，３１３Ｂ、集積回路素子３３０Ｂ、および２つのコンデンサ３４３Ｂを搭載し、これらに入出力する電流経路を構成するためのものである。配線層２００Ｂは、絶縁層１０４Ｂ上に形成されており、本実施形態においては、バリアシード層２０１Ｂとめっき層２０２Ｂとが積層された構造となっている。
バリアシード層２０１Ｂは、所望のめっき層２０２Ｂを形成するためのいわゆる下地層であり、絶縁層１０４Ｂ上に形成されている。バリアシード層２０１Ｂは、絶縁層１０４Ｂ上に形成されたたとえばバリア層としてのＴｉ層とこのバリア層上に積層されたシード層としてのＣｕ層とからなる。バリアシード層２０１Ｂは、たとえばスパッタリングによって形成される。
めっき層２０２Ｂは、たとえばＣｕからなりバリアシード層２０１Ｂを利用した電解めっきによって形成される。めっき層２０２Ｂの厚さは、たとえば５μｍ程度である。
本実施形態においては、配線層２００Ｂは、第１底面パッド２１１Ｂ、第１傾斜面パッド２１２Ｂ、第２底面パッド２１３Ｂ、外部端子２２２Ｂおよび連絡経路２３４Ｂ，２３５Ｂ，２３６Ｂを有している。
第１底面パッド２１１Ｂは、第１凹部１１０Ｂの第１底面１１１Ｂに形成されており、たとえば矩形状である。本実施形態においては、６つの第１底面パッド２１１Ｂが形成されている。本実施形態においては、第１底面パッド２１１Ｂは、方位センサ素子３１１Ｂおよび２つのコンデンサ３４３Ｂを搭載するために用いられる。
第１傾斜面パッド２１２Ｂは、第１凹部１１０Ｂの２つの第１傾斜面１１２Ｂに形成されており、たとえば矩形状である。本実施形態においては、第１底面１１１Ｂを挟んでｙ方向に離れて配置された２つの第１傾斜面１１２Ｂに２つずつの第１傾斜面パッド２１２Ｂが形成されている。各第１傾斜面１１２Ｂの２つの第１傾斜面パッド２１２Ｂは、ｘ方向に並んで配置されている。本実施形態においては、第１傾斜面パッド２１２Ｂは、方位センサ素子３１２Ｂ，３１３Ｂを搭載するために用いられる。
第２底面パッド２１３Ｂは、第２凹部１２０Ｂの２つの第２底面１２１Ｂに形成されており、たとえば矩形状である。本実施形態においては、各第２底面１２１Ｂにおいて、８個の第２底面パッド２１３Ｂがｘ方向に沿って配列されており、２つの第２底面パッド２１３Ｂがｘ方向に離間して配置されている。本実施形態においては、第２底面パッド２１３Ｂは、集積回路素子３３０Ｂを搭載するために用いられる。
外部端子２２２Ｂは、裏面１０２Ｂに形成されており、半導体装置１Ｂをたとえば図示しない電子機器の回路基板に面実装するために用いられる。外部端子２２２Ｂは、上述したバリアシード層２０１Ｂおよびめっき層２０２Ｂ上に、さらにたとえばＮｉ，Ｐｄ，Ｅｕなどの金属を無電解めっきすることによって得られたバンプが形成された構造とされている。これにより、図７３に示すように、外部端子２２２Ｂは、ｚ方向に膨出した形状となっている。第１底面パッド２１１Ｂ、第１傾斜面パッド２１２Ｂおよび第２底面パッド２１３Ｂと外部端子２２２Ｂとを導通させるために、半導体装置１Ｂは、複数のスルーホール経路２４０Ｂを有している。各スルーホール経路２４０Ｂは、基板１００Ｂを第２底面１２１Ｂから裏面１０２Ｂへと貫通しており、たとえばめっき層２０２Ｂと同様のＣｕからなる。スルーホール経路２４０Ｂは、めっき層２０２Ｂを形成する手法と同様の手法で同時に形成してもよい。複数の外部端子２２２Ｂが設けられていることにより、半導体装置１Ｂは、裏面１０２Ｂ側が実装面とされている。
連絡経路２３４Ｂ，２３５Ｂ，２３６Ｂは、第１底面パッド２１１Ｂ、第１傾斜面パッド２１２Ｂおよび第２底面パッド２１３Ｂを互いに導通させる経路を構成するためのものである。
連絡経路２３４Ｂは、第２底面１２１Ｂから第１傾斜面１１２Ｂに至る経路を構成しており、第２底面パッド２１３Ｂと第１傾斜面パッド２１２Ｂとを導通させている。本実施形態においては、いくつかの連絡経路２３４Ｂは、平面視においてｙ方向に沿って直線状に延びている。また、他の連絡経路２３４Ｂは、第１傾斜面１１２Ｂにおいて屈曲している。
連絡経路２３５Ｂは、第２底面１２１Ｂから第１傾斜面１１２Ｂを経由して第１底面１１１Ｂに至る経路を構成しており、第２底面パッド２１３Ｂと第１底面パッド２１１Ｂとを導通させている。本実施形態においては、いくつかの連絡経路２３５Ｂは、平面視においてｙ方向に沿って直線状に延びている。また、他の連絡経路２３５Ｂは、第２底面１２１Ｂ、１１２Ｂおよび第１底面１１１Ｂのいずれかにおいて屈曲している。
連絡経路２３６Ｂは、第１傾斜面１１２Ｂから第１底面１１１Ｂに至る経路を構成しており、第１傾斜面パッド２１２Ｂと第１底面パッド２１１Ｂとを導通させている。本実施形態においては、連絡経路２３６Ｂは、１つの第１傾斜面パッド２１２Ｂから複数の第１底面パッド２１１Ｂへと延びている。また、連絡経路２３６Ｂは、第１底面１１１Ｂにおいて屈曲している。
なお、本実施形態においては、図７２における図中上方の列における左から３番目に位置する第２底面パッド２１３Ｂがいわゆるグランド接続されている。またこの第２底面パッド２１３Ｂに導通する外部端子２２２Ｂ、連絡経路２３４Ｂ、第１傾斜面パッド２１２Ｂ、連絡経路２３６Ｂおよび第１底面パッド２１１Ｂがグランド接続されている。
３つの方位センサ素子３１１Ｂ，３１２Ｂ，３１３Ｂは、互いに異なる方向に沿う検出基準軸を有しており、たとえば地磁気に対する半導体装置１Ｂの姿勢を検出するために用いられる。本実施形態においては、方位センサ素子３１１Ｂ，３１２Ｂ，３１３Ｂは、図４７に示すように、磁心３１４Ｂ，３１５Ｂ，３１６Ｂを有している。磁心３１４Ｂ，３１５Ｂ，３１６Ｂは、所定の方向に延びる金属製の棒状部材であり、これらの長手方向が方位センサ素子３１１Ｂ，３１２Ｂ，３１３Ｂの上記検出基準軸に相当する。方位センサ素子３１１Ｂ，３１２Ｂ，３１３Ｂはさらに、磁心３１４Ｂ，３１５Ｂ，３１６Ｂを取り囲むように形成されたコイル（図示略）を有している。方位センサ素子３１１Ｂ，３１２Ｂ，３１３Ｂの厚さは、たとえば８０μｍ程度である。
本実施形態においては、方位センサ素子３１１Ｂが第１底面１１１Ｂに支持されており、３つの第１底面パッド２１１Ｂを利用してはんだ３５１Ｂを介して搭載されている。このような搭載形態により、方位センサ素子３１１Ｂの磁心３１４Ｂは、ｘ方向に沿っている。
方位センサ素子３１２Ｂは、図４７における図中上方の第１傾斜面１１２Ｂに支持されており、３つの第１傾斜面パッド２１２Ｂを利用してはんだ３５１Ｂを介して搭載されている。このような搭載形態により、方位センサ素子３１２Ｂの磁心３１５Ｂは、ｘ方向に対して直角であり、ｙｚ平面に含まれる方向に沿っている。この方向は、方位センサ素子３１２Ｂを支持する第１傾斜面１１２Ｂに対して平行である。
方位センサ素子３１３Ｂは、図４７における図中下方の第１傾斜面１１２Ｂに支持されており、３つの第１傾斜面パッド２１２Ｂを利用してはんだ３５１Ｂを介して搭載されている。このような搭載形態により、方位センサ素子３１３Ｂの磁心３１６Ｂは、ｘ方向に対して直角であり、ｙｚ平面に含まれる方向に沿っている。この方向は、方位センサ素子３１３Ｂを支持する第１傾斜面１１２Ｂに対して平行である。
また、本実施形態においては、方位センサ３１１Ｂ，３１２Ｂ，３１３Ｂは、基板１００Ｂ側の底面よりも、この底面とは反対側に位置する頂面が小とされている。また、これらの底面と頂面とをつなぐ側面は、底面と頂面とが離間する方向に対して傾いている。
集積回路素子３３０Ｂは、３つの方位センサ素子３１１Ｂ，３１２Ｂ，３１３Ｂを用いた方位検出処理を制御するためのものである。本実施形態においては、集積回路素子３３０Ｂは、いわゆるＢＳＩＣ（Application Specific Integrated Circuit）素子として構成されており、その厚さが８０〜１００μｍ程度とされている。
集積回路素子３３０Ｂは、第２底面１２１Ｂに支持されており、第２底面パッド２１３Ｂを利用してはんだ３５１Ｂを介して搭載されている。図７２に示すように、集積回路素子３３０Ｂは、ｙ方向に離間配置された複数の第２底面パッド２１３Ｂを利用して搭載されることにより、２辺が支持される格好となっている。また、集積回路素子３３０Ｂは、平面視において第１凹部１１０Ｂの一部を除きその大部分を覆っている。また、集積回路素子３３０Ｂは、平面視において、方位センサ素子３１１Ｂ，３１２Ｂのすべてと重なっており、また方位センサ素子３１３Ｂの一部と重なっている。また、集積回路素子３３０Ｂは、２つのコンデンサ３４３Ｂとも重なっている。図７３および図７４に示すように、集積回路素子３３０Ｂは、ｚ方向においてその一部が第２凹部１２０Ｂに内包されている。
方位センサ素子３１１Ｂ，３１２Ｂ，３１３Ｂを用いた集積回路素子３３０Ｂによる方位検出処理は、たとえば以下のようにして行われる。上述したとおり、方位センサ素子３１１Ｂ，３１２Ｂ，３１３Ｂは、各々が上記コイルに取り囲まれた磁心３１４Ｂ，３１５Ｂ，３１６Ｂを有している。方位センサ素子３１１Ｂ，３１２Ｂ，３１３Ｂが上述した搭載形態とされることにより、方位センサ素子３１１Ｂ，３１２Ｂ，３１３Ｂ、すなわち磁心３１４Ｂ，３１５Ｂ，３１６Ｂは、互いに異なる方向に沿っている。これらの磁心３１４Ｂ，３１５Ｂ，３１６Ｂが沿う方向は、集積回路素子３３０Ｂに既知の情報として記憶されている。
２つのコンデンサ３４３Ｂは、第１底面１１１Ｂに配置されており、方位センサ素子３１１Ｂを挟んでｘ方向に離間して配置されている。これにより、２つのコンデンサ３４３Ｂと方位センサ素子３１１Ｂとが、ｘ方向に並んで配置されている。
半導体装置１Ｂは、たとえば特開２００６−４７２６７号公報に開示された手法に基いて方位センサ素子３１１Ｂ，３１２Ｂ，３１３Ｂを用いることにより、地磁気に対してどのような姿勢であるかを、三次元的に検出することができる（三軸検出）。集積回路素子３３０Ｂは、外部端子２２２Ｂから外部からの指令によってあるいは自律的に、半導体装置１Ｂの方位検出結果を信号として出力する。
封止樹脂４００Ｂは、方位センサ素子３１１Ｂ，３１２Ｂ，３１３Ｂ、および２つのコンデンサ３４３Ｂの全体と集積回路素子３３０Ｂの一部とを覆っており、凹部１０５Ｂに充填されている。本実施形態においては、封止樹脂４００Ｂは、第１封止樹脂４１０Ｂおよび第２封止樹脂４２０Ｂからなる。封止樹脂４００Ｂは、ｘ方向両端面が基板１００Ｂから露出している。また、封止樹脂４００Ｂのｘ方向両端面は、基板１００Ｂの２つの側面１０６Ｂと面一となっている。
第１封止樹脂４１０Ｂは、おおむね第１凹部１１０Ｂに充填されており、方位センサ素子３１１Ｂ，３１２Ｂ，３１３Ｂおよび２つのコンデンサ３４３Ｂの全体を覆っている。一方、第１封止樹脂４１０Ｂは、第２底面パッド２１３Ｂおよび集積回路素子３３０Ｂは覆っていない。
第２封止樹脂４２０Ｂは、おおむね第２凹部１２０Ｂに充填されており、集積回路素子３３０Ｂの一部を覆っている。これにより、集積回路素子３３０Ｂの上面は、第２封止樹脂４２０Ｂ（封止樹脂４００Ｂ）から露出している。また、第２封止樹脂４２０Ｂは、平面視において基板１００Ｂのｙ方向外縁から内方に若干退避した位置に設けられている。
第１封止樹脂４１０Ｂおよび第２封止樹脂４２０Ｂの材質としては、たとえばエポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリベンゾオキサゾール（ＰＢＯ）樹脂、シリコーン樹脂が挙げられる。第１封止樹脂４１０Ｂおよび第２封止樹脂４２０Ｂは、透光性樹脂または非透光性樹脂のいずれであってもよいが、本実施形態においては、非透光性樹脂が好ましい。
次に、半導体装置１Ｂの作用について説明する。
本実施形態によれば、３つの方位センサ素子３１１Ｂ，３１２Ｂ，３１３Ｂが半導体材料からなる基板１００Ｂの凹部１０５Ｂの第１凹部１１０Ｂに収容されている。このため、３つの方位センサ素子３１１Ｂ，３１２Ｂ，３１３Ｂを支持するためのリードを設ける必要がない。リードを金型成形する場合と比較して、半導体材料からなる基板１００Ｂは、形状を作り変えるために発生する費用が少ない。したがって、半導体装置１Ｂのコストを低減することができる。特に、半導体装置１Ｂを少量生産する場合に、コスト低減効果が顕著である。凹部１０５Ｂが開口部１３０Ｂを有することにより、第１底面１１１Ｂの面積をｘ方向に拡大することが可能である。これは、方位センサ素子３１１Ｂや２つのコンデンサ３４３Ｂを第１底面１１１Ｂに配置しつつ、半導体装置１Ｂの小型化を図るのに適している。特に凹部１０５Ｂが２つの開口部１３０Ｂを有することにより、第１底面１１１Ｂは、半導体装置１Ｂのｘ方向両端に及んでいる。これは、半導体装置１Ｂの小型化に好適である。
凹部１０５Ｂを第１凹部１１０Ｂおよび第２凹部１２０Ｂによって二段形状に形成することにより、第１凹部１１０Ｂを方位センサ素子３１１Ｂ，３１２Ｂ，３１３Ｂおよび２つのコンデンサ３４３Ｂを収容する専用の空間として用いることができる。
方位センサ素子３１２Ｂ，３１３Ｂが第１傾斜面１１２Ｂによって支持されていることにより、方位センサ素子３１２Ｂ，３１３Ｂの方位検出軸を規定する磁心３１５Ｂ，３１６Ｂを正確に既知の角度に設定することができる。これは、半導体装置１Ｂによる３軸検出をより正確に行うのに適している。方位センサ素子３１１Ｂが、第１底面１１１Ｂに支持されていることにより、方位センサ素子３１１Ｂの磁心３１４Ｂを方位センサ素子３１２Ｂ，３１３Ｂの磁心３１５Ｂ，３１６Ｂに対して異なる角度で正確に設置することができる。また、磁心３１４Ｂと磁心３１５Ｂ，３１６Ｂとを比較的大きい角度をなす位置関係とすることができる。これは、半導体装置１Ｂの検出精度向上に有利である。
方位センサ３１１Ｂ，３１２Ｂ，３１３Ｂが、上述した傾斜した側面を有することにより、方位センサ３１１Ｂ，３１２Ｂ，３１３Ｂのうち隣り合うものどうしが干渉することを回避することができる。これにより、半導体装置１Ｂの小型化を図ることができる。
基板１００Ｂが、Ｓｉに代表される半導体材料の単結晶からなることにより、第１傾斜面１１２Ｂおよび第２傾斜面１２２Ｂを第１底面１１１Ｂおよび第２底面１２１Ｂに対して既知の所定角度だけ正確に傾いた面として仕上げることができる。特に、基板１００ＢがＳｉからなり、主面１０１Ｂとして（１００）面を採用することにより、第１底面１１１Ｂおよび第２底面１２１Ｂに対する４つの第１傾斜面１１２Ｂおよび４つの第２傾斜面１２２Ｂの角度をいずれも５５°程度に設定することができる。これにより、半導体装置１Ｂをバランスの良い形状構成とすることが可能である。
集積回路素子３３０Ｂが、第２底面１２１Ｂに支持されるとともに、平面視において第１凹部１１０Ｂの一部と重なることにより、ｚ方向において方位センサ素子３１１Ｂ，３１２Ｂ，３１３Ｂと集積回路素子３３０Ｂとを立体的に配置することができる。これにより、半導体装置１Ｂの小型化と高機能化とを両立することができる。
集積回路素子３３０Ｂが、少なくとも第２底面１２１Ｂのうち第１凹部１１０Ｂを挟む２つの部位によって支持されていることにより、集積回路素子３３０Ｂを安定して支持することができる。
裏面１０２Ｂに外部端子２２２Ｂが形成されていることにより、外部端子２２２Ｂ側（裏面１０２Ｂ側）を実装側として、半導体装置１Ｂをいわゆる面実装することができる。
第２底面１２１Ｂに第２底面パッド２１３Ｂを形成することにより、集積回路素子３３０Ｂを第２底面１２１Ｂに適切に搭載することができる。
第１底面１１１Ｂに第１底面パッド２１１Ｂを形成することにより、方位センサ素子３１１Ｂを第１底面１１１Ｂに沿った姿勢で、確実に搭載することができる。第１傾斜面１１２Ｂに第１傾斜面パッド２１２Ｂを形成することにより、方位センサ素子３１２Ｂ，３１３Ｂを第１傾斜面１１２Ｂに沿った姿勢で、確実に搭載することができる。
配線層２００Ｂが連絡経路２３４Ｂ，２３５Ｂ，２３６Ｂおよびスルーホール経路２４０Ｂを有することにより、外部端子２２２Ｂ、第２底面パッド２１３Ｂ、第１底面パッド２１１Ｂおよび第１傾斜面パッド２１２Ｂのうち所望のものどうしを適切に導通させることができる。連絡経路２３４Ｂ，２３５Ｂ，２３６Ｂが第１傾斜面１１２Ｂを経由することにより、断線などのおそれが少ない。
３つの方位センサ素子３１１Ｂ，３１２Ｂ，３１３Ｂおよび２つのコンデンサ３４３Ｂが封止樹脂４００Ｂに覆われていることにより、これらの方位センサ素子３１１Ｂ，３１２Ｂ，３１３Ｂおよび２つのコンデンサ３４３Ｂを適切に保護することができる。封止樹脂４００Ｂを第１封止樹脂４１０Ｂおよび第２封止樹脂４２０Ｂからなる構成とすることにより、第１凹部１１０Ｂおよび第２凹部１２０Ｂからなる二段形状とされた凹部１０５Ｂを適切に埋め尽くすことができる。
第１封止樹脂４１０Ｂが主に第１凹部１１０Ｂに充填される構成とすることにより、集積回路素子３３０Ｂが搭載される前に、３つの方位センサ素子３１１Ｂ，３１２Ｂ，３１３Ｂおよび２つのコンデンサ３４３Ｂを適切に覆うことができる。また、第２封止樹脂４２０Ｂによって集積回路素子３３０Ｂの一部を覆うことにより、集積回路素子３３０Ｂと３つの方位センサ素子３１１Ｂ，３１２Ｂ，３１３Ｂおよび２つのコンデンサ３４３Ｂとの間に意図しない隙間が生じないように封止樹脂４００Ｂを形成することができる。
本発明に係る半導体装置および半導体装置の製造方法は、上述した実施形態に限定されるものではない。本発明に係る半導体装置および半導体装置の製造方法の具体的な構成は、種々に設計変更自在である。
本発明の構成およびそのバリエーションを以下に付記として列挙する。
（付記１Ａ）
互いに反対側を向く主面および裏面を有し、半導体材料よりなる基板と、
前記基板に配置された第１電子素子と、
前記第１電子素子に導通する導電層と、を備え、
前記基板には、前記基板における一部分を貫通する貫通孔が形成されており、前記貫通孔は、貫通孔内面を有し、
前記導電層は、前記貫通孔内面のうち前記主面側の部位から、前記貫通孔内面のうち前記裏面側の部位にわたって、形成されている、電子装置。
（付記２Ａ）
前記基板には、前記主面から凹む素子配置用凹部が形成されており、
前記素子配置用凹部には、前記第１電子素子が配置されている、付記１Ａに記載の電子装置。
（付記３Ａ）
前記素子配置用凹部の深さは、１００〜３００μｍである、付記２Ａに記載の電子装置。
（付記４Ａ）
前記素子配置用凹部は、前記基板の厚さ方向のうちの一方である第１厚さ方向を向く素子配置用凹部底面と、前記素子配置用凹部底面から起立する素子配置用凹部側面と、を有し、
前記素子配置用凹部底面には、前記第１電子素子が配置されている、付記２Ａまたは付記３Ａに記載の電子装置。
（付記５Ａ）
前記素子配置用凹部底面は、前記厚さ方向に直交する面である、付記４Ａに記載の電子装置。
（付記６Ａ）
前記素子配置用凹部底面は、前記厚さ方向視において、一方向に延びる２つの帯状面を含み、
前記２つの帯状面には、前記第１電子素子が配置されている、付記４Ａまたは付記５Ａに記載の電子装置。
（付記７Ａ）
前記素子配置用凹部底面は、前記厚さ方向視において、前記２つの帯状面を連結する連結面を有し、
前記連結面は、前記２つの帯状面の各々が延びる方向に交差する方向に延びる、付記６Ａに記載の電子装置。
（付記８Ａ）
前記素子配置用凹部側面は、前記素子配置用凹部底面につながっている、付記４Ａないし付記７Ａのいずれかに記載の電子装置。
（付記９Ａ）
前記素子配置用凹部側面は、前記厚さ方向に対し傾斜している、付記４Ａないし付記８Ａのいずれかに記載の電子装置。
（付記１０Ａ）
前記厚さ方向に直交する平面に対する前記素子配置用凹部側面の角度は、５５度である、付記９Ａに記載の電子装置。
（付記１１Ａ）
前記素子配置用凹部側面は、前記主面につながっている、付記４Ａないし付記１０Ａのいずれかに記載の電子装置。
（付記１２Ａ）
前記素子配置用凹部側面には、前記導電層が形成されている、付記４Ａに記載の電子装置。
（付記１３Ａ）
前記導電層は、複数の主面側連絡配線を含み、前記複数の主面側連絡配線は、互いに絶縁されており、且つ、前記素子配置用凹部側面に形成されている、付記１２Ａに記載の電子装置。
（付記１４Ａ）
前記素子配置用凹部底面に形成された底面電極パッドを更に備え、
前記底面電極パッドは、前記第１電子素子に導通しており、且つ、前記第１電子素子と前記導電層との間に介在している、付記１２Ａまたは付記１３Ａに記載の電子装置。
（付記１５Ａ）
前記基板には配線用凹部が形成されており、前記配線用凹部は、前記貫通孔に通じている、付記２Ａに記載の電子装置。
（付記１６Ａ）
前記配線用凹部は、前記基板の厚さ方向視において、前記第１電子素子に重なる部位を有する、付記１５Ａに記載の電子装置。
（付記１７Ａ）
前記配線用凹部は全体にわたって、前記厚さ方向視において、前記素子配置用凹部に重なっている、付記１５Ａまたは付記１６Ａに記載の電子装置。
（付記１８Ａ）
前記配線用凹部の深さは、２５０〜３５０μｍである、付記１５Ａないし付記１７Ａのいずれかに記載の電子装置。
（付記１９Ａ）
前記配線用凹部の個数は、複数である、付記１５Ａないし付記１８Ａのいずれかに記載の電子装置。
（付記２０Ａ）
前記配線用凹部は、配線用凹部側面を有しており、前記配線用凹部側面は、前記貫通孔内面につながっている、付記１５Ａに記載の電子装置。
（付記２１Ａ）
前記配線用凹部側面は、前記厚さ方向に対し傾斜している、付記２０Ａに記載の電子装置。
（付記２２Ａ）
前記厚さ方向に直交する平面に対する前記配線用凹部側面の角度は、５５度である、付記２１Ａに記載の電子装置。
（付記２３Ａ）
前記配線用凹部側面には、前記導電層が形成されている、付記２０Ａに記載の電子装置。
（付記２４Ａ）
前記導電層は、複数の主面側連絡配線を含み、前記複数の主面側連絡配線は、互いに絶縁されており、且つ、前記配線用凹部側面に形成されている、付記２３Ａに記載の電子装置。
（付記２５Ａ）
前記主面側連絡配線は、前記貫通孔の深さ方向視において、前記導電層のうち前記貫通孔内面に形成された部分よりも、前記貫通孔の中心側に位置する部位を有する、付記２４Ａに記載の電子装置。
（付記２６Ａ）
前記貫通孔の深さは、１０〜５０μｍである、付記１Ａないし付記２５Ａのいずれかに記載の電子装置。
（付記２７Ａ）
前記基板の厚さ方向視における前記貫通孔の最大開口寸法に対する、前記貫通孔の深さの比は、０．２〜５である、付記１Ａないし付記２６Ａのいずれかに記載の電子装置。
（付記２８Ａ）
前記貫通孔の個数は、複数である、付記１Ａないし付記２７Ａのいずれかに記載の電子装置。
（付記２９Ａ）
前記貫通孔内面は、前記基板の厚さ方向に沿って延びている、付記１Ａないし付記２８Ａのいずれかに記載の電子装置。
（付記３０Ａ）
前記導電層は、複数の裏面側連絡配線を含み、前記複数の裏面側連絡配線は、互いに絶縁されており、且つ、前記貫通孔内面に形成されている、付記１Ａに記載の電子装置。
（付記３１Ａ）
前記基板の厚さは、２００〜５５０μｍである、付記１Ａないし付記３０Ａのいずれかに記載の電子装置。
（付記３２Ａ）
前記基板は、半導体材料の単結晶よりなる、付記１Ａないし付記３１Ａのいずれかに記載の電子装置。
（付記３３Ａ）
前記半導体材料は、Ｓｉである、付記１Ａないし付記３２Ａのいずれかに記載の電子装置。
（付記３４Ａ）
前記主面および前記裏面は、前記基板の厚さ方向に直交し、且つ、平坦である、付記１Ａないし付記３３Ａのいずれかに記載の電子装置。
（付記３５Ａ）
前記主面は、（１００）面である、付記１Ａないし付記３４Ａのいずれかに記載の電子装置。
（付記３６Ａ）
前記基板は、第１外側面と、第２外側面と、第３外側面と、第４外側面と、を有し、
前記第１外側面と、前記第２外側面と、前記第３外側面と、前記第４外側面と、はいずれも、前記基板の厚さ方向に直交する方向を向いており、
前記第１外側面および前記第２外側面、前記第２外側面および前記第３外側面、前記第３外側面および前記第４外側面、ならびに、前記第４外側面および前記第１外側面が、それぞれ互いにつながっている、付記１Ａに記載の電子装置。
（付記３７Ａ）
前記基板に形成された絶縁層を更に備え、前記絶縁層は、前記導電層と前記基板との間に介在している、付記１Ａに記載の電子装置。
（付記３８Ａ）
前記絶縁層は、ＳｉＯ2あるいはＳｉＮよりなる、付記３７Ａに記載の電子装置。
（付記３９Ａ）
前記絶縁層は、主面側絶縁部を含み、前記主面側絶縁部の少なくとも一部は、前記基板の前記主面に形成されている、付記３７Ａに記載の電子装置。
（付記４０Ａ）
前記主面側絶縁部は、熱酸化によって形成されている、付記３９Ａに記載の電子装置。
（付記４１Ａ）
前記絶縁層は、孔内面絶縁部を含み、前記孔内面絶縁部は、前記貫通孔内面に形成されている、付記３７Ａに記載の電子装置。
（付記４２Ａ）
前記孔内面絶縁部は、ＣＶＤによって形成されている、付記４１Ａに記載の電子装置。
（付記４３Ａ）
前記絶縁層は、裏面側絶縁部を含み、前記裏面側絶縁部の少なくとも一部は、前記基板の前記裏面に形成されている、付記３７Ａに記載の電子装置。
（付記４４Ａ）
前記裏面側絶縁部は、熱酸化によって形成されている、付記４３Ａに記載の電子装置。（付記４５Ａ）
前記導電層は、シード層と、メッキ層と、を含み、前記シード層は、前記基板と前記メッキ層との間に介在している、付記１Ａに記載の電子装置。
（付記４６Ａ）
前記シード層の厚さは、１μｍ以下であり、前記メッキ層の厚さは、３〜１０μｍである、付記４５Ａに記載の電子装置。
（付記４７Ａ）
前記シード層は、Ｃｕよりなり、前記メッキ層は、Ｃｕよりなる、付記４６Ａに記載の電子装置。
（付記４８Ａ）
少なくとも一部が前記主面に形成された主面側絶縁膜を更に備え、前記導電層は、前記主面側絶縁膜と前記基板との間に介在している、付記１Ａないし付記４７Ａのいずれかに記載の電子装置。
（付記４９Ａ）
少なくとも一部が前記裏面に形成された裏面側絶縁膜を更に備え、
前記裏面側絶縁膜は、前記貫通孔内に形成された部位を有しており、
前記導電層は、前記裏面側絶縁膜と前記基板との間に介在している、付記４８Ａに記載の電子装置。
（付記５０Ａ）
前記主面側絶縁膜および前記裏面側絶縁膜は、ＳｉＮよりなる、付記４９Ａに記載の電子装置。
（付記５１Ａ）
前記主面側絶縁膜および前記裏面側絶縁膜は、ＣＶＤによって形成されている、付記４９Ａまたは付記５０Ａに記載の電子装置。
（付記５２Ａ）
前記主面に形成された主面電極パッドを更に備え、
前記主面電極パッドは、前記導電層に接しており、且つ、前記第１電子素子に導通している、付記２Ａに記載の電子装置。
（付記５３Ａ）
前記裏面に形成された裏面電極パッドを更に備え、
前記裏面電極パッドは、前記導電層に接しており、且つ、前記第１電子素子に導通している、付記１Ａに記載の電子装置。
（付記５４Ａ）
前記素子配置用凹部に充填され、前記第１電子素子を覆う封止樹脂部を更に備える、付記５２Ａに記載の電子装置。
（付記５５Ａ）
前記封止樹脂部は、前記主面電極パッドを露出させている、付記５４Ａに記載の電子装置。
（付記５６Ａ）
前記裏面側に配置された第２電子素子および第３電子素子を更に備える、付記１Ａに記載の電子装置。
（付記５７Ａ）
前記第１電子素子は、集積回路素子であり、前記第２電子素子は、インダクタであり、前記第３電子素子は、キャパシタである、付記５６Ａに記載の電子装置。
（付記５８Ａ）
前記基板の厚さ方向における、前記第２電子素子の寸法および前記第３電子素子の寸法は各々、４００〜６００μｍである、付記５６Ａに記載の電子装置。
（付記５９Ａ）
付記１Ａに記載の電子装置を複数備え、
前記複数の電子装置は、互いに積層されている、電子装置ユニット。
（付記６０Ａ）
前記複数の電子装置は、導電性接合要素を介して、互いに接合されている、付記５９Ａに記載の電子装置ユニット。
（付記１Ｂ）
互いに反対側を向く主面および裏面を有し、半導体材料よりなる基板と、
前記基板に配置され、且つ、互いに積層された第１電子素子および追加の第１電子素子と、
前記第１電子素子に導通する導電層と、を備え、
前記基板には、前記基板における一部分を貫通する貫通孔が形成されており、前記貫通孔は、貫通孔内面を有し、
前記導電層は、前記貫通孔内面のうち前記主面側の部位から、前記貫通孔内面のうち前記裏面側の部位にわたって、形成されている、電子装置。
（付記２Ｂ）
前記基板には、前記主面から凹む素子配置用凹部が形成されており、
前記素子配置用凹部には、前記第１電子素子が配置されている、付記１Ｂに記載の電子装置。
（付記３Ｂ）
前記素子配置用凹部は、前記基板の厚さ方向のうちの一方である第１厚さ方向を向く素子配置用凹部底面と、前記素子配置用凹部底面から起立する素子配置用凹部側面と、を有し、
前記素子配置用凹部底面には、前記第１電子素子が配置されている、付記２Ｂに記載の電子装置。
（付記４Ｂ）
前記素子配置用凹部底面は、前記厚さ方向に直交する面である、付記３Ｂに記載の電子装置。
（付記５Ｂ）
前記素子配置用凹部側面は、前記厚さ方向に対し傾斜している、付記３Ｂに記載の電子装置。
（付記６Ｂ）
前記厚さ方向に直交する平面に対する前記素子配置用凹部側面の角度は、５５度である、付記５Ｂに記載の電子装置。
（付記７Ｂ）
前記素子配置用凹部側面は、前記主面につながっている、付記３Ｂないし付記６Ｂのいずれかに記載の電子装置。
（付記８Ｂ）
前記基板には、前記素子配置用凹部から凹む追加の素子配置用凹部が形成されており、
前記追加の素子配置用凹部には、前記追加の第１電子素子が配置されている、付記２Ｂに記載の電子装置。
（付記９Ｂ）
前記基板には配線用凹部が形成されており、前記配線用凹部は、前記貫通孔に通じている、付記２Ｂに記載の電子装置。
（付記１０Ｂ）
前記配線用凹部は、前記基板の厚さ方向視において、前記第１電子素子に重なる部位を有する、付記９Ｂに記載の電子装置。
（付記１１Ｂ）
前記配線用凹部は全体にわたって、前記厚さ方向視において、前記素子配置用凹部に重なっている、付記９Ｂまたは付記１０Ｂに記載の電子装置。
（付記１２Ｂ）
前記配線用凹部は、配線用凹部側面を有しており、前記配線用凹部側面は、前記貫通孔内面につながっている、付記９Ｂに記載の電子装置。
（付記１３Ｂ）
前記配線用凹部側面は、前記厚さ方向に対し傾斜している、付記１２Ｂに記載の電子装置。
（付記１４Ｂ）
前記厚さ方向に直交する平面に対する前記配線用凹部側面の角度は、５５度である、付記１３Ｂに記載の電子装置。
（付記１５Ｂ）
前記配線用凹部側面には、前記導電層が形成されている、付記１２Ｂに記載の電子装置。
（付記１６Ｂ）
前記導電層は、複数の主面側連絡配線を含み、前記複数の主面側連絡配線は、互いに絶縁されており、且つ、前記配線用凹部側面に形成されている、付記１５Ｂに記載の電子装置。
（付記１７Ｂ）
前記主面側連絡配線は、前記貫通孔の深さ方向視において、前記導電層のうち前記貫通孔内面に形成された部分よりも、前記貫通孔の中心側に位置する部位を有する、付記１６Ｂに記載の電子装置。
（付記１８Ｂ）
前記貫通孔の深さは、１０〜５０μｍである、付記１Ｂないし付記１７Ｂのいずれかに記載の電子装置。
（付記１９Ｂ）
前記基板の厚さ方向視における前記貫通孔の最大開口寸法に対する、前記貫通孔の深さの比は、０．２〜５である、付記１Ｂないし付記１８Ｂのいずれかに記載の電子装置。
（付記２０Ｂ）
前記貫通孔の個数は、複数である、付記１Ｂないし付記１９Ｂのいずれかに記載の電子装置。
（付記２１Ｂ）
前記貫通孔内面は、前記基板の厚さ方向に沿って延びている、付記１Ｂないし付記２０Ｂのいずれかに記載の電子装置。
（付記２２Ｂ）
前記導電層は、複数の裏面側連絡配線を含み、前記複数の裏面側連絡配線は、互いに絶縁されており、且つ、前記貫通孔内面に形成されている、付記１Ｂに記載の電子装置。
（付記２３Ｂ）
前記基板は、半導体材料の単結晶よりなる、付記１Ｂないし付記２２Ｂのいずれかに記載の電子装置。
（付記２４Ｂ）
前記半導体材料は、Ｓｉである、付記１Ｂないし付記２３Ｂのいずれかに記載の電子装置。
（付記２５Ｂ）
前記主面および前記裏面は、前記基板の厚さ方向に直交し、且つ、平坦である、付記１Ｂないし付記２４Ｂのいずれかに記載の電子装置。
（付記２６Ｂ）
前記主面は、（１００）面である、付記１Ｂないし付記２５Ｂのいずれかに記載の電子装置。
（付記２７Ｂ）
前記基板に配置された第２電子素子を更に備え、
前記第２電子素子は、前記貫通孔を挟んで、前記第１電子素子とは反対側に配置されている、付記２Ｂに記載の電子装置。
（付記２８Ｂ）
前記素子配置用凹部を主面側素子配置用凹部とし、
前記基板には、前記裏面から凹む裏面側素子配置用凹部が形成されており、
前記裏面側素子配置用凹部には、前記第２電子素子が配置されている、付記２７Ｂに記載の電子装置。
（付記２９Ｂ）
前記基板に配置された追加の第２電子素子を更に備え、
前記第２電子素子および前記追加の第２電子素子は、互いに積層されており、
前記基板には、前記裏面側素子配置用凹部から凹む追加の裏面側素子配置用凹部が形成されており、
前記追加の裏面側素子配置用凹部には、前記追加の第２電子素子が配置されている、付記２８Ｂに記載の電子装置。
（付記３０Ｂ）
前記基板に形成された絶縁層を更に備え、前記絶縁層は、前記導電層と前記基板との間に介在している、付記１Ｂに記載の電子装置。
（付記３１Ｂ）
前記絶縁層は、ＳｉＯ2あるいはＳｉＮよりなる、付記３０Ｂに記載の電子装置。
（付記３２Ｂ）
前記絶縁層は、主面側絶縁部を含み、前記主面側絶縁部の少なくとも一部は、前記基板の前記主面に形成されている、付記３０Ｂに記載の電子装置。
（付記３３Ｂ）
前記主面側絶縁部は、熱酸化によって形成されている、付記３２Ｂに記載の電子装置。
（付記３４Ｂ）
前記絶縁層は、孔内面絶縁部を含み、前記孔内面絶縁部は、前記貫通孔内面に形成されている、付記３０Ｂに記載の電子装置。
（付記３５Ｂ）
前記孔内面絶縁部は、ＣＶＤによって形成されている、付記３４Ｂに記載の電子装置。
（付記３６Ｂ）
前記絶縁層は、裏面側絶縁部を含み、前記裏面側絶縁部の少なくとも一部は、前記基板の前記裏面に形成されている、付記３０Ｂに記載の電子装置。
（付記３７Ｂ）
前記裏面側絶縁部は、熱酸化によって形成されている、付記３６Ｂに記載の電子装置。
（付記３８Ｂ）
前記導電層は、シード層と、メッキ層と、を含み、前記シード層は、前記基板と前記メッキ層との間に介在している、付記１Ｂに記載の電子装置。
（付記３９Ｂ）
前記シード層の厚さは、１μｍ以下であり、前記メッキ層の厚さは、３〜１０μｍである、付記３８Ｂに記載の電子装置。
（付記４０Ｂ）
前記シード層は、Ｃｕよりなり、前記メッキ層は、Ｃｕよりなる、付記３９Ｂに記載の電子装置。
（付記４１Ｂ）
少なくとも一部が前記主面に形成された主面側絶縁膜を更に備え、前記導電層は、前記主面側絶縁膜と前記基板との間に介在している、付記１Ｂに記載の電子装置。
（付記４２Ｂ）
少なくとも一部が前記裏面に形成された裏面側絶縁膜を更に備え、
前記裏面側絶縁膜は、前記貫通孔内に形成された部位を有しており、
前記導電層は、前記裏面側絶縁膜と前記基板との間に介在している、付記４１Ｂに記載の電子装置。
（付記４３Ｂ）
前記主面側絶縁膜および前記裏面側絶縁膜は、ＳｉＮよりなる、付記４２Ｂに記載の電子装置。
（付記４４Ｂ）
前記主面側絶縁膜および前記裏面側絶縁膜は、ＣＶＤによって形成されている、付記４２Ｂまたは付記４３Ｂに記載の電子装置。
（付記４５Ｂ）
前記主面に形成された主面電極パッドを更に備える、付記２Ｂに記載の電子装置。
（付記４６Ｂ）
前記裏面に形成された裏面電極パッドを更に備える、付記２Ｂに記載の電子装置。
（付記４７Ｂ）
付記１Ｂに記載の電子装置を複数備え、
前記複数の電子装置は、互いに積層されている、電子装置ユニット。
（付記４８Ｂ）
前記複数の電子装置は、導電性接合要素を介して、互いに接合されている、付記４７Ｂに記載の電子装置ユニット。
１ 基板
１１１ 主面
１１２ 裏面
１１３ 第１外側面
１１４ 第２外側面
１１５ 第３外側面
１１６ 第４外側面
１４ 素子配置用凹部
１４１ 素子配置用凹部側面
１４２ 素子配置用凹部底面
１４６ 帯状面
１４７ 連結面
１４Ｃ 主面側素子配置用凹部
１４Ｄ 追加の主面側素子配置用凹部
１５ 配線用凹部
１５１ 配線用凹部側面
１５Ｃ 凹部
１６Ｃ 裏面側素子配置用凹部
１６Ｄ 追加の裏面側素子配置用凹部
１７ 貫通孔１７１ 貫通孔内面
１９１Ｃ，１９１Ｄ マスク層
２ 絶縁層
２４ 主面側絶縁部
２７ 孔内面絶縁部
２８ 裏面側絶縁部
３ 導電層
３１，３１Ｃ，３１Ｄ シード層
３２，３２Ｃ，３２Ｄ メッキ層
３５ 主面側連絡配線
３５Ｃ 部位
３６ 裏面側連絡配線
４１ 主面側絶縁膜
４２ 裏面側絶縁膜
５１ 主面電極パッド
５２ 底面電極パッド
５３ 裏面電極パッド
６１ 封止樹脂部
６３ 導電性接合部
６９ 導電性接合要素
７１ 第１電子素子
７２ 第２電子素子
７３ 第３電子素子
７６１ 第１電子素子
７６２ 追加の第１電子素子
７７１ 第２電子素子
７７２ 追加の第２電子素子
Ａ１，Ａ２１，Ａ２２，Ａ３１，Ａ３２ 電子装置
Ｂ１，Ｂ２ 電子装置ユニット
Ｄ１３ 深さ
Ｌ１１ 寸法
Ｚ 厚さ方向
Ｚ１ 第１厚さ方向
Ｚ２ 第２厚さ方向
１Ａ，１Ｂ 半導体装置
１００１００Ｂ 基板
１０１Ａ，１０１Ｂ 主面
１０２Ａ，１０２Ｂ 裏面
１０３Ａ，１０３Ｂ 基材
１０４Ａ，１０４Ｂ 絶縁層
１０５Ａ，１０５Ｂ 凹部
１０６Ａ，１０６Ｂ 側面
１１０Ａ，１１０Ｂ 第１凹部
１１１Ａ，１１１Ｂ 第１底面
１１２Ａ，１１２Ｂ 第１傾斜面
１２０Ａ，１２０Ｂ 第２凹部
１２１Ａ，１２１Ｂ 第２底面
１２２Ａ，１２２Ｂ 第２傾斜面
１３０Ａ，１３０Ｂ 開口部
２００Ａ，２００Ｂ 配線層
２０１Ａ，２０１Ｂ バリアシード層
２０２Ａ，２０２Ｂ めっき層
２１１Ａ，２１１Ｂ 第１底面パッド
２１２Ａ，２１２Ｂ 第１傾斜面パッド
２１３Ａ，２１３Ｂ 第２底面パッド
２２１Ａ，２２２Ｂ 外部端子
２３１Ａ，２３４Ｂ 連絡経路
２３４Ａ，２３５Ｂ 連絡経路
２３５Ａ，２３６Ｂ 連絡経路
２３６Ａ 連絡経路
２４０Ｂ スルーホール経路
３１１Ａ，３１１Ｂ 方位センサ素子
３１２Ａ，３１２Ｂ 方位センサ素子
３１３Ａ，３１３Ｂ 方位センサ素子
３１４Ａ，３１４Ｂ 磁心
３１５Ａ，３１５Ｂ 磁心
３１６Ａ，３１６Ｂ 磁心
３３０Ａ，３３０Ｂ 集積回路素子
３４３Ａ，３４３Ｂ コンデンサ
３５１Ａ，３５１Ｂ はんだ
４００Ａ，４００Ｂ 封止樹脂
４１０Ａ，４１０Ｂ 第１封止樹脂
４２０Ａ，４２０Ｂ 第２封止樹脂

Claims (29)

  1. 主面、この主面に対して交差し且つ互いに反対側を向く一対の側面および上記主面から凹み且つ上記一対の側面の少なくともいずれか一方に開口する開口部を有する凹部を具備し、かつ半導体材料からなる基板と、
    上記基板に形成された配線層と、
    上記凹部に収容された１以上の素子と、
    上記１以上の素子の少なくとも一部を覆う封止樹脂と、
    を備え、
    上記凹部は、上記一対の側面の双方に開口する一対の開口部を有し、
    上記１以上の素子の少なくとも一部を覆う追加の素子を備え、
    上記凹部は、上記１以上の素子を収容し、第１底面および第１傾斜面を有する第１凹部と、上記第１傾斜面に繋がる第２底面およびこの第２底面および上記主面に繋がる第２傾斜面を有する第２凹部と、を含んでおり、
    上記１以上の素子の少なくとも１つが、上記第１傾斜面に支持されていることを特徴とする、半導体装置。
  2. 上記追加の素子は、上記第２底面に支持され、かつ上記主面の法線方向視において上記第１凹部の少なくとも一部と重なる、請求項１に記載の半導体装置。
  3. 上記追加の素子は、少なくとも上記第２底面のうち上記第１凹部を挟む２つの部位によって支持されている、請求項２に記載の半導体装置。
  4. 上記１以上の素子の少なくとも１つが、上記第１底面に支持されている、請求項１ないし３のいずれかに記載の半導体装置。
  5. 上記基板は、半導体材料の単結晶からなる、請求項１ないし４のいずれかに記載の半導体装置。
  6. 上記半導体材料は、Ｓｉである、請求項５に記載の半導体装置。
  7. 上記主面は、面であり、
    上記第１凹部は、２つの上記第１傾斜面を有し、
    上記第２凹部は、２つの上記第２傾斜面を有する、請求項６に記載の半導体装置。
  8. 上記１以上の素子は、互いに異なる方向に沿う検出基準軸を有する３つの方位センサ素子を含む、請求項１ないし７のいずれかに記載の半導体装置。
  9. 上記配線層は、上記主面に形成された複数の外部端子を有する、請求項１ないし８のいずれかに記載の半導体装置。
  10. 上記配線層は、上記第２底面に形成され、上記追加の素子を搭載するための複数の第２底面パッドを有する、請求項９に記載の半導体装置。
  11. 上記配線層は、上記第１底面に形成され、上記素子を搭載するための複数の第１底面パッドを有する、請求項１０に記載の半導体装置。
  12. 上記配線層は、上記第１傾斜面に形成され、上記素子を搭載するための複数の第１傾斜面パッドを有する、請求項１１に記載の半導体装置。
  13. 上記配線層は、上記外部端子、上記第２底面パッド、上記第１底面パッドおよび上記第１傾斜面パッドのいずれかどうしを接続する連絡経路を有する、請求項１２に記載の半導体装置。
  14. 上記連絡経路は、上記第２傾斜面を経由している、請求項１３に記載の半導体装置。
  15. 上記連絡経路は、上記第１傾斜面を経由している、請求項１３または１４に記載の半導体装置。
  16. 上記封止樹脂は、上記１以上の素子の少なくともいずれかを覆う第１封止樹脂と、上記追加の素子の少なくとも一部を覆う第２封止樹脂と、からなる、請求項９ないし１５のいずれかに記載の半導体装置。
  17. 上記第２封止樹脂は、上記追加の素子の全体を覆っている、請求項１６に記載の半導体装置。
  18. 上記第２封止樹脂は、上記外部端子を露出させている、請求項１７に記載の半導体装置。
  19. 主面、この主面に対して交差し且つ互いに反対側を向く一対の側面および上記主面から凹み且つ上記一対の側面の少なくともいずれか一方に開口する開口部を有する凹部を具備し、かつ半導体材料からなる基板と、
    上記基板に形成された配線層と、
    上記凹部に収容された１以上の素子と、
    上記１以上の素子の少なくとも一部を覆う封止樹脂と、
    を備え、
    上記凹部は、上記一対の側面の双方に開口する一対の開口部を有し、
    上記１以上の素子の少なくとも一部を覆う追加の素子を備え、
    上記凹部は、上記１以上の素子を収容し、第１底面および第１傾斜面を有する第１凹部と、上記第１傾斜面に繋がる第２底面およびこの第２底面および上記主面に繋がる第２傾斜面を有する第２凹部と、を含んでおり、
    上記１以上の素子は、互いに異なる方向に沿う検出基準軸を有する３つの方位センサ素子を含むことを特徴とする、半導体装置。
  20. 上記配線層は、上記主面に形成された複数の外部端子を有する、請求項１９に記載の半導体装置。
  21. 上記配線層は、上記第２底面に形成され、上記追加の素子を搭載するための複数の第２底面パッドを有する、請求項２０に記載の半導体装置。
  22. 上記配線層は、上記第１底面に形成され、上記素子を搭載するための複数の第１底面パッドを有する、請求項２１に記載の半導体装置。
  23. 上記配線層は、上記第１傾斜面に形成され、上記素子を搭載するための複数の第１傾斜面パッドを有する、請求項２２に記載の半導体装置。
  24. 上記配線層は、上記外部端子、上記第２底面パッド、上記第１底面パッドおよび上記第１傾斜面パッドのいずれかどうしを接続する連絡経路を有する、請求項２３に記載の半導体装置。
  25. 上記連絡経路は、上記第２傾斜面を経由している、請求項２４に記載の半導体装置。
  26. 上記連絡経路は、上記第１傾斜面を経由している、請求項２４または２５に記載の半導体装置。
  27. 上記封止樹脂は、上記１以上の素子の少なくともいずれかを覆う第１封止樹脂と、上記追加の素子の少なくとも一部を覆う第２封止樹脂と、からなる、請求項２０ないし２６のいずれかに記載の半導体装置。
  28. 上記第２封止樹脂は、上記追加の素子の全体を覆っている、請求項２７に記載の半導体装置。
  29. 上記第２封止樹脂は、上記外部端子を露出させている、請求項２８に記載の半導体装置。
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