JP2003520451A - 電気回路を個性化する方法、多層電子回路の多様性を生じさせる方法、及び電子回路において層を作成する方法 - Google Patents

電気回路を個性化する方法、多層電子回路の多様性を生じさせる方法、及び電子回路において層を作成する方法

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Abstract

(57)【要約】 【課題】電気特性を備えた複数の層を有する１つ又は複数の電気回路を個性化するシステムの提供。 【解決手段】電気特性を備えた複数の層を有する１つ又は複数の電気回路を個性化するシステム。前述の層は電気特性決定プロセス（ＥＣＤＰ）によって作成される。個性化システムは複数の電気回路を作成するためにウェーハを受け取るウェーハステージを有する。本システムは層の作成に際して個性化プロセスを適用するように構成される。個性化プロセスは複数の電気回路の各々のウェーハ上に同じ電気特性を生成するために層における第１ＥＣＤＰを使用するステップ、及び、選定済み回路に個別化されたデジタル数を組み込み、１つ又は複数の指定された電気回路の所要個性化を生じさせるように、選定された電気回路における１つ又は複数の電気特性を修正するために層における第２ＥＣＤＰを使用するステップを含む。関連装置及び方法も提供される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は集積回路（ＩＣ）の設計および製造に関し、更に詳細には、ＩＣを個
性化する装置および方法に関する。
【０００２】
【従来の技術】
半導体産業においては、例えば、製造管理、チップヒストリの追跡、様々な出
願における識別および出願番号のために単一チップ間の区別を可能にする必要が
ある。
【０００３】 大量生産のための半導体製造処理は一般に多数個の「同一多数」チップを作成
する方法に基づき、したがって、製造処理容量、コスト、及び、品質に因ること
なしに効果的かつ能率的にチップを区別することが主要な挑戦対象である。
【０００４】 区別目的および利用可能な技術能力に依存して、種々様々な解決方法が従来技
術において呈示されている。
【０００５】 製造管理およびチップヒストリの追跡に関しては、視覚的識別解決が提案され
ている。事例の幾つかを次に示す。 レーザ直接書込みによりチップに文字を刻むことによる視覚的識別方法につい
て記述しているＳｔｅｆｆａｎ等へ許可済みの米国特許第６，０６３，６８５号
。 ヒトに見え、かつ機械読取り可能なレーザ刻印された識別について記述してい
る、Ｓｈｉｓ等へ許可済みの米国特許第４，５１０，６７３号。 ウェーハ上チップ位置データ用視覚的ドットマトリックスについて記述してい
るＬｅｅへ許可済みの米国特許第５，３５０，７１５号。
【０００６】 マイクロプロセッサおよびその他のチップにＩＤまたは通し番号を実装する様
々な種類のソフトウェア解決策が提案されている。これらは、様々なタイプの不
揮発性メモリ（ＮＶＭ）にプログラムかつ記憶され、一般にバスを経てメモリを
介してプロセッサによる読取りによって用いられる数値を含むことがある。
【０００７】 Ｏｒｓｏ等へ許可済みの米国特許第６，０１３，６８６号は、不揮発性メモリ
に記憶されている製造情報を用いたＩＣについて述べている。
【０００８】 Ａｌｌｅｎ等へ許可済みの米国特許第５，７３２，２０７号は、製造および構
成情報を保持するオンチップＥＰＲＯＭを備えたマイクロプロセッサについて記
述している。
【０００９】 Ｌｅｅ等へ許可済みの米国特許５，７７４，５４４は、両ダイス共１つの単一
パッケージに含まれる不揮発性ＲＡＭダイスに記憶されているＣＰＵダイスにつ
いての暗号化された通し番号に関する装置および方法について記述している。
【００１０】 Ｌｅｅ等へ許可済みの米国特許第５，７９０，６６３号は、暗号化された通し
番号へアクセスするためのソフトウェア装置および方法について記述している。
【００１１】 Ｄｒｅｙｅｒ等へ許可済みの米国特許第５，７９４，０６６号は、一定ＲＯＭ
または通常レジスタに記憶されているオリジン、タイプ、ステッピング、その他
のパラメータについてのマイクロプロセッサデータを識別するための装置および
方法について記述している。
【００１２】 ヒューズ又はアンチヒューズを含む各種ハードウェア解決策が提案されている
。これらのうちの幾つかは高圧または電流と共にプログラムされ、また、レーザ
切断または熔接のような外部手段と共にプログラムされている。従来技術の例を
次に示す。 この開示内容が引用によりここに組み込まれているＡｕ等へ許可済みの米国特
許第５，６７２，９９４号は、改良されたアンチヒューズＭＯＳＦＥＴについて
記述している。 Ｂｏｕｄｏｕ等へ許可済みの米国特許第４，９１６，８０９号はプログラマブ
ルレーザ熔接アンチヒューズについて記述している。 Ｒｈｏｄｅｓ等へ許可済みの米国特許第４９３７，４７５号はそこでは導体リ
ンクがレーザによって破壊されるか又は接続されるプログラマブル回路ついて記
述している。 Ｓｈｉｅｌｌ等へ許可済みの米国特許第６，０６５，１１３号は、レーザ破損
可能ヒューズ、電流によりプログラムされたヒューズ、又は、アンチヒューズを
含むＯＴＰレジスタにより実装されるマイクロプロセッサ内識別子、或いは、Ｅ
ＰＲＯＭに記憶されているか、又は、全ての電子ビームリソグラフィ処理におい
て電子ビームにより記入される識別子を含む方法について記述している。
【００１３】 場合によっては、当該技術分野において、光学並列リソグラフィと電子ビーム
リソグラフィが組合わされることが知られている。従来技術の例を次に示す。 Ｓｕｇｉｈａｒａ等へ許可された米国特許第５，９９４，０３０号は、解像度
および処理量を改良するために、リソグラフシステムと光学リソグラフィを電子
ビーム露光と組み合わせることについて記述している。 日立に譲渡された日本公報開示第４−１５５８１２は、位相シフトマスクを介
して光学リソグラフィと電子ビームを組み合わせる方法について記述している。 ＮＥＣに譲渡された日本公報第１−２９３６１６号は、共通光露光を使用し、
次に各ＩＣに特有のパターンを用いて記入するための電子ビームを使用するＩＣ
の製造方法について記述している。他の従来技術の例を次の特許および公報に示
す。 米国特許５：３５７０７７；５，３６０，７１５；４．６１０，６７３；５，
１０９，１４９；６，９３７，２７０；５，８０８，２６８；４８１，１０２；
５，７２１，１５０；５，７２７，２３１；５．９０３，４９０；５，９０３，
４９０；５６７９，９６７；５，６１９．０６２；５．５４５，９０４；５，１
１１，２７３；４，９３７，４７５；４，９３１．８７１；４，８７５，９７１
；６６０１，８０１：４，７２０，４７０；４７２０，４７０；５，０９３，５
５０；５，４１０，１２４；及び、５，７３３，７１１。
【００１４】 他の従来技術の例は次の公報にも記載されている。 Ｉｓａｏ等に許可済みのセキュリティ情報を記入するためのＥＰＲＯＭを備え
たマイクロプロセッサに関する１９８７年日本特許ＪＰ６２１９４５６５Ａ２。
【００１５】 ＩＢＭ技術開示報告書（ＴＤＢ）１９８７年８月、ｐｐ．１２８４−１２８５
の論文は、ディスクに含まれているデータを保護するためのセキュリティシステ
ムについて記載している。
【００１６】 Ｏｋｉテクニカルレビュ１２９、１９１８年１月、ＹｏｓｈｉｄａおよびＴａ
ｎａｋａｗａによる「安全ＥＥＰＲＯＭエリアを持つＩＣカード用１チップマイ
クロコンピュータに関する」論文。
【００１７】 本発明の態様について記述し、かつ本発明と同じ発明者精神に基づく次に示す
米国暫定特許出願は引用によってここに組込み済みである。 ２０００年１月２０日提出の米国特許出願６０／１７７，０８７。 ２０００年３月１６日提出の米国特許出願６０／１８９，７５６。 ２０００年３月２２日提出の米国特許出願６０／１９１，２０８。
【００１８】 上述および本明細書全体に亙る全ての引例の開示内容は引用によりここに組込
み済みである。
【００１９】
【発明が解決しようとする課題】
幾つかの方法において、上述の従来技術による解決策は重大な欠点を持つ。
【００２０】 例えば、チップ又はそれらの内容から種々異なる識別細目の読出しが何等かの
アルゴリズムの結果に影響するような電気機能性が必要とされるシステムにおい
ては、視覚的な識別解決策は適切でない。
【００２１】 ＥＰＲＯＭ、ＥＥＰＲＯＭ、ＦＬＡＳＨ、及び、他の類似のＮＶＭ解決策は、
オンチップ高電圧回路、トンネル酸化物、浮遊ポリゲート、等々のために全て高
価な余分の処理のために一般に４又は５個までの追加マスク層を追加することを
必要とする。また、ＮＶＭは広い余分なシリコンエリアを必要とする。
【００２２】 ソフトウェア解決策は非侵入的および非破壊的な手段によって内容を読み取る
か、或いは、プログラムし直すことによって攻撃され得る。また、その上に、Ｎ
ＶＭは、純粋な論理処理によって統合することが困難であり、従って、性能およ
び品質の観点から、１又は２世代だけ処理技術を遅れさせる傾向がある。ＮＶＲ
ＡＭは追加的な連続電源、蓄電池、等を必要とする。
【００２３】 ヒューズ又はアンチヒューズのいくらかは高圧または電流によってプログラム
され、また、いくらかはレーザ切断または熔接のような外部手段によってプログ
ラムされる。高圧回路、特殊層、オンチップ充電ポンプ、及び／又は、余分なパ
ッドは、再度、特殊設計、追加処理ステップ、及び、熔断漏洩電流および不動態
化ウィンドウ開口部に関する品質問題を必要とする。電気移動およびヒューズ切
断超過時間再接続に関係する信頼性の問題が頻繁に起こる。同様に、レーザ切断
または熔接が実施される場合には、品質問題が頻繁に生じ、しばしば特殊レイア
ウト、及び／又は、窓ウィンドウ開口部が必要とされる。幾らかの解決策はヒュ
ーズ又はアンチヒューズの周り及び最上部における誘電体層の変動に起因する一
貫性のない結果に悩まされる。
【００２４】 また、レーザ切断または熔接の場合には、レーザビームに関する視覚経路が必
要とされる。一般に、ヒューズは容易に視覚的検査され、そのまま攻撃され得る
。即ち、非侵入的および非破壊的手段によって調査され、かつ逆管理される。
【００２５】 ＮＶＭ及びヒューズ／アンチヒューズ解決の両方策においては、設計および施
工おける自由は設計、プロセス、および、シリコンエリア拘束条件によって両者
共に制限される。
【００２６】 従って、例えば、前述の任意の技法においてあらゆる適切なサイズのチップ指
向の真に安全なハードウェアを実現することは不可能または非常に困難であった
。
【００２７】 好ましい実施形態において、本発明は、高度に柔軟、安全、安価、高信頼度、
製造可能な仕方において、これらの特徴を実現し、従来技術の上述の問題を軽減
するための装置および方法を提供しようと意図するものである。
【００２８】
【課題を解決するための手段】
本発明の好ましい実施形態において、デジタル数として役立つ（例えば、通し
番号およびＩＤ番号、キー用に使用可能）チップ指向電気回路を定義し、同時に
、高い製造処理量、低コスト、融通性、安全性、及び、品質を維持することは、
光学並列リソグラフィとフォトレジストに関する他の特定リソグラフィを組み合
わせることにより達成される。
【００２９】 従来技術に記述されている幾らかの方法は光学リソグラフィを電子ビームリソ
グラフィと組み合わせる。これらの特許は、高解像度のオンチップデバイスの直
接記入を要求する使用方法において感知されるように、光学並列リソグラフィと
電子ビーム直接記入を組み合わせることにより、電子ビームリソグラフィの使用
によって規定される処理量に関する拘束条件に対処しようと試みる。ただし、当
該技術分野における当業者にとっては、いくらかの用途においては、更に改良さ
れた処理能力を達成可能な方法が高度に必要とされることが理解されるはずであ
る。本発明は、例えば、電子ビームリソグラフィ又はレーザ直接書込みリソグラ
フィのような光学並列リソグラフィと他のタイプのリソグラフィの改良された組
合わせを有する好ましい実施形態において、更に改良された処理容量および処理
上の利点、ならびに、改良されたセキュリティを提供することを試みる。電気回
路の層の電気特性を決定するための様々なプロセス（例えば、光学並列リソグラ
フィ、又は、既に検討した他のあらゆるタイプのリソグラフィ）の中の任意のプ
ロセスは、ここでは、電気特性決定プロセス（ＥＣＤＰ）とも呼ばれる。
【００３０】 本発明の文脈において、用語ＰＳＨリンクは、好ましくは事前に定義された場
所に配置され、フォトレジストへのリソグラフィ露光状態に露光されるか又は露
光されない任意の形状の幾何学エレメントとして構成されるはずであり、従って
、結果として得られるイメージは後続処理を経て物理層へ転送される。
【００３１】 本発明は、一般にリソグラフィプロセスによるが必ずしもそうとは限らないチ
ップの大量生産に際してチップを個別化かつ個性化するために個性化された安全
なハードウェア（ＰＳＨ）を実現する装置および方法を提供する。ＰＳＨの統合
は任意の所要数のリンク（今後、ＰＳＨリンクと称する）をフォトレジストに露
光することによって達成される。ここに、リンクは例えば多角形体を含む。ＰＳ
Ｈリンクは一般に個性化アルゴリズムに従って個別化された組合わせ体内に配置
される。必ずしも必要とは限らないが、個別化された組合わせ体は各チップに関
して一意的であることが好ましい。
【００３２】 ＰＳＨリンクは、フォトレジストを用いてリソグラフィプロセス内で画定され
た後で、半導体ウェーハ上に１つ又は複数の層として形成される。
【００３３】 本発明の第１態様によれば、ＰＳＨリンク（上述したように形成される）は、
アプリケーションによって利用されるデジタル数、例えば、識別、確認、暗号化
、または、暗号解読の目的に役立てられるプライベート、或いは、パブリックキ
ーについて、概説する。
【００３４】 説明を簡単にするために、本記述ではしばしばデジタルキーを参照する。本発
明はアプリケーションの入力または入力の一部分として役立つあらゆるデジタル
数に同様に適用可能であることを当該技術分野の当業者は容易に理解するはずで
ある。
【００３５】 従って、本発明のこの態様により、電気特性をもつ少なくとも１つの層を備え
た電気回路を個性化する方法が提供される。この場合の層は電気特性決定プロセ
ス（ＥＣＤＰ）によって作成され、個性化する方法は、 複数の電気回路を作成するウェーハを提供するステップを含み、各々が少なく
とも１つの層を備え、 少なくとも１つの層の作成に際して、 複数の前述電気回路の各々におけるウェーハに同じ電気特性を生じさせるため
に層において第１ＥＣＤＰを使用するステップと、 そこに個別化されたデジタル数を組み込むように、複数の電気回路の少なくと
も１つの少なくとも１つの電気特性を修正するために前述層において第２ＥＣＤ
Ｐを使用するステップとを含み、 それによって複数の電気回路の少なくとも１つを個性化する方法である。
【００３６】 電気特性をもつ少なくとも１つの層を有する電気回路を個性化するシステムが
提供されている。この場合の層は電気特性決定プロセス（ＥＣＤＰ）によって作
成され、個性化するための前述システムは、 複数の電気回路を作成するためにウェーハを受け取るウェーハステージを有し
、各々が少なくとも１つの層を備え、 本システムが更に少なくとも１つの前記層の作成に際して個性化プロセスを適
用するように構成され、前述の個性化プロセスにおいて、 複数の電気回路の各々におけるウェーハに同じ電気特性を生じさせるために前
述層において第１ＥＣＤＰを使用するステップと、 そこに個別化されたデジタル数を組み込むように複数の電気回路の少なくとも
１つの電気特性を修正するために前述層において第２ＥＣＤＰを使用し、それに
よって、複数の電気回路の少なくとも１つを個性化するステップとを含む。
【００３７】 本発明は更に次に示す方法を提供する。即ち、多層電子回路の多様性を生じさ
せる方法において、各電子回路が表面層および少なくとも１つの表面下層を有し
、前述表面層および少なくとも１つの前述表面下層がそれぞれ電子回路の動作に
影響を及ぼす少なくとも１つの電気特性を備え、改良において、 １つの多層電子回路を選択するステップと、 前述１つの電子回路の少なくとも１つの表面下層の少なくとも１つの電気特性
を変更するステップとを含み、前述変更ステップが前述の方法によって生成され
た少なくとも１つの他の多層電子回路の対応するデジタル数と異なる個別化され
たデジタル数を組み込むように少なくとも１つの電気特性を変更するステップを
含み、 １つの電子回路の表面層を作成するステップを含み、 前述の変更ステップが前述の作成ステップ以前に起きる改良が提供される。
【００３８】 本発明は更に次に示す方法を提供する。 電子回路において層を作成する方法における、改良において、 複数のチップを含み、フォトレジストで覆われたウェーハを提供するステップ
において、 下記ステップを順次実施するステップにおいて、 １．複数のチップの各々における電気回路の同じイメージを生成するために並
列フォトリソグラフィを実施するステップと、 ２．複数のチップの１つを選定するステップと、 ３．個別化されたデジタル数を組み込むように前記１つの選定済みチップ上の
イメージを修正するステップとを含む改良方法である。
【００３９】 本発明は更に指定された種類のシステムを供給する。
【００４０】 本発明の他の態様によれば、ＰＳＨリンクの露光はＰＳＨフォトマスクを用い
て達成される。本発明のこの態様の好ましい一実施形態によれば、全てのチップ
に用共される全体フォトマスクを用いて並列リソグラフステッピング露光に加え
て前述のフォトマスクが用いられる（同じ走査システム）。この種ＰＨＳフォト
マスクは個別化されたパターンをフォトレジストに露光するためにのみ用いられ
、直接書込みによって達成されると同様の結果を異なる仕方において達成する。
この場合、全ての光学ビームをマスキングし、スポットビームだけを通過可能に
し、以下に更に説明するように、適切な形と寸法のスポットをフォトレジスト表
面にもたらす。本発明のこの態様の他の好ましい一実施の形態によれば、ＰＨＳ
フォトマスクは全体フォトマスクと組合わされ、正常露光の外側フィールドにお
いては、第２ダブル露光としてのスポットビーム露光を可能にする１つ又は複数
の形状が存在する。全フィールドの代わりにこの形状を通ってビームを方向付け
るために網線（マスク）は偏向され、スポットビームのみを通過可能にする。こ
の方法はレチクルを交換することの必要性を取り除き、生産全容量を改良する。
【００４１】 当該技術分野の同業者には明瞭であるように、並列リソグラフステッピング全
体露光の前または後で、１つ又は複数の層に追加ＰＳＨフォトマスクの適用が可
能である。この場合、リンクは特定のチップの個性化に必要な個別化されたパタ
ーンに従って選択的に露光される。本態様に従えば、ＰＳＨリンクはあらゆる必
要な電気機能性を概説する。従って、例えば、本態様の好ましい一実施の形態に
よれば、指定されたＰＳＨリンクはアプリケーションによって利用されるデジタ
ルキーをが概説する。本態様の他の好ましい一実施形態によれば、指定されたＰ
ＳＨリンクはあらゆるデジタル機能または特定の電気性能動作に指定されたアナ
ログ回路を概説する。
【００４２】 従って、本発明のこの態様によれば、電気特性をもつ少なくとも１つの層を備
えた電気回路を個性化する方法が提供される。この場合、この層は電気速成決定
プロセス（ＥＣＤＰ）によって生成される。即ち、それぞれが少なくとも１つの
層を有する複数の電気回路を作成するウェーハを提供するステップを含み、 少なくとも前述の１つの層の生産に際して、 複数の前述電気回路の各々の前記ウェーハに同じ電気特性を生成するために前
述層において第１ＥＣＤＰを用いるステップを含み、 複数の前述電気回路の少なくとも１つの少なくとも１つの電気特性を修正する
ために前述層において第２ＥＣＤＰを用いるステップを含み、複数の前述電気回
路の少なくとも１つの少なくとも１つの電気特性の修正が少なくとも１つの個性
化された安全ハードウェア（ＰＳＨ）フォトマスクを介した露光により修正する
ステップを含み、それによって、複数の前述電気回路の少なくとも前述の１つを
個性化するステップを含む方法である。
【００４３】 本発明は更に指定されたシステムを提供する。本発明について以下に説明する
。多層電子回路の多様性を生じさせる方法において、各電子回路が表面層および
少なくとも１つの表面下層を有し、前述の表面層および少なくとも１つの表面下
層がそれぞれ電子回路の動作に影響を及ぼす少なくとも１つの電気特性を備え、
改良において、 １つの多層電子回路を選択するステップと、 前述の１つの電子回路の少なくとも１つの表面下層の少なくとも１つの電気特
性を変更するステップとを含み、変更するステップが少なくとも１つの個性化さ
れた安全なハードウェア（ＰＳＨ）フォトマスクを介して１つの表面下層の少な
くとも一部分を曝すことによって変更し、それによって、前述の方法によって生
成された少なくとも他の１つの多層電子回路の対応する電気特性と異なるように
少なくとも１つの電気特性を変更するステップを含み、 １つの電子回路の表面層を作成するステップを含み、 前述の変更ステップが前述の作成ステップ以前に起きる改良が提供される。
【００４４】 本発明は更に指定された種類のシステムを提供する。
【００４５】 電子回路において層を作成する方法における、改良において、 複数のチップを含み、フォトレジストで覆われたウェーハを提供するステップ
において、 下記ステップを順次実施するステップにおいて、 １．前記複数のチップの各々における電気回路の同じイメージを生成するため
に並列フォトリソグラフィを実施するステップと、 ２．複数のチップの１つを選定するステップと、 ３．１つの選定済みチップ上でイメージを修正するステップとを含み、前述の
修正ステップが少なくとも１つのフォトマスクを介した露光による修正ステップ
を含む改良が提供される。
【００４６】 本発明の好ましい一実施形態において、ＰＳＨ技法は処理量の大きい大量生産
において個別化されたチップの作成に適切である。ＩＣの基礎的な回路設計はチ
ップによって変化しないことが好ましいので、チップ細目の大多数は処理量の大
きい従来型製造ステップを用いて並列光学リソグラフィによって製造されること
が好ましい。従って、プロセスのこの部分は全てのチップに関して同じである。
チップ個性化のためのＰＳＨリンクを形成する時には、チップ上の細目の比較的
小さい部分のみが変えられることが好ましい。従って、ＰＳＨリンクのこの種追
加形成によって処理量が著しく低下することはない。本発明に従った個性化技法
はチップ毎に細目の小さい部分だけが変化することを要求するという事実を考慮
すると、本発明の第３の態様に従って、製造容量を実質的に低下させることなく
大量生産を容易にするために瞬間ストロボ技法が利用可能であることが判明した
。
【００４７】 従って、本発明は電気特性を持ち、少なくとも１つの層を備えた電気回路を個
性化するための方法を提供する。即ち、電気特性をもつ少なくとも１つの層を有
する電気回路を個性化する方法であって、前記層が電気特有決定処理（ＥＣＤＰ
）によって作成され、個性化のための前記方法において、 それぞれが少なくとも１つの層を有する複数の電気回路を作成するウェーハを
提供するステップを含み、 少なくとも前記１つの層の生産に際して、 複数の前記電気回路の各々の前記ウェーハに同じ電気特性を生成するために前
記層において第１ＥＣＤＰを用いるステップを含み、 複数の前記電気回路の少なくとも１つの少なくとも１つの電気特性を修正する
ために前記層において第２ＥＣＤＰを用いるステップを含み、前記直接書き込み
ステップがＸとＹのどちらか１つの方向にウェーハを走査するステップ及び前記
修正を達成するように前記走査に際して瞬間的ストロボを適用し、それによって
、複数の前記電気回路の少なくとも１つを個性化するするステップを含む方法で
ある。
【００４８】 その代りに、直接書き込みの代わりにＰＳＨマスクが用いられる類似の方法が
評価される。
【００４９】 本発明は更に指定された種類のシステムを提供する。即ち、多層電子回路の多
様性を生じさせる方法において、各電子回路が表面層および少なくとも１つの表
面下層を有し、前述表面層および少なくとも１つの前述表面下層がそれぞれ電子
回路の動作に影響を及ぼす少なくとも１つの電気特性を備え、改良において、 １つの多層電子回路を選択するステップと、 １つの前述電子回路の少なくとも１つの表面下層の少なくとも１つの電気特性
を変更するステップとを含み、前述変更ステップが直接書き込みステップを含み
、前述直接書き込みステップがＸかＹのどちらか一方向に前述層を走査し、前述
走査に際して前述変更を達成するように瞬間ストロボを適用するステップを含み
、 １つの電子回路の表面層を作成するステップを含み、 変更ステップが作成ステップ以前に起きる改良を提供する。
【００５０】 本発明は更に指定された種類のシステムを提供する。
【００５１】 本発明は更に提供する。即ち、電子回路において層を作成する方法における、
改良において、 複数のチップを含み、フォトレジストで覆われたウェーハを提供するステップ
において、 下記ステップを順次実施するステップにおいて、 １．複数のチップの各々における電気回路の同じイメージを生成するために並
列フォトリソグラフィを実施するステップと、 ２．複数の前述チップの１つを選定するステップと、 ３．１つの選定済みチップ上イメージを修正するステップとを含み、前述修正
するステップが直接書き込みステップを含み、前述直接書き込みステップがＸと
Ｙのどちらか一方向にウェーハを走査するステップを含み、前述走査に際して、
前述修正を達成するように瞬間ストロボを適用するステップとを含む改良である
。
【００５２】 本発明は更に指定されたこの種のシステムを提供する。本発明は更に上述の方
法によって生成された電気回路を提供する。
【００５３】 本発明の明確に指定された態様の各々に適用可能な様々の好ましい実施形態に
ついて次に簡単に記述することとする。
【００５４】 従って、本発明の好ましい一実施形態に従ったＰＳＨリンクの形成は例えば、
レーザ、電子ビーム、Ｘ線、または、製造プロセス期間中の他のビーム供給源な
どの直接書込みビームを使って達成される。フォトレジストが堆積された後の従
来型リソグラフィプロセスに際して、ＰＳＨリンクを形成する追加ステップを適
用可能な幾つかの可能な方法がある。
【００５５】 更に明確には、 Ａ．フォトレジストの全体露光を全体フォトマスクを介して放射へ適用するス
テップ以前に、事前定義されたＰＳＨリンクに対応する直接書込みビームは所定
位置における１つ又は複数のフォトレジスト（ＰＲ）に適用可能である。
【００５６】 Ｂ．直接書込みステーションが全体ステッピング放射露光と同時にリソグラフ
ィステッパに設置されている場合には、直接書き込みビームは１つ又は複数の層
のＰＲへ供給可能である。
【００５７】 Ｃ．直接書込みビームはＰＲ現像ステップ以前、ステッピング放射全体露光後
に１つ又は複数の層のＰＲへ供給される。
【００５８】 Ｄ．直接書込みビームは、全体露光用現像ステップの後、ただし、例えば、ラ
ンドアロンレーザ、電子ビーム、または、他の放射ソースステーションにおける
エッチング／オプラント／／拡散ステップの前に、１つ又は複数の層のＰＲへ供
給される。
【００５９】 ポジティブフォトレジストを使用する場合には、放射へ露光されるリンク位置
は後続するステップにおいてエッチング、インプラント、拡散、等々されるはず
であるが、他方、非露光リンク位置は不変状態を維持するはずである。また、必
要な変更を加えて、ネガティブフォトレジストも同様に適用可能である。当該技
術分野における当業者は、例えば、過剰露光によるポジティブＰＲからネガティ
ブへの逆転等を理解するはずである。
【００６０】 当該技術分野における当業者は、ＰＳＨ技法を用いることによって、リソグラ
フィ（フォトレジスト使用）による実質的にあらゆる定義済み層、または、層の
組合わせは、例えば金属層および多重層、接点、層貫通孔、インプラント、能動
／受動的領域、等々のように、個性化され得ることを理解するはずである。ＰＳ
Ｈ技法は多くの異なるタイプの集積回路に関してカスタマイズされ得るはずであ
る。
【００６１】 本発明の好ましい一実施形態によれば、ＰＳＨ技法を利用して特定のチップに
組み込まれるべきキーは、例えば、ロット番号、ウェーハ番号、及び、各チップ
を個別に定義するダイスｘ−ｙ座標などのような１つ又は複数の特定製造パラメ
ータを用いるアルゴリズムによって算定可能である。アルゴリズムはチップ層が
異なれば、セキュリティを強化するために変化することがあり得る。
【００６２】 他の好ましい一実施形態によれば、ランダム数種世代に基づくアルゴリズムが
以下に更に詳細に述べるように個別化された（および、おそらく一意的）キーを
生じさせるために用いられる。このランダム数は、例えば、ＰＳＨステーション
のコンピュータコントローラによって生成され得る。
【００６３】 好ましい一実施形態によれば、アルゴリズムはセキュリティを強化するために
、層が異なれば変化することもあり得る。
【００６４】 好ましい一実施形態によれば、個性化アルゴリズムは顧客別に提供され、ウェ
ーハ製作者（ｆａｂ）にとって、または、他の好ましい一実施形態に従って機密
が保持され、ウェーハ製作者（ｆａｂ）自体がアルゴリズムを定義可能である。
個性化アルゴリズムは、ＰＳＨステーションコントローラ内に安全な暗号化され
たフォーマットで保持されることが好ましい。
【００６５】 当該技術分野における熟練者であれば、本発明が指定された個性化アルゴリズ
ムによって束縛されず、アルゴリズムが提供または記憶される仕方によっても束
縛されないことを容易に理解するはずである。
【００６６】 或る特定の好ましい実施形態において、キーはＩＣに組み込まれるが、しかし
ながら、明示され得る形式においてアクセス可能ではない。これは、通常セキュ
リティ目的で実施される。従って、例えば、チップに組み込まれるキー値がＸで
あれば、当該キーにアクセスして、外部的に読み取ろうとするあらゆる試行は設
計によって阻止されている。従って、キー値を外部的に読み取ろうと試行すれば
、例えば、Ｘの代わりに２Xを用いる事となる。
【００６７】 一般に、あらゆる適切な半導体デバイス（チップ）、ブロック、電気回路、メ
モリ、または、論理ユニットはＰＳＨ技術を用いて個性化することが可能である
。ＰＳＨリンクは、１つ又は複数の層において、また、例えば後続する誘電体、
及び／又は、金属層、によって覆われた好ましい一実施形態において、実装可能
であり、このようにして、リンクを隠した状態に維持し、好ましくは、非侵入視
覚的な（光学）検査ならびに非破壊的（マイクロ）微小精査、および、走査電子
顕微鏡（ＳＥＭ）における更に洗練された分析、収束されたイオンビーム（ＦＩ
Ｂ）、電子ビーム、電圧コントラスト分析、等々を阻止するはずである。例えば
、化学機械的研磨（ＣＭＰ）のような平坦化技術を利用すれば、リバーズエンジ
ニアリング（逆方向工学）分析を更に複雑化することがあり得る。
【００６８】 既に述べたように、本発明の種々様々な態様において、電気または電子回路は
下記項目の少なくとも１つを実現することが好ましい。即ち、冗長設計、デバッ
グ設計、チップ設計である。
【００６９】
【発明の実施形態】
従来技術に従い、並列リソグラフィプロセスの従来型シーケンスはリソグラフ
ィプロセスに追加ステップを提供することによって修正される。従来技術にれば
、製造に際して集積回路における個別化された電気回路の組み入れは、リソグラ
フィプロセス期間中に、直接書込みビームによって達成可能である。これらは、
フォトレジストで覆われた層へ直接書込みビームを当てる追加ステップが実行可
能な種々様々なシーケンスである。
【００７０】 図１ａから図１ｄまでを参照することとする。図１ｃは従来技術によるシーケ
ンスを示し、図１ａ、１ｂ、及び、１ｄはその修正シーケンスである。
【００７１】 図１ａに示すシーケンスＡは半導体ウェーハに適用される従来型リソグラフィ
プロセスの従来型前処理ステップ１から出発する。材料層１２は例えばリソグラ
フィプロセスに先立ってシリコンウェーハ１１の表面１３に堆積された状態を示
す。この例において、層１２は、随意にリベーク処理されていても差し支えない
フォトレジスト１４によって覆われている。層１２がウェーハ１１上の第１層で
あるかどうかに応じてシリコンウェーハ１１は（ｉ）ウェーハ基板であるか、ま
たは、（ｉｉ）ウェーハであり得る。この場合、後者は第１層のみならず、能動
および受動電子コンポネント又はそれらの部分を備えた他の層も含むことに留意
されたい。
【００７２】 シーケンスＡはステップ２を継続し、フォトレジストを直接書込みビーム２１
、即ち、レーザ、または、電子ビーム、イオンビーム，Ｘ−線ビーム、或いは、
他のビーム供給源に露光する。ビーム２１は個別回路の特定実装のために用いら
れ、設計によって画定されるフォトレジスト１４に露光される。その後で、チッ
プ全体のフォトレジスト１４を全体露光放射３３に曝すためにパターン３４を備
えた全体フォトマスク３１を用いてステップ３が実施される。このシーケンスお
よび以下に述べる他の全てのシーケンスにおいて、フォトレジストは、全体の光
学並列露光ならびに直接書込み露光の両方に対して適切な感度を持つことに留意
されたい。
【００７３】 更に、フォトレジスト４１及び４２の露光済み領域は現像ステップ４に際して
除去される。これらの領域はステップ２に際して直接書込みビーム２１に、また
、ステップ３に際して放射３３にそれぞれ曝された。現像ステップ４の後で、随
意にポストベーク処理して差し支えなく、フォトレジストがそこから除去された
領域の下に位置する層１２の部分は従来通りに処理される。ステップ５における
処理は、あらゆる適切な種類、例えば、エッチング、インプラント、拡散、等々
、であり（この例では、エッチング）、それによって、電気回路またはその一部
が形成される。
【００７４】 図１ｂに示すシーケンスＢは、チップ層１２上に個別電気回路またはその一部
を形成する他の可能な方法を提供する。
【００７５】 シーケンスＢは既に述べたリソグラフィプロセスに先行する従来型前処理ステ
ップ１からスタートする。
【００７６】 その後で、全体フォトマスク３１のパターン３４を介して行われる全体露光放
射３３と同時に実施される直接書込みビーム２１を含むステップ２３が実施され
る。
【００７７】 次に、前述の従来型現像４および、例えば、選定された部位におけるフォトレ
ジストおよび層部分を除去し、それによって、電気回路またはその一部文を形成
するためにエッチング５ステップが実施される。
【００７８】 図１ｃに示すシーケンスＣはチップ層１２上に個別電子回路またはその一部分
を形成する更に別の可能性のある方法である。このシーケンスは従来技術によっ
て知られている。
【００７９】 また、シーケンスＣも、上述のリソグラフィプロセスに先行する従来型の前処
理ステップ１からスタートする。
【００８０】 次に、シーケンスＡと反対の順序が適用される。従って、最初に、全体露光ス
テップ３が実施され、ステップ３の後に限り、直接書込みビーム露光のステップ
２が提供される。
【００８１】 その後で、選定された部位におけるフォトレジスト及び層部分を除去するため
に前述の従来型現像４およびエッチング５ステップが実施され、それによって、
規定された電気回路（５３と称する）またはその一部分を形成する。
【００８２】 図１４に示すシーケンスＤは、チップ層１２上に電気回路を形成する更に他の
可能性のある方法を提供する。
【００８３】 シーケンスＤも上述のリソグラフィプロセスに先行する従来型の前処理ステッ
プ１からスタートする。
【００８４】 その後で、シーケンスＤは、全体露光３および現像４１などのような従来型ス
テップを含む。これらの従来型ステップは、例えば、リソグラフィステッパと関
連して実施されることも可能である。
【００８５】 現像ステップ４１の後、ただし従来型エッチングステップの前に、従来技術に
従って、直接書き込みビーム露光ステップ２が実施される。
【００８６】 その後で、露光された部位におけるフォトレジストを除去するための第２現像
４２およびエッチング５ステップが実施される。露光済み部位における層部分が
除去され、それによって、規定された電気回路またはその一部分が形成される。
【００８７】 さて、次に本発明に戻って、本発明は並列光学リソグラフィによる全体露光と
直接書き込みによる修正の組み合わせについて記述されるが、全体露光が電子ビ
ームによる場合にも同様に適用可能であることに留意されたい。
【００８８】 本発明の第１態様によれば、チップの個性化はリソグラフィプロセスに際して
個別化されたデジタル数（例えばキー）をチップに組み入れることにより達成さ
れる。後者は、個性化アルゴリズムに従って任意の所要個数の個性化された安全
ハードウェア（ＰＳＨ）リンクを半導体基板の層内に形成することにより実現さ
れる。集積回路におけるキーの組み込みは上述の仕方における直接書込みを用い
て達成される。
【００８９】 フォトレジストを除去し、層部分を処理した後で、（例えば、上述のエッチン
グステップを介して）、ＰＳＨリンク（例えば５１）が形成され、規定されたデ
ジタルキーを生じさせる。
【００９０】 これに反して、従来技術と関連して規定された記述はエッチングを採用してい
るが、この態様によれば、本発明は同様に例えば、インプラント、拡散等々の他
のプロセス処理に適用可能であることは、当該技術分野における当業者によって
理解され得ることである。
【００９１】 好ましい一実施形態によれば、フォトレジストはレーザにより直接書込みビー
ムに曝される。修正された一実施形態に従い、電子ビームが利用される。更に他
の修正された一実施形態によれば、他のビームソース、例えば、イオンビームが
利用され、更に他の修正された一実施形態によれば、Ｘ線ビームが用いられる。
直接書込みステップは、例えば、ステッパ（スキャナ）、走査および反復システ
ム又はその他の全て当該技術分野において知られている装置を使用して実現され
る全体露光のための並列光学リソグラフィと共に本実施形態によって実施される
。
【００９２】 好ましい一実施形態に従い、ポジティブフォトレジストが利用される。デジタ
ルキーの組み込みのための上述したプロセスの修正は、ネガティブフォトレジス
トを使用するか、又は、ポジからネガへ又はその逆に過剰露光によってＰＲを反
転させるか、その逆にすることにより、達成可能であることは、当該技術分野に
おける当業者にとって明白なはずである。このシーケンスおよび以下に述べる他
の全てのシーケンスにおいて、全体の光学並列露光ならびに特定のＰＳＨ露光の
両方の場合にとってフォトレジストが適切な感度を持つことに留意されたい。
【００９３】 本発明の他の態様によれば、ＰＳＨリンクの形成は、好ましくは例えば二重露
光モードにおける全てのチップにとって共通な全体フォトマスクを利用する並列
リソグラフステッピング露光システムにおいて１つ又は複数のＰＳＨフォトマス
クを使用することにより達成される。
【００９４】 スキャナ内のＰＳＨフォトマスクを用いると、個別の直接書込みシステムを使
用する場合と比較して、更に効率的な大量生産プロセスを可能にし、種々異なる
システム（即ち、スキャナと直接書込みシステム）の間の切り換えを検討する必
要性が排除される。更に、ＰＳＨフォトマスクを用いると、既にインストールさ
れているスキャナシステムを利用するので、個別の直接書込み方法に有利であり
得る。
【００９５】 好ましい一実施形態においては、すべてのチップ上の個別化されたパターンを
フォトレジストへ曝すために専用ＰＳＨフォトマスクが用いられる。このフォト
マスクは、レーザスポット（適切な形と寸法）をフォトレジスト表面にもたらす
ように限られたビームのみを通過可能にし、直接書込みビームと非常に類似する
。この態様において、規定された個別化されたパターンはデジタルキーのみに制
限されることなくデジタルキーを含む。当該技術分野における当業者は理解する
はずである。同様に追加ＰＳＨフォトマスクは並列リソグラフステッピング露光
の前または後で各層に適用可能である。この場合、リンクは、個性化アルゴリズ
ムの制御の下に特定チップの個性化を必要とする個別化されたパターンに従って
選択的に露光されるはずである。ビーム及びウェーハは相互に相対的にｘ−ｙ制
御のもとに移動し、ビームはＰＳＨリンク位置を選択的に曝すために特定ＩＣ上
の個別パターンに関する個性化アルゴリズムによる選択に従ってパルス化、及び
／又は、空白化する。（更に以下を参照のこと）。
【００９６】 本発明のこの態様の他の一実施形態において、正常露光フィールドの外側に第
２の二重露光におけるスポットビーム露光を可能にするような形が存在し得るよ
うに、ＰＳＨフォトマスクは全体フォトマスク（例えば所与層に関して）と組合
わされる。全体フィールドの代りにこの形を経てビームを指示するように網線（
レチクル）オフセットされ、同時にスポットビームのみを通過させる。これはレ
チクルを交換する必要性をキャンセルし、これによって、生産時間を節約する。
【００９７】 本発明のこの態様に関する以下の記述は専用ＰＳＨフォトマスク（網線）を対
象とする。ＰＳＨフォトマスクが全体フォトマスクと組合わされる場合、即ち、
スポット露光用の特殊ＰＳＨ形状が一般フィールドの外側の全体マスク自体上に
存在する場合に図２Ａ−Ｂおよび２Ｅ−Ｆが同様に適用可能であることを当該技
術分野における熟練者は容易に理解するはずである。
【００９８】 次に、本発明の第２態様の一実施形態に従って専用ＰＳＨフォトマスク３０１
を使用することによって（または、全体フォトマスク上の一般フィールドの外側
のＰＳＨ形状を介して）、ＰＳＨリンクを形成するシーケンスを示す図２ａと図
２ｂを参照することとする。
【００９９】 今までに述べてきたことを更によく理解するために、本発明の好ましい一実施
形態に従い、専用ＰＳＨフォトマスク３０１を用いて（または、全体フォトマス
クに関して一般フィールド外のＰＳＨ形状を介して）層１２上にＰＳＨリンク５
１を形成する方法を示す図２ａに注意を向けることとする。従って、ＰＳＨリン
クが直接書込みビームによって形成された場合について上述したように、シーケ
ンスはリソグラフィプロセスの従来型前処理ステップ１から出発する。
【０１００】 その後で、この好ましい実施形態に従い、フォトレジスト１４の事前定義済み
位置３０３を放射３５に露光するステップ３０はＰＳＨフォトマスク３０１を介
して（または、図示されていない全体フォトマスクに関する一般フィールドの外
のＰＳＨを介して）実施される。ＰＳＨの形状３０２は適切な形状のスポットビ
ーム３０４だけを通過させ、放射３５からの適切なエネルギを用いて位置３０３
にフォトレジストを露光させるように形成する。
【０１０１】 ステップ３０には、全体フォトマスク３１を使用し、位置３２におけるレイア
ウトに従って全体露光放射３３にチップの残りの部分を露光するステップ３が後
続する（図２Ｃの平面図）。
【０１０２】 次に、フォトレジストを除去し、かつ選定された部位における層部分を処理し
、それによって部品の所要電気回路のＰＳＨリンク５１および全体設計５２を形
成するために前述の従来型現像およびオプションとしてのポストベーク４および
エッチング５ステップが実施される。ＰＳＨリンク５１および全体設計５２を図
２Ｃの平面図に示す。説明を明瞭にするために、ステップ３０に際して、スキャ
ナステーションコントローラ内に所在することが好ましい個性化アルゴリズムに
よって個別チップの事前画定された特定位置３０３が選定されなかった場合には
、好ましくはスキャナステーションコントローラの制御の下でビームは消去され
、従って、（フォトレジスト５４に示すように）対応する位置５１’は露光され
ないことに留意されたい。
【０１０３】 当該技術分野における熟練者は本態様に従った本発明はエッチング処理によっ
て拘束されず、他の変種は適用可能（例えばインプラント又は拡散の適用）であ
ることを容易に理解するはずである。図２ｂに示すシーケンスは、特定のＰＳＨ
フォトマスク３０１を使用して、チップ層１２上にＰＳＨリンク５１を形成する
別の非制限方法を提供する。本シーケンスは、ＰＳＨリンクが直接書込みによっ
て形成された場合について上述したように、リソグラフィ処理の従来型前処理ス
テップ１から出発する。
【０１０４】 更に、全体フォトマスク３１を用いて、位置３２を全体露光放射３３に曝すス
テップ３が実施される。
【０１０５】 その後で、本発明の第２の態様に従ったこの好ましい実施形態に従い、ＰＳＨ
フォトマスク３０１を介して、フォトレジスト１４の事前画定位置３０３を放射
３５に露光するステップ３０が実施される。（この第２態様の代替実施形態にお
けるこの追加露光は、既に述べたように、特殊なＰＳＨ形状を介して、全体マス
ク上にオフセットされることが可能である。）ＰＳＨ形状３０２は適切な形のス
ポットビーム３０４をちょうど通過させ、放射３５からの適切なエネルギを用い
て、位置３０３にフォトレジストを露光させるように形成する。
【０１０６】 次に、フォトレジストを除去し、選定された部位における層部分を処理し、そ
れによって、ＰＳＨリンク５１および所要電気回路またはその一部分の全体設計
５２を形成するために、前述の従来型現像４およびエッチング５ステップが実施
される。既に述べたように、エッチングステップは可能性のある多くの変種の中
の１つに過ぎない。
【０１０７】 エッチングステップの後で、上述した各シーケンスに関して、残っているフォ
トレジストが除去され、ウェーハは処理を継続する。この場合、全製造プロセス
の残っているステップが実施され、完全に処理されたウェーハが得られる。製作
に際して、各層のＰＳＨリンクは、随意に、後続層で覆われる。これらの後続層
は、ＰＳＨリンクの非侵入的な視覚分析、非破壊的マイクロ精査、及び／又は、
ＳＥＭ、ＦＩＢ、電子ビーム、及び、電圧コントラスト分析によってリバースエ
ンジニアを防止または阻止することが好ましい。
【０１０８】 その上、リバースエンジニアリング分析の更なる複雑化に関しては、例えば、
化学機械的研磨（ＣＭＰ）のような、当該技術分野において知られている平坦化
技術をウェーハに適用することも可能である。任意の個数の層を備えたチップ用
に１つ又は複数の層上にＰＳＨリンクを形成するために、図１ａから図１ｄまで
に示すシーケンスＡからＤ、ならびに、図２ａ及び図２ｂに示すシーケンスはＰ
ＳＨリンクの形成にも適用できることに留意されたい。層は、それらがリソグラ
フィによって規定されていることを条件に、例えば、金属および多重層、接点、
層貫通孔、インプラント、能動／受動領域、等々のような適切な任意の性質であ
っても差し支えない。
【０１０９】 当該技術分野における当業者であれば、本発明のＰＳＨ技法を用いる限り、一
般的に、リソグラフィ処理の従来型ステップに本発明によって課せられる特別な
拘束条件は皆無であることを理解するはずである。特に、フォトレジストは（既
に検討済みであるように）ポジティブに限られるわけでなく、各層上の照射され
た領域の現像後に除去されるか又は残されるかに応じて、ネガティブであっても
差し支えない（図２ｄ参照）。フォトレジストは、全体光学並列露光ならびにＰ
ＳＨ露光の両方にマッチする適切なエネルギ特質を備えていなければならない。
【０１１０】 ＰＳＨリンクを形成するビームはレーザ、電子、Ｘ線、または、イオンビーム
、または、それらの適切な組合わせであり得る。
【０１１１】 本発明の第２態様に従って追加ＰＳＨフォトマスク（または、全体マスク上の
オフセットＰＳＨ形）を利用することについては、図２ｅ及び２ｆを参照して更
に説明することとする。従って、図２ｆに示すように通常のフォトマスクを介し
た並列露光３５０に加えて、フォトレジスト上にスポットビームを生成するよう
に追加マスクが装備される３５１（または、その代わりに、全体フィールドの外
においてビームがＰＳＨの形状まで通過するように全体マスクをオフセットする
）。マスク３６０の概略図、衝撃用ソース３６２、及び、ウェーハ３６４上にお
ける結果としてのスポット３６３を図２ｅに示す。その後で、ステップ３５２（
図２ｆ参照）に従い、全ての個別チップに事前画定および選定されたＰＳＨリン
クの特定露光を生じさせるように、スポットは、Ｘ−Ｙ制御の下で走査され、従
来技術において知られている仕方においてパルス化され、及び／又は、消去され
る。
【０１１２】 次に、本発明の一実施形態に従いＰＳＨリンクを形成するための典型的リソグ
ラフシステムを概略図示する図３を参照することとする。本発明の好ましい一実
施形態によれば、本システムは、例えばＰＲコート及びプリベイクのようなウェ
ーハ３１０の従来型前処理ステップ１を実施する前処理モジュール３１１、並列
光学露光のためのリソグラフィステッパ３１２、及び、例えばＰＲ現像およびポ
ストベイクによってウェーハ３１０を後処理するための後処理モジュール３１３
を備えた従来型リソグラフィステーション３００を有する。前モジュール３１１
および後処理モジュール３１３は、それぞれ、ウェーハ３１０のロードおよびア
ンロード用に、ウェーハ入力インタフェース３１７およびウェーハ出力インタフ
ェース３１６を装備している。図３は説明用であって、この図では、システム及
び部品の個別および相対寸法は縮尺されていないことに留意されたい。更に、部
品の相対位は、生産に応じて変化することがある。
【０１１３】 好ましい一実施形態に従い、リソグラフィステーション３００はリソグラフィ
ステーションの種々異なる場所に設置可能な直接書込みビームステーション３１
４に結合されることが好ましい。 Ａ．シーケンスＡ用として、直接書き込みビームステーション３１４は、前処
理モジュール３１１とリソグラフィステッパ３１２の間に設置される（図３の位
置Ａ）。 Ｂ．シーケンスＢ用として、直接書き込みビームステーション３１４はステッ
パに設置され（図３の位置Ｂ）、ステッパ３１２の全体露光放射と同時作動する
ように作動可能である。（直接書込みビーム及び全体放射は同じフィールド又は
異なるフィールドを同時に露光可能である）。 Ｃ．シーケンスＣ用として、直接書込みビームステーション３１４はリソグラ
フィステッパ３１２と後処理モジュール３１３との間に設置される（図３の位置
Ｃ）。 Ｄ．シーケンスＤ用として、直接書込みビームステーションはスタンドアロン
レーザ、電子ビーム、または、他の放射源ステーション（図示せず）であるか、
又は、後処理モジュール３１３とウェーハ出力インタフェース３１６（図示せず
）の間に位置する。
【０１１４】 他の一実施形態において、シーケンスＡ、Ｃ、または、Ｄ用として、直接書込
みビームステーションは（ＩＩと同様に）ステッパ内に設置される。この場合、
シーケンスＢの場合と同様に全体並列露光と同時に作動するのでなく、直接的書
込みは、必要に応じて、並列露光から、一時にどちらか一方へウェーハ露光が切
り換えられる。本発明はウェーハ転送用に知られている従来技術の平面図および
システムを利用可能である。
【０１１５】 一実施形態によれば、ビームステーションはコンピュータに結合されたコント
ローラ、ウェーハ３１０が配置されるウェーハステージ、走査用に動力化された
ｘ−ｙ軸部品、ビームの偏向手段、光学エレメント、および、ビームブランカ（
いずれも図示されず）を含む。ウェーハ上の各チップを、そこに特定のＰＳＨリ
ンクが形成されるべき例えば位置３１５においてビームに選択的に露光させるた
めに、これらの部品はｘ‐、ｙ‐又は組合わされたｘ−ｙ方向へ個別的および相
互に相対的に適切な精度で移動可能である。
【０１１６】 例えば、連続走査を提供するために移動は一方向にのみ実施され、適切な位置
３１５に「瞬間ストロボ」ビームを供給するように、ＰＳＨリンクは概説され得
る。後者の作動モードについては、図４を参照して、更に詳細に検討することと
する。
【０１１７】 ビームの特性、例えば、波長、エネルギスポット形状、パルス持続時間、およ
び周波数、ビームが連続的に消去されるか又はパルス化されているか、等々は、
露光済みと非露光位置を区別するために解像度、精度、均一性、安定性、等々の
観点から必要とされる性能を提供するために最適化されることが好ましい。ＰＳ
Ｈリンクの位３１５、可動部分の運動パラメータ、ならびに、ビームの特性は特
定の用途に応じて決定されることが好ましい。精度、重要な諸元、位置合わせ、
及び、処理量時間問題に対処するために、ＰＳＨリンクは非臨界寸法に設計可能
であり、所与技術ノードに関して必ずしも最小寸法（臨界寸法ＣＤ）である必要
はない。ＰＳＨリンクはレイアウト及びチップにとって比較的極めて些細な部分
であるので、この場合の追加エリアは重要でない。
【０１１８】 限定的でない一例として、例えば、Ｌｅｉｃａ Ｍｉｃｒｏｓｙｓｔｅｍｓ
Ｌｉｔｈｏｇｒａｐｈｙ ＧｍｂＨから商的に入手可能なＬｅｉｃａ ＺＢＡ３
２は直接書込み電子ビームシステムとして使用可能である。
【０１１９】 図４を参照することとして、この図は本発明の他の態様に従ったストロボ瞬間
作動モードにおいて走査されるチップを有するウェーハの概略図である。この作
動モードは、ウェーハに対する走査ビームの動きがウェーハ上のチップの各列に
関する偏向範囲内のみ、および、ＸまたはＹ方向のみに限られる場合に特に適用
可能である。走査に際して、ビームはパルス化され、かつ／または、消去される
。この種の走査モードの一般的であって排他的でない例を図４に示す。この場合
、ビームはＸ方向に経路３９０に沿ってチップの第１列を走査し、第１列を走査
し終った後でビームはＹ方向に第２列に向かって移動し、この第２列は反対方向
に走査され、このように走査が進行する。この種走査モードは非常に効率的であ
り、大量生産シリーズに関して特に有用である。この作動モードによれば、チッ
プにおける選定された部位（例えば、第１チップの３９１、第２チップの３９２
）には事前画定された位置に在るＰＳＨリンクが含まれる。これらの位置には、
明らかに個性化アルゴリズムの制御の下で、上述の仕方においてデジタル数また
は他の電気的に機能する回路を生成するために個性化された露光が適用される。
全ての位置は経路３９０に沿って、ビーム走査の方向に垂直なビーム偏向範囲内
に配列される（好ましいモードにおいては、偏向の必要性は皆無である）。
【０１２０】 当該技術分野における当業者は、本発明の様々な態様に従ったＰＳＨ技術の非
常に高度の融通性が個別化された電気機能（場合によってデジタル又はアナログ
）を生成するようにチップにＰＳＨリンクを組み込むための多様な用途を容易に
することを理解されるはずである。
【０１２１】 この種デジタルキー（本発明の第１態様をに適用される）又は、本発明のＰＳ
Ｈ技術を利用するあらゆる電気的に機能する回路（本発明の他の態様にも同様に
適用される）の様々な例を図５から１０までに示す。
【０１２２】 例１ 図５−６はリソグラフィプロセスに際して上述の仕方においてそのエレメント
を個別に露光することにより電気回路機能の変更の例を示す。インバータゲート
回路６０１の状態（この例においては、プルダウンレジスタの部分）は、回路の
電気概略図に示す導体６０２の金属層における多角形体に相当するフォトレジス
トを露光することによって「１」から「０」へ変化可能である。この方法に従う
ことにより、デジタルキーに対応する一連のビットがチップに組み込まれること
が可能である。
【０１２３】 例えば、８個のゲート回路６０１（図６に示すように金属および接触層のレイ
アウト）で構成される８ビットインバータ配列体（例えばデジタルキーとして機
能する）について考察することとする。当該技術分野における当業者によって理
解されるように、フォトレジストを直接書込みビームに選択的に露光するか、又
は、既に述べたように特殊ＰＳＨフォトマスクを介してフォトレジストを露光す
ることによって対応するＰＳＨリンクが選択され、これによって金属エッチング
を作動可能または作動不能にし、論理数「０」および「１」によって（それぞれ
）構成される個別化されたデジタルキーコードを導入するために必要とされる切
断と接続を（それぞれ）作動可能または作動不能にする。従って、図８の例に示
すように、接続を断たれたリンク７０１、７０２、及び、７０３は「０」に対応
し、残っている接続いたままのリンクは「１」に対応して８ビット数（１０１１
０１０１）を生じさせ、これが１６進数値Ｄ５を表すデジタルキーとして機能す
る。この個別化された８ビットキー配列体は、例えば指定された瞬間ストロボ技
法を用いて、例えば図４に示すチップの部位３９１に組み込み可能である。同様
の仕方において、異なるデジタルキーはウェーハ内の連続チップの部位３９２に
組み込み可能である。既に指定したように、例えばＲＳＡアルゴリズムにおける
専用または公的キーとしてのキーを必要とする任意の適切な知られている従来技
術を適用することによってデジタルキーは利用可能である。各チップに組み込ま
れた特定のキーは、どの特定ＰＳＨリンクを露光するか否かを選択することによ
り、個性化アルゴリズムによって決定される。
【０１２４】 従って、この種インバータの多様性が配列体を形成する実装における個別化さ
れた組合わせ数は２nであり、ここに、ｎは配列体（アレイ）内のインバータの
個数である。設計上考察すべき事項に関する限りでは、この種ＰＳＨによって作
動可能化されたインバータを含む基本セルはｎ個のセルを用いた２ｎ種の異なる
キーによる構成を作動可能にするセルライブラリに単純な仕方において論理的に
記憶されることが可能である。図６に示す単純化された特定の例においては、２
５６通りの異なるキーは８個のセルを用いて表すことが可能である。既に検討し
たように、ＰＳＨリンクは「０」（リンク切断）又は「１」（リンク接続）を意
味するように選択的に露光され得るはずである。当該技術分野における当業者に
よって理解可能であるように、他の設計において各セルは複数のＰＳＨリンクを
含むことが可能である。
【０１２５】 好ましい一実施形態（特定の例１に限定されない）によれば、事前画定済みの
全てのＰＳＨ位置を横断してビームが走査するようにウェーハ及びビームが移動
し、また、ビームをパルス化、及び／又は、ビームを消去することにより、当該
位置は特定チップ上の個別化されたデジタルキーを構成する明白に異なる「０」
と「１」を実現するように露光される。
【０１２６】 例２ ＰＳＨ技法はＲＯＭの個性化に使用できる。図７は真理値表４０３を実現する
ための本発明に従って個性化されたＶｔインプラントＲＯＭの概略図４０１およ
びレイアウト４０２を示す。ＰＳＨ技法の使用により、トランジスタ（例えば、
４１３と称する）の要求された組合わせに対応する回路上のトランジスタゲート
位置４１２はＰＳＨリンクを形成するためにフォトレジスト上で選択的に露光さ
れ、それによって、当該チップの製造に際してＶｔ（しきい電圧）インプラント
を作動可能化する。各チップのＰＳＨ露光に際して個別に画定されるように、Ｖ
ｔが存在するか又は欠如するかによって、ＲＯＭ真理値表における論理「１」及
び「０」は全てのチップにおいて異なるようにそれぞれ実現される。
【０１２７】 例３ 好ましい一実施形態に従い、ＰＳＨリンクを含まない回路と視覚的に同じに見
えるようにＰＳＨリンクをレイアウトする機密保護（セキュリティアプリケーシ
ョン）に関しては特に注意が払われる。図８は論理ＮＯＲゲート（結線図５０２
）に対応する電気回路５０１の特性を変更する一例を示す。ＰＳＨ技法を用いて
変更した後においてＮＯＲゲート回路５０１は論理ＮＡＮＤゲート（結線図５０
４）の回路に対応する回路５０３に効果的に変換する。チップ製造に際し、ＰＳ
Ｈリンクを選択的に形成して、Ｖｔインプラントを作動可能化または作動阻止す
ることにより、電気回路５０１の２つのトランジスタ５１１は効果的に相殺され
る。回路は視覚的にはＮＯＲゲートのように見えるが、実際にはＮＡＮＤゲート
のように作動する。これは機密保護の観点からは良いことであり、リバースエン
ジニアリングを更に困難にする。
【０１２８】 例えば多数のこの種ゲートを組み合わせ、これらを選択的に露光すれば、例１
におけるインバータの組合わせと同様に、デジタルキー、及び、番号、等々の実
装を作動可能化することになる。
【０１２９】 例４ アナログ回路は種々の用途のために個性化されることがある。一例として、図
９は同調可能電流ミラーの電気概略図８０１および対応するレイアウト８０２を
示す。適切なＭ２トランジスタ８１１を選択し、ＰＳＨ技術を用いて能動拡散領
域層における多角形体８１２に対応するフォトレジストを露光することによって
回路の出力電流を同調させることができる。当該技術分野における当業者は、ポ
ジティブ又はネガティブＰＲの効果を理解するはずである。Ｍ２トランジスタを
選択的に露光することにより、電流は個別に調整可能である。従って、例えば、
基準電圧または基準電流はコンパレータにおいて画定可能である。この種のコン
パレータは、例えば、センサ、オーディオデバイス、等のアナログ特性を個性化
するために利用可能である。
【０１３０】 当該技術分野における当業者によって理解されるはずであるように、デジタル
キーを実現するためにＰＳＨ技術を用いて組み込まれた電気的に機能する個別化
された回路は、実質的には任意の所要サイズの一連のビットとして実現可能であ
る。上述したように、この種のキーは、例えば、これらに限定されることなく識
別、及び／又は、認証目的、電子通商取引、及び、その他用のアルゴリズムを含
む各種アルゴリズム用キーとして多くの用途に利用できる。
【０１３１】 本発明の第２および第３の態様に関する限り、当該技術はデジタルキーにのみ
限定されることなく、あらゆる電子的に機能するデジタル又はアナログ回路で利
用可能である。その他の利用可能な用途には、冗長度設計、デバッグおよびスプ
リット設計等々が含まれる。この場合、最終的なバージョンは、追加マスクの必
要なしに、中間テストの結果、市場需要、等々に従ってＰＳＨ技術によって規定
されるはずである。
【０１３２】 検討対象とされる態様とは関係なしに、機密保護を目的として、非侵入的また
は非破壊的なアクセスを防止するために、全回路は後続する層によって全体的ま
たは部分的に更に覆われることもあり得る。
【０１３３】 デジタルキーは、例えば、ロット番号、ウェーハ番号、及び、各チップを個別
に規定するダイスｘ−ｙ座標などの１つ又は複数の特定製造パラメータを利用す
る個性化アルゴリズムを用いて計算することが可能である。個性化アルゴリズム
は機密保護を強化するために各チップ層に関して異なることがあり得る。
【０１３４】 例えば、チップ個性化にための簡単なアルゴリズムはロット番号、ウェーハ番
号およびｘ−ｙ座標自体を使用する。更に複雑なアルゴリズムは個性化のために
ロット番号、ウェーハ番号、及び、ｘ−ｙ座標の関数である数値を利用する。他
の一例として、ランダム数（または疑似ランダム数）はそれ自体、または、チッ
プ個性化のための種として用いられることがあり得る。この（疑似）ランダム数
は、例えば、ＰＳＨ露光ステーションのコントローラによって生成され得る。個
性化アルゴリズムは、必要に応じて、両方の場合について既に述べたように、そ
れが個別の直接書込みステーションであるか、または、スキャナに統合されてい
るかに拘わらず、ＰＳＨ露光ステーションコントローラ内に暗号化された確実な
フォーマットで保持される。このコントローラは必要とされるセキュリティ規格
に適合するように安全に保持される。この実施形態（例えば、瞬間ストロボ作動
モード）によれば、チップ個別化された組合わせが、特定のチップにおいて対応
する選定済みリンク位置を露光するようにビームをストロボするために用いられ
、既に述べたようにｘ−ｙ軸において走査が行われる。
【０１３５】 本発明は或る程度の特殊性をもつ場合について記述してきたが、本発明が関係
する当該技術分野における当業者であれば、種々の変更、修正、改良が可能であ
り、添付された特許請求の範囲から逸脱することなしに追加が実施可能であるこ
とが理解されるはずである。
【０１３６】
【発明の効果】
本発明によれば、高度に柔軟、安全、安価、高信頼度、製造可能な仕方によっ
て、適切なサイズのチップ指向の真に安全なハードウェアを実現することが可能
となったのである。
【図面の簡単な説明】
一層良好な理解のために、次に、添付図面を単に例として参照し、本発明につ
いて記述することとする。
【図１ａ、１ｂ、１ｄ】 直接書込みステップを含む製造処理ステップの様々な好ましいシーケンスの簡
素化されたフローチャートである。
【図１ｃ】 従来技術に従った直接書込みステップを含む製造処理ステップの好ましい一シ
ーケンスの簡素化されたフローチャートである。
【図２ａ、２ｂ】 本発明の第２態様の実施形態に従い追加フォトマスクを利用することによって
ＰＳＨリンクを形成するステップを含む製造処理ステップの好ましい様々なシー
ケンスの簡素化されたフローチャートである。
【図２ｃ】 図１ａ−１ｄ及び２ａ−２ｂの製造処理シーケンスに対応するフォトマスク及
び結果としてのポジティブフォトレジストの平面図である。
【図２ｄ】 図１ａ−１ｄ及び２ａ−２ｂの製造処理シーケンスに対応するフォトマスク及
び結果としてのネガティブフォトレジストの平面図である。
【図２ｅ】 本発明の第２態様の好ましい一実施形態に従って追加ＰＳＨフォトマスクを介
した露光の概略説明である。
【図２ｆ】 ＰＳＨフォトマスクの利用を例示する簡素化されたフローチャートである。
【図３】 本発明の好ましい一実施形態に従ったチップの個性化システムの概略図である
。
【図４】 本発明の一態様に従った瞬間ストロボ作動モードにおいて走査されるチップを
有するウェーハを示す概略図である。
【図５】 インバータゲートの「１」から「０」への変換を示す本発明のＰＳＨ技法を実
現する一例を示す図である。
【図６】 ８ビットインバータ配列体に関する本発明のＰＳＨ技法を実現する一例を示す
図である。
【図７】 真理値表と共にＲＯＭの個性化を示す本発明のＰＳＨ技法を実現する一例を示
す図である。
【図８】 ＮＯＲゲートからＮＡＮＤゲートへの変換を示す本発明のＰＳＨ技法を実現す
る一例を示す図である。
【図９】 同調可能電流ミラーに関する本発明のＰＳＨ技法を実現する一例を示す図であ
る。
───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 ６０／１９１，２０８ (32)優先日 平成12年３月22日(2000．3．22) (33)優先権主張国 米国（ＵＳ） (31)優先権主張番号 ６０／２３７，４５８ (32)優先日 平成12年10月２日(2000．10．2) (33)優先権主張国 米国（ＵＳ） (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ，ＴＲ)，ＯＡ(ＢＦ ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ， ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，Ｇ Ｍ，ＫＥ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ， ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ， ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，Ｂ Ｚ，ＣＡ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ ，ＤＭ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ， ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，Ｊ Ｐ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ， ＭＮ，ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，Ｒ Ｏ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＳ，ＵＺ， ＶＮ，ＹＵ，ＺＡ，ＺＷ

Claims (62)

    【特許請求の範囲】
  1. 【請求項１】 電気特性をもつ少なくとも１つの層を有する電気回路を個性
    化する（personalizing）方法であって、前記層が電気特性決定処理（ＥＣＤＰ
    ）によって作成され、前記個性化方法において、 複数の電気回路を作成するウェーハを提供するステップを含み、各々が少なく
    とも１つの層を備え、 少なくとも前記１つの層の作成に際して、 複数の前記電気回路の各々における前記ウェーハに同じ電気特性を生じさせる
    ために前記層において第１ＥＣＤＰを使用するステップと、 そこに個性化されたデジタル数を組み込むように、複数の前記電気回路の少な
    くとも１つの少なくとも１つの電気特性を修正するために前記層において第２Ｅ
    ＣＤＰを使用するステップとを含み、 それによって複数の前記電気回路の少なくとも前記の１つを個性化する方法。
  2. 【請求項２】 前記第１ＥＣＰＰおよび前記第２ＥＣＤＰが同じである請求
    項１記載の方法。
  3. 【請求項３】 前記第１ＥＣＤＰおよび前記第２ＥＣＤＰがそれぞれ直接書
    き込みステップを含む請求項２に記載の方法。
  4. 【請求項４】 前記第１ＥＣＤＰが並列光学フォトリソグラフィを含み、 前記第２ＥＣＤＰが少なくとも１つの下記レーザビーム直接書き込みステップ
    および電子ビーム直接書き込みステップを含む請求項１に記載の方法。
  5. 【請求項５】 第１ＥＣＤＰを使用し、かつ第２ＥＣＤＰを使用した後で、 少なくとも第２層において、複数の前記電気回路の各々における前記ウェーハ
    に同じ電気特性生じさせるステップをも含む請求項１から４のいずれかに記載の
    方法。
  6. 【請求項６】 複数の前記電気回路の少なくとも１つの少なくとも１つの電
    気特性を修正するために少なくとも１つの第２層において第３ＥＣＤＰを用いる
    ステップも含む請求項５に記載の方法。
  7. 【請求項７】 前記ＥＣＥＰが個性化アルゴリズムを含む請求項１に記載の
    方法。
  8. 【請求項８】 前記個性化アルゴリズムが前記個別化されたデジタル数を生
    成するための１つ又は複数のパラメータを利用するステップを含む請求項７に記
    載の方法。
  9. 【請求項９】 前記１つ又は複数の製造パラメータがロット番号、ウェーハ
    番号、及び、前記電気回路を一意的に規定する電気回路ｘ−ｙ座標で構成される
    グループから選出される請求項８に記載の方法。
  10. 【請求項１０】 前記個性化された電気回路を隠すために後続する誘電体、
    及び／又は、金属層によって前記層の少なくとも１つを覆い、それによって、リ
    バースエンジニアリング分析結果を阻止するステップをも含む請求項１から９の
    いずれかに記載の方法。
  11. 【請求項１１】 リバースエンジニアリング分析結果を阻止するためにプラ
    ナリゼーションを利用するステップをも含む請求項１から１０に記載の方法。
  12. 【請求項１２】 前記デジタル数がデジタルキーである請求項１に記載の方
    法。
  13. 【請求項１３】 複数の前記電気回路の少なくとも１つの少なくとも１つの
    電気特性の修正が、少なくとも１つのＰＳＨマスクを介した露光によって修正す
    ることにより構成される請求項１から１２のいずれかに記載の方法。
  14. 【請求項１４】 前記ＰＳＨフォトマスクの少なくとも１つが専用ＰＳＨマ
    スクである請求項１３に記載の方法。
  15. 【請求項１５】 前記ＰＳＨフォトマスクの少なくとも１つが全体フォトマ
    スクと組合わされる請求項１３または１４に記載の方法。
  16. 【請求項１６】 前記第１ＥＣＤＰが並列光学フォトリソグラフィを含み、
    第２ＥＣＤＰが直接溶接を含み、前記直接書き込みステップがＸとＹのどちらか
    １つの方向にウェーハを走査するステップ及び前記修正を達成するように、前記
    走査に際して瞬間的ストロボを適用するステップを含む請求項１に記載の方法。
  17. 【請求項１７】 前記直接書き込みが直接レーザビーム書き込みである請求
    項１６に記載の方法。
  18. 【請求項１８】 前記直接書き込みが直接電子ビーム書き込みである請求項
    １６に記載の方法。
  19. 【請求項１９】 前記デジタル数がアプリケーションへの入力として機能す
    る請求項１から１８のいずれかに記載の方法。
  20. 【請求項２０】 前記アルゴリズムが前記デジタル数を利用する暗号化モジ
    ュールにおいて実現される請求項７に記載の方法。
  21. 【請求項２１】 前記暗号化モジュールがＲＳＡまたはＤＥＳアルゴリズム
    を実現する請求項２０に記載の方法。
  22. 【請求項２２】 多層電子回路の多様性を生じさせる方法において、各電子
    回路が表面層および少なくとも１つの表面下層を有し、前記表面層および少なく
    とも１つの前記表面下層がそれぞれ電子回路の動作に影響を及ぼす少なくとも１
    つの電気特性を備え、改良において、 １つの多層電子回路を選択するステップと、 前記１つの電子回路の少なくとも１つの表面下層の少なくとも１つの電気特性
    を変更するステップとを含み、前記変更ステップが前記方法によって生成された
    少なくとも１つの他の多層電子回路の対応するデジタル数と異なる個別化された
    （individualized）デジタル数を組み込むように少なくとも１つの前記電気特性
    を変更するステップを含み、 １つの前記電子回路の表面層を作成するステップを含み、 前記変更ステップが前記作成ステップ以前に起きる改良。
  23. 【請求項２３】 電子回路において層を作成する方法における、改良におい
    て、 複数のチップを含み、フォトレジストで覆われたウェーハを提供するステップ
    において、 下記ステップを順次実施するステップにおいて、 ｉ．前記複数のチップの各々における電気回路の同じイメージを生成するため
    に並列フォトリソグラフィを実施するステップと、 ｉｉ．複数の前記チップの１つを選定するステップと、 ｉｉｉ．個別化されたデジタル数を組み込むように前記１つの選定済みチップ
    上の前記イメージを修正するステップと、 を含む改良。
  24. 【請求項２４】 修正ステップが直接書込みによる修正ステップを含む請求
    項２３に記載の方法。
  25. 【請求項２５】 前記直接書き込みがレーザ直接書き込みを含む請求項２に
    記載の方法。
  26. 【請求項２６】 前記直接書き込みが電子直接書込みを含む請求項２４に記
    載の方法。
  27. 【請求項２７】 前記修正ステップがマスクを介した露光によって修正する
    ステップを含む請求項２３に記載の方法。
  28. 【請求項２８】 マスクを介した露光がレーザビームを用いる露光を含む請
    求項２３から２７のいずれかに記載の方法。
  29. 【請求項２９】 電気特性をもつ少なくとも１つの層を有する電気回路を個
    性化する方法であって、前記層が電気特有決定処理（ＥＣＤＰ）によって作成さ
    れ、個性化のための前記方法において、 それぞれが少なくとも１つの層を有する複数の電気回路を作成するウェーハを
    提供するステップを含み、 少なくとも前記１つの層の生産に際して、 複数の前記電気回路の各々の前記ウェーハに同じ電気特性を生成するために前
    記層において第１ＥＣＤＰを用いるステップを含み、 複数の前記電気回路の少なくとも１つの少なくとも１つの電気特性を修正する
    ために前記層において第２ＥＣＤＰを用いるステップを含み、複数の前記電気回
    路の少なくとも１つの少なくとも１つの電気特性の前記修正が少なくとも１つの
    個性化された安全ハードウェア（ＰＳＨ）フォトマスクを介した露光により修正
    するステップを含み、それによって、複数の前記電気回路の少なくとも前記の１
    つを個性化するステップを含む 方法。
  30. 【請求項３０】 前記ＰＳＨフォトマスクの少なくとも１つが専用ＰＳＨマ
    スクである請求項２９に記載の方法。
  31. 【請求項３１】 前記ＰＳＨフォトマスクの少なくとも１つが全体フォトマ
    スクと組合わされる請求項２９または３０に記載の方法。
  32. 【請求項３２】 多層電子回路の多様性を生じさせる方法において、各電子
    回路が表面層および少なくとも１つの表面下層を有し、前記表面層および少なく
    とも１つの前記表面下層がそれぞれ電子回路の動作に影響を及ぼす少なくとも１
    つの電気特性を備え、改良において、 １つの多層電子回路を選択するステップと、 前記１つの電子回路の少なくとも１つの表面下層の少なくとも１つの電気特性
    を変更するステップとを含み、前記変更するステップが少なくとも１つの個性化
    された安全なハードウェア（ＰＳＨ）フォトマスクを介して前記１つの表面下層
    の少なくとも一部分を曝すことによって変更し、それによって、前記方法によっ
    て生成された少なくとも他の１つの多層電子回路の対応する電気特性と異なるよ
    うに少なくとも１つの前記電気特性を変更するステップを含み、 １つの前記電子回路の表面層を作成するステップを含み、 前記変更ステップが前記作成ステップ以前に起きる改良。
  33. 【請求項３３】 前記ＰＳＨフォトマスクの少なくとも１つが専用ＰＳＵマ
    スクである請求項３２に記載の方法。
  34. 【請求項３４】 前記ＰＳＨフォトマスクの少なくとも１つが全体フォトマ
    スクと組合わされている請求項３２または３３に記載の方法。
  35. 【請求項３５】 電子回路において層を作成する方法における、改良におい
    て、 複数のチップを含み、フォトレジストで覆われたウェーハを提供するステップ
    において、 下記ステップを順次実施するステップにおいて、 ｉ．前記複数のチップの各々における電気回路の同じイメージを生成するため
    に並列フォトリソグラフィを実施するステップと、 ｉｉ．複数の前記チップの１つを選定するステップと、 ｉｉｉ．選定された１つの前記チップ上の前記イメージを修正するステップと
    を含み、前記修正ステップが少なくとも１つの前記フォトマスクを介して露光す
    ることにより修正するステップ を含む改良。
  36. 【請求項３６】 前記フォトマスクの少なくとも１つが専用ＰＳＨマスクで
    ある請求項３５に記載の方法。
  37. 【請求項３７】 前記フォトマスクの少なくとも１つが全体フォトマスクと
    組合わされている請求項３５または３６に記載の方法。
  38. 【請求項３８】 電気特性をもつ少なくとも１つの層を有する電気回路を個
    性化する方法であって、前記層が電気特有決定処理（ＥＣＤＰ）によって作成さ
    れ、個性化のための前記方法において、 それぞれが少なくとも１つの層を有する複数の電気回路を作成するウェーハを
    提供するステップを含み、 少なくとも前記１つの層の生産に際して、 複数の前記電気回路の各々の前記ウェーハに同じ電気特性を生成するために前
    記層において第１ＥＣＤＰを用いるステップを含み、 複数の前記電気回路の少なくとも１つの少なくとも１つの電気特性を修正する
    ために前記層において第２ＥＣＤＰを用いるステップを含み、 前記直接書き込みステップが ＸとＹのどちらか１つの方向にウェーハを走査
    するステップ及び前記修正を達成するように前記走査に際して瞬間的ストロボを
    適用し、それによって、複数の前記電気回路の少なくとも１つを個性化するする
    ステップを含む 方法。
  39. 【請求項３９】 多層電子回路の多様性を生じさせる方法において、各電子
    回路が表面層および少なくとも１つの表面下層を有し、前記表面層および少なく
    とも１つの前記表面下層がそれぞれ電子回路の動作に影響を及ぼす少なくとも１
    つの電気特性を備え、改良において、 １つの多層電子回路を選択するステップと、 前記１つの電子回路の少なくとも１つの表面下層の少なくとも１つの電気特性
    を変更するステップとを含み、前記変更ステップが直接書き込みステップを含み
    、前記直接書き込みステップがＸかＹのどちらか一方向に前記層を走査し、前記
    走査に際して前記変更を達成するように瞬間ストロボを適用するステップを含み
    、 １つの前記電子回路の表面層を作成するステップを含み、 前記変更ステップが前記作成ステップ以前に起きる改良。
  40. 【請求項４０】 電子回路において層を作成する方法における、改良におい
    て、 複数のチップを含み、フォトレジストで覆われたウェーハを提供するステップ
    において、 下記ステップを順次実施するステップにおいて、 ｉ．前記複数のチップの各々における電気回路の同じイメージを生成するため
    に並列フォトリソグラフィを実施するステップと、 ｉｉ．複数の前記チップの１つを選定するステップと、 ｉｉｉ．前記１つの選定済みチップ上イメージを修正するステップとを含み、
    前記修正するステップが直接書き込みステップを含み、前記直接書き込みステッ
    プがＸとＹのどちらか一方向にウェーハを走査するステップを含み、前記走査に
    際して、前記修正を達成するように瞬間ストロボを適用するステップと、 を含む改良。
  41. 【請求項４１】 前記電子回路が次に示す冗長設計、デバッグ設計、及び、
    チップ設計の少なくとも１つを実現する請求項１から４０のいずれかに記載の方
    法。
  42. 【請求項４２】 請求項１から４１のいずれかに記載の方法によって作成さ
    れる電気回路。
  43. 【請求項４３】 電気特性をもつ少なくとも１つの層を有する電気回路を個
    性化するシステムであって、前記層が電気特性決定プロセス（ＥＣＤＰ）によっ
    て作成され、個性化するための前記システムにおいて、 複数の電気回路を作成するためにウェーハを受け取るウェーハステージを有し
    、各々が少なくとも１つの層を備え、 前記システムが更に少なくとも１つの前記層の作成に際して個性化プロセスを
    適用するように構成され、前記個性化プロセスにおいて、 複数の前記電気回路の各々におけるウェーハに同じ電気特性を生じさせるため
    に前記層において第１ＥＣＤＰを使用するステップと、 そこに個別化されたデジタル数を組み込むように複数の前記電気回路の少なく
    とも１つの電気特性を修正するために前記層において第２ＥＣＤＰを使用し、そ
    れによって、複数の前記電気回路の少なくとも１つを個性化するステップとを含
    むシステム。
  44. 【請求項４４】 前記電子回路が次に示す冗長設計、デバッグ設計、及び、
    チップ設計の少なくとも１つを実現する請求項４３に記載のシステム。
  45. 【請求項４５】 リソグラフィ全体露光用フォトマスクであって、前記フォ
    トマスクが追加露光における個性化用の事前規定されたＰＳＨリンク位置を含む
    ことを特徴とするフォトマスク。
  46. 【請求項４６】 全体リソグラフィが光学リソグラフィを含む請求項４５に
    記載のフォトマスク。
  47. 【請求項４７】 前記追加露光が直接書き込みリソグラフィを含む請求項４
    ５または４６に記載のフォトマスク。
  48. 【請求項４８】 前記フォトマスクがポジティブフォトマスクを含む請求項
    ４５から４７のいずれかに記載のフォトマスク。
  49. 【請求項４９】 前記フォトマスクがネガティブフォトマスクを含む請求項
    ４５から４７のいずれかに記載のフォトマスク。
  50. 【請求項５０】 チップ設計セルライブラリに含まれるように形成されたセ
    ルであって、前記セルが少なくとも１つのＰＳＨリンク位置を含むセル。
  51. 【請求項５１】 少なくとも１つのＰＳＨリンク位置が複数のＰＳＨリンク
    位置を含む請求項５０に記載のセル。
  52. 【請求項５２】 前記チップ設計セルライブラリが請求項５０または請求項
    ５１のどちらかに記載の少なくとも１つのセルを含むことを特徴とするチップ設
    計セルライブラリ。
  53. 【請求項５３】 リソグラフィマシンコントローラであって、前記コントロ
    ーラが少なくとも１つのＰＳＨリンク位置を個性化するような作動状態にあるこ
    とを特徴とするリソグラフィマシンコントローラ。
  54. 【請求項５４】 前記リソグラフィマシンが直接書込みリソグラフィマシン
    を含む請求項５３に記載のコントローラ。
  55. 【請求項５５】 前記コントローラがプログラムされたプロセッサを含む請
    求項５３または請求項５４のどちらかに記載のコントローラ。
  56. 【請求項５６】 前記コントローラが下記項目、即ち、少なくとも１つの製
    造パラメータ、ランダム数、ランダム番号、疑似ランダム数、デジタル数、ウェ
    ーハ上のチップ位置、通し番号、ＩＤ番号、プログラム、および、番号リストの
    少なくとも１つを有する入力を受け取り、 前記コントローラが少なくとも部分的に前記入力に基づいて、少なくとも前記
    １つのＰＳＨリンク位置を個性化するための作動可能状態にある請求項５３から
    ５５のいずれかに記載のコントローラ。
  57. 【請求項５７】 リソグラフィマシンコントローラを制御するためにコンピ
    ュータと関連して作動可能状態にあるプログラムを有するタンジブルコンピュー
    タ読取り可能媒体であって、少なくとも１つのＰＳＨリンク位置を個性化するた
    めに、前記プログラムと関連した前記コンピュータの制御の下で前記コントロー
    ラが作動可能状態にありことを特徴とするコンピュータ読取り可能媒体。
  58. 【請求項５８】 リソグラフィマシンコントローラを制御するためにコンピ
    ュータと関連して作動可能状態にあるプログラムを有するコンピュータ読み取り
    可能信号であって、少なくとも１つのＰＳＨリンク位置を個性化するために、前
    記プログラムと関連した前記コンピュータの制御の下で前記コントローラが作動
    可能状態にありことを特徴とするコンピュータ読取り可能信号。
  59. 【請求項５９】 前記暗号化モジュールが暗号化アルゴリズムを実現する請
    求項２０に記載の方法。
  60. 【請求項６０】 前記デジタル数を用いる暗号解読モジュールにおいて前記
    アルゴリズムが実行される請求項７に記載の方法。
  61. 【請求項６１】 前記暗号解読モジュールが前記暗号解読アルゴリズムを実
    行する請求項６０に記載の方法。
  62. 【請求項６２】 前記電気回路が下記項目、即ち、デジタル回路、インバー
    タ、インバータ配列体、記憶装置、ＲＯＭ、ＲＤＭビット配列体、論理ゲート、
    複数の論理ゲート、アナログ回路、及び、電流ミラーの少なくとも１つを含む請
    求項４２に記載の電気回路。
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