KR20020086474A - 개별화된 하드웨어 - Google Patents

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Abstract

전기적 특성을 갖는 복수의 층을 구비하는 하나 이상의 전기 회로를 개별화하는 시스템을 제공한다. 그 층은 전기적 특성 결정 공정(electrical characteristic determination process; ECDP)으로 제조된다. 개별화 시스템은 복수의 전기 회로를 제조하도록 웨이퍼를 수용하는 웨이퍼 스테이지를 포함한다. 시스템은 그 층을 제조하는 동안에 개별화 공정을 적용하도록 구성된다. 개별화 공정은 그 층에 제1 ECDP를 이용하여 복수의 전기 회로 각각에서 웨이퍼에 동일한 전기적 특성을 발생시키는 단계, 그리고 그 층에 제2 ECDP를 이용하여 복수의 전기 회로 각각에서 선택된 회로에서 하나 이상의 전기적 특성을 변경시켜 개개의 디지털 숫자를 통합시킴으로써 소정 전기 회로 중 하나 이상을 개별화시키는 단계를 포함한다. 관련 장치 및 방법을 또한 제공한다.

Description

개별화된 하드웨어 {PERSONALIZED HARDWARE}
반도체 산업에서, 예를 들어 제조에 관한 제어, 칩 내력 추적 그리고 여러 응용에서의 식별 및 일련 번호를 목적으로 하는 단일 칩들 사이에서 차별화를 시킬 필요가 있다.
일반적으로 대량 생산을 위한 반도체 제조 공정은 대량의 "동일한" 칩을 형성하는 방법에 기초하므로, 제조 생산 능력, 비용 및 질 등을 손상시키지 않고 효과적으로 차별화하는 것이 주요 과제이다.
차별화 목적 및 이용 가능한 기술의 능력에 따라, 종래 기술은 여러 해결책을 제시하였다.
제조 제어 및 칩 내력 추적을 위한 시각적 식별법이 제안되었다. 예로는 다음을 포함한다.
Steffan 등의 미국특허 제6,063,685호는 레이저로 직접 문자를 새겨 넣음으로써 시각 식별을 위한 방법을 기재한다.
Shils 등의 미국특허 제4,510,673호는 시각적으로 인간 및 기계로 판독 가능한 레이저로 새긴 식별화를 기재한다.
Lee 등의 미국특허 제5,350,715호는 칩 온 웨이퍼(Chip-on-wafer) 위치 데이터에 대한 시각 도트 매트릭스(visual dot matrix)를 기재한다.
마이크로프로세서 및 다른 칩에서 ID 또는 일련번호를 구현하기 위한 여러 종류의 소프트웨어 해결책이 제안되었다. 이들은 여러 종류의 비휘발성 메모리(non-volatile memory; NVM)에 프로그래밍되고 기억되며 메모리 판독, 통상 버스를 통하여 프로세서가 사용하는 숫자들을 포함할 수 있다.
Orso 등의 미국특허 제6,018,686호는 비휘발성 메모리에 기억된 제조 정보를 갖는 IC를 기재한다.
Allen 등의 미국특허 제5,732,207호는 제조 및 구조 정보를 내장한 온칩 EPROM을 갖는 마이크로프로세서를 기재한다.
Lee 등의 미국특허 제5,774,544호는 단일 패키지 내 및 비휘발성 RAM 다이에 기억되는 CPU 다이용의 암호화 일련번호에 대한 장치 및 방법을 기재한다.
Lee 등의 미국특허 제5,790,663호는 암호화된 일련번호에 대한 접근용 소프트웨어 장치 및 방법을 기재한다.
Dreyer 등의 미국특허 제5,794,066호는 일정 ROM 또는 레지스터에 기억되는 기원, 종류, 스텝핑 및 기타 파라미터의 마이크로프로세서 데이터를 식별하는 장치 및 방법을 기재한다.
휴즈(fuse) 또는 안티 휴즈(anti-fuse)를 포함하는 다양한 하드웨어 해결책이 제시되었다. 이들 중 일부는 고전압 또는 고전류로 프로그래밍되고, 나머지는레이저 절단 또는 웰딩(welding)과 같은 외부 수단으로 프로그래밍된다. 다음의 종래 기술의 예들이다.
Au 등의 미국특허 제5,672,994호는 여기에 인용되어 본 명세서의 내용을 이루며, 개선된 안티 휴즈 MOSFET을 기재한다.
Boudou 등의 미국특허 제4,916,809호는 프로그래머블 레이저 웰딩 안티 휴즈에 대한 방법을 기재한다.
Rhodes 등의 미국특허 제4,937,475호는 도전체 링크를 레이저로 절단 또는 접속하는 프로그래머블 회로를 기재한다.
Shiell 등의 미국특허 제6,065,113호는 레이저로 브레이크 가능한 퓨즈(laser breakable fuse), 전류로 프로그래밍되는 퓨즈 또는 안티 퓨즈, 또는 전체 이 빔 리소그라피(e-beam lithography) 공정으로 EPROM에 기억되거나 기록되는 식별자(identifier)를 포함하는 OTP 레지스터로 구현되는 마이크로프로세서에 식별자를 포함하는 방법을 기재한다.
일부의 경우에, 이 빔 리소그라피와 광 평행 리소그라피를 결합하는 것이 당업계에 공지되어 있다. 종래 기술의 예들로는 다음을 포함한다.
Sugihara 등의 미국특허 제5,994,030호는 해상도와 스루풋을 개선할 목적으로 이 빔 노광과 광 리소그라피를 결합한 리소그라피 시스템을 기재한다.
Hitachi에 양도된 일본 공개 번호 제4-155812호는 위상 변조 마스크를 이용한 이 빔과 광 리소그라피를 결합한 방법을 기재한다.
NEC에 양도된 일본 공개 번호 제1-293616호는 통상의 광 노광과 각 IC에 소정 패턴을 기록하기 위한 이 빔을 이용하여 IC를 제조하는 방법을 기재한다.
다음 특허 및 공개는 다른 종래 기술의 예들이다.
미국특허 제5,357,077호, 제5,350,715호, 제4,510,673호, 제5,109,149호, 제5,937,270호, 제5,808,268호, 제481,102호, 제5,721,150호, 제5,727,231호, 제5,903,490호, 제5,679,967호, 제5,619,062호, 제5,545,904호, 제5,111,273호, 제4,937,475호, 제4,931,671호, 제4,875,971호, 제5,607,801호, 제4,720,470호, 제5,093,550호, 제5,410,124호 및 제5,733,711호 등이다.
종래 기술의 다른 예들이 또한 다음 문헌에서 발견된다.
Isao 등의 1987년 일본 특허 JP194562A2는 보안 정보를 기록하기 위한 EPROM을 구비한 마이크로프로세서를 기재하며, IBM TDB(Technical Disclosure Bulletin) 논문, 1987년 8월 pp.1284-1285는 디스크에 포함된 데이터 보호를 위한 보안 시스템을 기재한다. Yoshida와 Tanakawa가 저술한 Oki Technical Review 129의 1988년 1월호는 보안 EPROM 영역을 갖는 IC 카드용 원칩 마이크로컴퓨터에 대해 기재한다.
본 발명의 특징을 기재하고 본 발명과 동일한 사상을 구비한 다음의 미국 가출원은 여기에 인용되어 본 명세서의 내용을 이루는데, 2000년 1월 20일 출원된 미국 특허 출원 번호 제60/177087호, 2000년 5월 16일 출원된 미국 특허 출원 번호 제60/189756호, 그리고 2000년 3월 22일 출원된 미국 특허 출원 번호 제60/191208호 등이 그것이다.
본 발명은 집적회로(IC)의 설계 및 제조에 관한 것으로서, 특히 IC를 개별화하는 장치 및 방법에 관한 것이다.
도 1a, 1b 및 1d는 직접 기록 단계를 포함하는 제조 공정 단계의 여러 바람직한 시퀀스의 간략화된 흐름도이다.
도 1c는 종래 기술에 따른 직접 기록 단계를 포함하는 제조 공정 단계의 바람직한 시퀀스의 간략화된 흐름도이다.
도 2a 및 도 2b는 본 발명의 제2 실시예에 따른 추가 포토마스크(photo-mask)를 이용하여 PSH 링크를 형성하는 단계를 포함하는 제조 공정 단계의 여러 바람직한 시퀀스의 간략화된 흐름도이다.
도 2c는 도 1a 내지 도 1d 및 도 2a 내지 도 2b의 제조 공정 시퀀스에 대응하는 포토마스크와 양성 감광막의 평면도이다.
도 2d는 도 1a 내지 도 1d 및 도 2a 내지 도 2b의 제조 공정 시퀀스에 대응하는 포토마스크와 음성 감광막의 평면도이다.
도 2e는 본 발명의 제2 면의 바람직한 실시예에 따른 추가 PSH 포토마스크를 통한 노광의 대략적인 설명이다.
도 2f는 PSH 포토마스크를 이용하는 일례의 간략화된 흐름도이다.
도 3은 본 발명의 바람직한 실시예에 따른 칩의 개별화 시스템의 개략도이다.
도 4는 본 발명의 일면에 따른 온 더 플라이 모드 동작(on-the-fly mode of operation)로 스트로브에서 주사되는 칩을 구비한 웨이퍼의 개략도이다.
도 5는 "1"에서 "0"으로 인버터 게이트의 변환을 나타내는, 본 발명의 PSH 기술 구현의 일례이다.
도 6은 8 비트 인버터 어레이에 대한 본 발명의 PSH 기술 구현의 일례이다.
도 7은 진리표와 함께 ROM의 개별화를 나타내는, 본 발명의 PSH 기술 구현의 일례이다.
도 8은 NOR 게이트를 NAND 게이트로의 변환을 나타내는, 본 발명의 PSH 기술구현의 일례이다.
도 9는 동조형 전류 미러(tunable current mirror)에 대한 본 발명의 PSH 기술 구현의 일례이다.
상기한 종래 기술은 중대한 결점을 내포하고 있다.
전기적 기능이 필요한 시스템, 예를 들면 칩이나 그 내용으로부터 상이한 식별 세항을 판독하는 것이 일부 알고리즘의 결과에 영향을 미치는 시스템에서는 시각 식별법은 적절하지 못하다.
EPROM, EEPROM, FLASH 및 다른 유사한 NVM 해결책은 모두 통상적으로 4개에서 5개까지의 마스크층을 추가하는, 온칩 고전압 회로, 터널 다이오드, 부유 폴리 게이트(floating poly gate) 등에 대하여 비용적으로 초과하는 공정을 요구한다.
소프트웨어 해결책은 내용을 판독하거나 재프로그래밍하는 비침해 및 비파괴 수단에 의하여 공격받을 수 있다. 또한, NVM은 성능 및 질 등의 이유로 순수 논리 프로세스에는 집적화하기 어려워서 1 또는 2 세대 프로세스 기술의 진보를 지연시킨다. NVRAM은 추가적으로 전원, 배터리 등을 요구한다.
퓨즈(fuse) 또는 안티 퓨즈(anti-fuse)의 일부는 고전압 또는 고전류로 프로그래밍되고, 일부는 레이저 절단 또는 웰딩과 같은 외부 수단으로 프로그래밍된다. 고전압 회로, 특수층, 온칩 전하 펌프 및 여분의 패드는 퓨즈, 누설 전류 및 보호창 절개부에 관련된 특수 설계, 추가 처리 단계 및 질적인 문제 등을 야기한다. 전자 이동과 시간을 초과하여 끊어진 퓨즈의 재접속과 관련한 신뢰도 문제가 종종 발생한다. 유사하게, 레이저 절단 또는 웰딩(welding)을 구현하는 곳에는 질적인 문제가 종종 있어 왔으며, 특수한 배치 및/또는 창의 절개부를 필요로 한다. 일부 해결책은 퓨즈 및 안티 퓨즈의 주위 및 상부의 유전층에서의 변화로 인하여 일관성이 없는 결과가 문제된다.
레이저 절단 또는 웰딩의 경우, 레이저빔에 대한 시각 경로를 필요로 한다.일반적으로, 퓨즈는 시각적으로 용이하게 검사할 수 있으며, 또한 그와 같이, 비침해 및 비파괴 수단에 의하여 조사되고 역 엔지니어링될 수 있다.
NVM 및 퓨즈/안티 퓨즈 해결책에서, 설계 및 구현의 자유는 설계, 프로세스 및 실리콘 영역 제한 모두에 의하여 한정된다.
따라서, 예를 들어 상기한 기술 중 어느 것이나 적절한 크기의 보안 하드웨어를 칩으로 구현하는 것은 불가능하거나 극히 어렵다.
바람직한 실시예에서, 본 발명은 종래 기술의 상기 문제점들을 줄이면서 융통성, 보안성, 저가의 신뢰성있고 제조 가능한 방법으로 이러한 특징들을 구현하는장치 및 방법을 제공한다.
본 발명의 바람직한 실시예에서, 높은 제조 스루풋, 저가, 융통성, 보안 및 질을 유지하면서 디지털 숫자(예를 들어 일련 번호 또는 ID 번호, 키로 사용될 수 있는)로 작용하는 소정 전기 회로를 칩으로 정의하는 것은 광 평행 리소그라피와 다른 감광막 상의 다른 소정 리소그라피를 결합함으로써 달성된다.
종래 기술에 기재된 일부 방법은 광 리소그라피와 이 빔 리소그라피(e-beam lithography)를 결합한다. 이러한 특허들은 고 해상 온칩 소자의 직접 기록을 필요로 하는 적용들에서 인식한 바와 같이, 광 평행 리소그라피와 이 빔 직접 기록과 결합함으로써, 이 빔 리소그라피를 사용함으로 인한 스루풋 제약에 대처하려고 한다. 하지만, 보다 개선된 스루풋을 달성할 수 있는 방법이 여러 응용에서 매우 바람직함을 당업자는 인식할 것이다. 본 발명은 광 평행 리소그라피와 이 빔 리소그라피 또는 레이저 직접 기록(laser direct write) 리소그라피와 같은 다른 형태의리소그라피의 개선된 결합을 포함하는 바람직한 실시예에서, 개선된 보안성은 물론 개선된 스루풋과 처리 이점을 제공하고자 한다. 전기 회로의 층의 전기적 특성을 결정하기 위한 여러 프로세스(예를 들어, 전기한 광 평행 리소그라피 또는 다른 종류의 리소그라피와 같은)는 여기서는 전기적 특성 결정 공정(electrical characteristic determination process; ECDP)이라 한다.
본 발명의 내용 중에서, PSH 링크는 임의 형태의 기하학적 요소, 바람직하게는 소정 위치에서 감광막에 노광되거나 리소그라피 노광되지 않아 생성된 이미지(image)가 후속 처리를 통해 물리적 층으로 전달되는 것으로 해석되어야 한다.
본 발명은 대량 생산 제조 동안에, 리소그라피 공정에는 반드시 필요한 것은 아니지만, 칩들을 하나씩 개별화하는 PSH(personalized secure hardware)를 구현하는 방법 및 장치를 제공한다. PSH를 집적하는 것은, 예를 들어 다각형을 포함할 수 있는 소정 링크수(이하, PSH 링크)를 감광막에 노광시켜 달성한다. PSH 링크는 개별화 알고리즘에 따라 개개의 결합으로 배치된다. 반드시 필요한 것은 아니지만, 개개의 결합은 각 칩에 대하여 유일한 것이 바람직하다.
PSH 링크는 감광막을 이용하는 리소그라피 공정에서 정의된 후 반도체 웨이퍼 상에 배치된 하나 이상의 층에 형성된다.
본 발명의 제1 면에 따르면, PSH 링크(위에서 형성된)는 응용, 예를 들어 식별, 입증, 암호화 또는 해독을 위한 역할을 하는 사설 또는 공중 키(private or public key)로 사용되는 디지털 숫자를 개략화한다.
설명의 편의를 위하여 본 발명은 디지털 키를 인용한다. 당업자는 본 발명이 응용의 일부 또는 입력으로 기능하는 임의의 디지털 숫자에 유사하게 적용할 수 있음을 인식할 것이다.
따라서, 본 발명의 이러한 양상(aspect)에 의하면 전기적 특성을 갖는 적어도 하나의 층을 구비하는 전기 회로를 개별화하는 방법을 제공하며, 그 층은 전기적 특성 결정 공정(electrical characteristic determination process; ECDP)에 의하여 제조되며, 개별화 방법은,
각각 적어도 하나의 층을 갖는 복수의 전기 회로를 생성하기 위한 웨이퍼를 제공하는 단계, 그리고
적어도 하나의 층을 제조하는 동안에
상기 층에 제1 ECDP를 이용하여 상기 복수의 전기 회로 각각에 상기 웨이퍼 상에 동일한 전기적 특성을 나타내도록 하는 단계,
상기 층에 제2 ECDP를 이용하여 상기 복수의 전기 회로 중 적어도 하나의 전기적 특성을 변경시켜 그 내부에 개개의 디지털 숫자를 통합시킴으로써 적어도 하나의 전기 회로를 개별화하는 단계를 포함한다.
전기적 특성을 갖는 적어도 하나의 층을 갖는 전기 회로를 개별화하는 시스템을 또한 제공하며, 그 층은 ECDP로 제조되며, 그 시스템은,
각각 적어도 하나의 층을 갖는 복수의 전기 회로로 제조하기 위한 웨이퍼를 수용하는 웨이퍼 스테이지,
여기서, 상기 시스템은 적어도 하나의 층을 제조하는 동안에 개별화 공정을적용하도록 추가로 구성되며, 상기 개별화 공정은,
상기 층에 제1 ECDP를 이용하여 상기 복수의 전기 회로 각각에 상기 웨이퍼 상에 동일한 전기적 특성을 나타내도록 하는 단계,
상기 층에 제2 ECDP를 이용하여 상기 복수의 전기 회로 중 적어도 하나의 전기적 특성을 변경시켜 그 내부에 개개의 디지털 숫자를 통합시킴으로써 상기 적어도 하나의 전기 회로를 개별화하는 단계를 포함한다.
전자 회로의 동작에 영향을 미치는 적어도 하나의 전기적 특성을 갖는 표면층과 적어도 하나의 하부층을 포함하는 복수의 다층 전자 회로를 제조하는 방법으로서,
하나의 다층 전자 회로를 선택하는 단계,
상기 하나의 전자 회로의 적어도 하나의 하부층의 전기적 특성을 변경시키는 단계, 그리고
상기 하나의 전자 회로의 표면층을 제조하는 단계
를 포함하며,
상기 변경 단계는 상기 적어도 하나의 전기적 특성을 변경시켜 그 내부에 개개의 디지털 숫자를 통합시킴으로써 상기 방법으로 제조된 적어도 하나의 다른 다층 전자 회로의 대응하는 디지털 숫자와 상이하게 되는 단계를 포함하며,
상기 변경은 상기 제조 이전에 이루어지는 방법을 제공한다.
전자 회로에 층을 제조하는 방법으로서,
복수의 칩을 구비하며 감광막으로 도포된 웨이퍼를 제공하는 단계,
평행 포토리소그라피를 행하여 상기 복수의 칩 각각에 동일한 전기 회로 이미지를 생성하는 단계,
상기 복수의 칩 중 하나를 선택하는 단계, 그리고
상기 하나의 선택된 칩의 이미지를 변경시켜 개개의 디지털숫자를 통합시키는 단계를 포함하는 방법을 또한 제공한다.
본 발명은 특정 종류의 시스템을 추가로 제공한다.
본 발명의 다른 양상에 따르면, PSH 링크를 노광시키는 것은 PSH 포토마스크를 이용하여 달성된다. 이러한 본 발명의 바람직한 실시예에 의하면, 상기 포토마스크는 모든 칩에 공통되는 일반 포토마스크를 이용하는 평행 리소그라피 스텝핑 노광에 추가하여 사용된다(동일한 스캐너 시스템 내에서). 이러한 PSH 포토마스크는 전용되어 감광막에 노광되어 직접 기록이지만 상이한 방식으로 달성되는 유사한 결과를 얻으며, 이 때 전체 광빔을 마스크(mask)하고 스폿 빔만을 통과시켜 감광막 표면에 적절한 형태와 차원을 발생시킨다. 본 발명의 다른 실시예에 따르면, PSH 포토마스크는 일반 포토마스크와 결합되어 통상의 노광 영역 외측에 제2 이중 노광에 스폿 빔 노광을 허용하는 형태 또는 복수의 형태일 수 있다. 레티클(마스크)을 오프셋하여 일반 영역 대신에 이 형태로 빔이 향하게 하면서 오로지 스폿 빔만을 통과시킨다. 이 방법은 레티클을 교환하는 필요를 없애어 제조 스루풋을 개선한다.
당업자에게 명백한 바와 같이, 추가 PSH 포토마스크는 일반 평행 리소그라피 스텝핑 노광 전 또는 후에 하나 이상의 층에 적용될 수 있다. 여기서, 링크는 소정 칩의 개별화에 필요한 개별 패턴에 따라서 선택적으로 노광된다. 본 양상에 따르면, PSH 링크는 원하는 전기 기능을 개략화한다. 따라서, 예를 들면, 본 양상의 바람직한 실시예에 따르면, 소정 PSH 링크는 응용에 의하여 사용되는 디지털 키를 개략화한다. 본 양상의 다른 바람직한 실시예에 따르면, 소정 PSH 링크는 소정 전기 성능으로 지정되는 디지털 기능 또는 아날로그 회로를 개략화한다.
따라서, 본 발명의 이러한 양상에 의하면,
전기적 특성 결정 공정(ECDP)으로 제조되며 전기적 특성을 갖는 적어도 하나의 층을 갖는 전기 회로를 개별화하는 방법으로서,
각각이 적어도 하나의 층을 갖는 복수의 전기 회로를 제조하기 위한 웨이퍼를 제공하는 단계,
상기 적어도 하나의 층을 제조하는 동안에,
상기 층에 제1 ECDP를 이용하여 상기 복수의 전기 회로 각각에서 상기 웨이퍼에 동일한 전기적 특성을 발생시키는 단계,
상기 제2 층에 제2 ECDP를 이용하여 상기 복수의 전기 회로 중 적어도 하나의 전기적 특성을 변경시키는 단계
를 포함하며,
상기 전기적 특성을 변경시키는 단계는 적어도 하나의 PSH(Personalized Secure Hardware) 포토마스크를 통한 노광으로 변경시켜 상기 복수의 전기 회로 중 적어도 하나를 개별화시키는 단계를 포함하는 방법을 제공한다. 본 발명은 특정 종류의 시스템을 또한 제공한다.
전자 회로의 동작에 영향을 미치는 적어도 하나의 전기적 특성을 갖는 표면층과 적어도 하나의 하부층을 포함하는 복수의 다층(a multiplicity of multi-layer) 전자 회로를 제조하는 방법으로서,
하나의 다층 전자 회로를 선택하는 단계,
상기 하나의 전자 회로의 적어도 하나의 하부층의 전기적 특성을 변경시키는 단계, 그리고
상기 적어도 하나의 전자 회로의 표면층을 제조하는 단계
를 포함하며,
상기 변경 단계는 적어도 하나의 PSH(Personalized Secured Hardware) 포토마스크를 통하여 상기 하나의 하부층의 적어도 일부를 노출시켜 전기적 특성을 변경시킴으로써, 상기 방법으로 제조된 적어도 하나의 다른 다층 전자 회로의 대응하는 전기적 특성과 상이하게 상기 적어도 하나의 전기적 특성을 변경시키는 단계를 포함하며,
상기 변경은 상기 제조 이전에 이루어지는 방법을 제공한다.
본 발명은 특정 종류의 시스템을 또한 제공한다.
전자 회로에 층을 제조하는 방법으로서,
복수의 칩을 구비하며 감광막으로 도포된 웨이퍼를 제공하는 단계,
평행 포토리소그라피를 행하여 상기 복수의 칩 각각에 동일한 전기 회로 이미지를 생성하는 단계,
상기 복수의 칩 중 하나를 선택하는 단계, 그리고
적어도 하나의 포토마스크를 통한 노광으로 상기 하나의 선택된 칩의 이미지를 변경시키는 단계
를 포함하는 방법을 제공한다. 본 발명은 특정 종류의 시스템을 추가로 제공한다.
본 발명의 바람직한 실시예에서, PSH 기술은 높은 스루풋을 갖는 대량 생산에 있어서 개별화된 칩을 생산하는데 적합하다. IC의 기본 회로 설계는 칩에서 칩까지 변화하지 않는 것이 바람직하므로, 대부분의 칩 상세(chip detail)는 높은 스루풋을 갖는 종래의 제조 단계를 이용한 평행 광 리소그라피로 제조되는 것이 바람직하며, 따라서, 공정의 일부분은 모든 칩에 대하여 동일하다. 칩 개별화를 위한 PSH 링크를 형성할 때, 칩 상의 상대적으로 적은 부분만이 변하는 것이 바람직하다. 이러한 PSH 링크의 추가 형성은 스루풋을 심각하게 감소시키지 않는 것이 바람직하다. 본 발명에 따른 개별화 기술은 상세의 아주 적은 부분만이 한 칩에서 다른 칩으로 변하는 것이 바람직하다는 사실을 고려하면, 본 발명의 제3 양상에 따라 제조 능력을 감소시키지 않으면서 대량 생산을 촉진하는데 스트로브 온 더 플라이(strobe on-the-fly) 기술을 이용할 수 있음을 알 수 있다.
따라서, 전기적 특성 결정 공정(ECDP)으로 제조되며 전기적 특성을 갖는 적어도 하나의 층을 갖는 전기 회로를 개별화하는 방법으로서,
각각이 적어도 하나의 층을 갖는 복수의 전기 회로를 제조하기 위한 웨이퍼를 제공하는 단계,
상기 적어도 하나의 층을 제조하는 동안에,
상기 층에 제1 ECDP를 이용하여 상기 복수의 전기 회로 각각에서 상기 웨이퍼에 동일한 전기적 특성을 발생시키는 단계,
상기 층에 제2 ECDP를 이용하여 상기 복수의 전기 회로 중 적어도 하나의 전기적 특성을 변경시키는 단계
를 포함하며,
상기 제2 ECDP는 직접 기록을 포함하며, 상기 직접 기록은 X 또는 Y 방향으로 웨이퍼를 스캐닝하고 상기 스캐닝 동안에 스트로브 온 더 플라이를 적용하여 상기 변경을 달성함으로써, 상기 복수의 전기 회로 중 적어도 하나를 개별화시키는 단계를 포함하는 방법을 본 발명은 제공한다.
이와는 달리, 직접 기록 대신에 PSH 마스크를 이용하는 유사한 방법을 사용할 수 있음을 알 것이다.
본 발명은 특정 종류의 시스템을 추가로 제공한다.
본 발명은, 전자 회로의 동작에 영향을 미치는 적어도 하나의 전기적 특성을 갖는 표면층과 적어도 하나의 하부층을 포함하는 복수의 다층 전자 회로를 제조하는 방법으로서,
하나의 다층 전자 회로를 선택하는 단계,
상기 하나의 전자 회로의 적어도 하나의 하부층의 전기적 특성을 변경시키는 단계, 그리고
상기 적어도 하나의 전자 회로의 표면층을 제조하는 단계
를 포함하며,
상기 변경 단계는 직접 기록을 포함하며, 상기 직접 기록은 X 또는 Y 방향으로 웨이퍼를 스캐닝하고 상기 스캐닝 동안에 스트로브 온 더 플라이를 적용하여 상기 변경을 달성하는 단계를 포함하며,
상기 변경은 상기 제조 이전에 이루어지는 방법을 제공한다.
본 발명은 특정 종류의 시스템을 제공한다.
본 발명은, 전자 회로에 층을 제조하는 방법으로서,
복수의 칩을 구비하며 감광막으로 도포된 웨이퍼를 제공하는 단계,
평행 포토리소그라피를 행하여 상기 복수의 칩 각각에 동일한 전기 회로 이미지를 생성하는 단계,
상기 복수의 칩 중 하나를 선택하는 단계, 그리고
적어도 하나의 포토마스크를 통한 노광으로 상기 하나의 선택된 칩의 이미지를 변경시키는 단계
를 포함하며,
상기 변경 단계는 직접 기록을 포함하며, 상기 직접 기록은 X 또는 Y 방향으로 웨이퍼를 스캐닝하고 상기 스캐닝 동안에 스트로브 온 더 플라이를 적용하여 상기 변경을 달성하는 단계를 포함하는 방법을 제공한다.
본 발명은 특정 종류의 시스템을 제공한다.
본 발명은 상기 방법으로 제조되는 전기 회로를 추가로 제공한다.
이하에서는 본 발명의 소정 양상 각각에 적용 가능한 여러 바람직한 실시예를 간단하게 설명한다.
본 발명의 바람직한 실시예에 따르면, 제조 공정 동안에 레이저, 이 빔, X레이 또는 다른 빔 소스와 같은 직접 기록 빔을 이용하여 PSH 링크를 형성한다. 감광막을 증착한 후 종래 리소그라피 공정 동안, PSH 링크를 형성하는 추가 단계를 적용할 수 있는 여러 가능한 방식이 있다.
구체적으로,
A. 일반 포토마스크를 통한 방사에 대하여 포토마스크의 일반 노광을 적용하는 단계 이전에 소정 PSH 링크에 대응하는 위치에 하나 이상의 층의 감광막에 직접 기록 빔을 인가한다.
B. 직접 기록 스테이션이 일반 스텝핑 방사 노광과 동시에 리소그라피 스텝퍼에 탑재될 때 하나 이상의 층의 감광막에 직접 기록 빔을 인가한다.
C. 일반 스텝핑 방사 노광 후, 감광막 현상 단계 이전에 하나 이상의 층의 감광막에 직접 기록 빔을 인가한다.
D. 일반 노광을 위한 현상 단계 후, 예를 들어 독립형 레이저, 이 빔 또는 다른 방사선 소스 스테이션에서 식각/주입/확산 단계 전에 하나 이상의 층의 감광막에 직접 기록 빔을 인가한다.
양성 감광막을 사용하는 경우, 방사선에 노출되는 링크 위치는 다음 단계에서 식각, 주입, 확산 등이 되는 반면, 비노광 링크 위치는 그대로 남는다.
음성 감광막을 또한 사용할 수 있으며, 양성 감광막과 반대가 된다. 당업자는 양성 감광막과 그 반대의 음성 감광막의 효과를 알 것이다.
당업자는 PSH 기술을 이용함으로써 리소그라피(감광막과 함께)로 형성되는 임의의 층 또는 층들의 조합, 예를 들면 금속 및 다층, 접촉층, 바이어스, 임플랜트, 능동/수동 영역을 개별화할 수 있음을 알 것이다. PSH 기술은 여러 다양한 형태의 집적 회로에 대하여 맞춤될 수 있다.
본 발명의 바람직한 실시예에 따르면, PSH 기술을 이용하여 소정 칩에 통합되는 키는, 개별적으로 각 칩을 정의하는 로트 번호, 웨이퍼 번호 및 다이 x-y 좌표[시드(seed)]와 같은 하나 이상의 제조 파라미터를 이용하는 알고리즘으로 계산될 수 있다. 알고리즘은 보안성을 제고시키기 위하여 상이한 칩 층에 대하여 바뀔 수 있다.
다른 바람직한 실시예에 따르면, 무작위 번호 시드 생성에 기초한 알고리즘은 개별화된(그리고 유일한) 키를 생성하며, 이하에서 상세하게 설명하는 바와 같이 사용을 위해 보유될 수 있다. 무작위 번호는 PSH 스테이션의 컴퓨터 제어기의하여 생성될 수 있다.
바람직한 실시예에 의하면, 알고리즘은 보안성을 제고시키도록 상이한 층에 대하여 변할 수 있다.
바람직한 실시예에 의하면, 개별화 알고리즘은 고객(customer)이 제공하고 웨이퍼 제조자에게는 비밀로 유지되며, 또는 다른 바람직한 실시예에 의하면, 제조자 스스로 알고리즘을 정할 수 있다. 반드시 필요한 것은 아니지만, 개별화 알고리즘은 PSH 스테이션 제어기에서 보안 암호화 포맷으로 유지되는 것이 바람직하다.
당업자는 본 발명이 소정 개별화 알고리즘이나 알고리즘을 제공 또는 저장하는 방식에 의하여 제한되지 않음을 알 것이다.
바람직한 실시예에서, 키는 IC에 통합되나 공개된 형태로 접근 불가능하며,이는 보안성을 위해 통상적으로 행해진다. 따라서, 예를 들면, 칩에 통합되는 키 값이 X번의 접근 시도를 하고 외부에서 판독할 수 있다면, 그 키는 설계에 의하여 방지될 수 있다. 따라서, 외부적으로 키 값을 판독하려는 시도는 X 대신 2X를 생성한다.
일반적으로, 적절한 반도체 소자(칩), 블록, 전자 회로, 메모리 또는 논리 장치는 PSH 기술로 개별화될 수 있다. PSH 링크는 하나 이상의 층에서 구현될 수 있으며, 바람직한 실시예에서 후속하는 유전 및/또는 금속층으로 덮여, 링크를 은닉하고, 바람직하게는 비침해 시각(광) 검사는 물론, 비파괴 검사와 SEM(Scanning Electron Microscope) 및 FIB(Focused Ion Beam), 이 빔, 전압 대조 분석 등에서 복잡한 분석을 방지한다. CMP(Chemical Mechanical Polishing)과 같은 평면화 기술을 이용하면 역 엔지니어링 분석을 복잡화시킬 수 있다.
상기한 바와 같은 본 발명의 여러 양상에 있어서, 전기 또는 전자 회로는 중복 설계(redundancy design), 결함 제거 설계 또는 칩 설계 중 적어도 하나를 구현하는 것이 바람직하다.
종래 기술에 따르면, 평행 리소그라피 공정의 종래 시퀀스는 리소그라피 공정에서 추가 단계를 제공함으로써 변경된다. 제조하는 동안 집적 회로에 개개의 전기 회로를 통합하는 것은 리소그라피 공정 동안에 직접 기록 빔에 의하여 달성될 수 있다. 감광막으로 덮이는 층에 직접 기록 빔을 적용하는 추가 단계를 수행할 수 있는 여러 시퀀스가 있다.
도 1a 내지 도 1d를 참조하면, 도 1c는 종래 기술에 따른 시퀀스를 도시하고, 도 1a, 1b 및 1d는 이의 변형이다.
시퀀스(A)는 반도체 웨이퍼에 적용되는 종래 리소그라피 공정의 종래 선처리 단계(1)에서 시작한다. 임의의 재료로 이루어진 층(12)은, 예를 들어 리소그라피 공정에 앞서 실리콘 웨이퍼(11)의 표면(13)에 증착된다. 이 예에서, 층(12)은 선택적으로 미리 굽기한(baked) 양성 감광막(14)으로 도포된다. 층(12)이 웨이퍼 상의 제1 층인가에 따라서, 실리콘 웨이퍼(11)는 (i) 웨이퍼 기판 또는 (ii) 웨이퍼일 수 있으며, 층(12)이 제1 층은 물론, 능동 및 수동 전자 부품이나 일부를 생기게 하는 다른 층을 이미 포함한다.
시퀀스(A)는 감광막을 직접 기록 빔(21), 즉 레이저 또는 이 빔, 이온 빔, X 레이 빔 또는 기타 빔 소스에 노광시키는 단계(2)로 이어진다. 빔(21)은 개개 회로의 구현에 이용되며 빔은 설계로 정해진 대로 감광막(14)에 조사된다. 이어, 패턴(34)을 구비한 일반 포토마스크(31)를 이용하는 단계를 수행하여 일반 노광 방사선(33)에 전체 칩 상의 감광막(14)을 노출시킨다. 여기서 그리고 이하에서 기술하는 모든 시퀀스에 있어서, 감광막은 일반 광 평행 노광은 물론 직접 기록 노광에 대하여도 적절한 감도(sensitivity)를 갖는다.
또한, 감광막(41, 42)의 노광 영역은 현상 단계(4)에서 제거된다. 이 영역들은 단계(2)에서 직접 기록 빔(21)에 노출되며, 단계(3)에서 방사선(33)에 노출된다. 현상 단계(4)와 선택적 후 굽기 단계에 이어, 감광막이 제거된 영역 아래의 층의 일부는 종래와 같이 예를 들면, 식각, 주입, 확산 등(이 예에서는 식각)으로 적절하게 처리되어, 전기 회로 또는 그 일부를 형성한다.
도 1b에 도시한 시퀀스(B)는 칩 층(12)에 각각의 전기 회로 또는 그 일부를 형성하는 가능한 방법을 제공한다.
시퀀스(B)는 상기한 리소그라피 공정에 앞서는 종래 선처리 단계(1)에서 시작한다.
이어, 단계(23)는 일반 포토마스크(31)의 패턴(34)을 통하여 일반 노광 방사(33)와 동시에 직접 기록 빔 노광(21)을 포함하여 수행된다.
이어, 종래의 현상(4)과, 예를 들어, 식각(5) 단계를 수행하여 감광막과 선택 영역에서의 층 일부를 제거하여 전기 회로 또는 그 일부를 형성한다.
도 1c에 도시한 시퀀스(C)는 칩 층(12)에 각각의 전자 회로 또는 그 일부를 형성하는 다른 가능한 방법을 제공한다. 이 시퀀스는 종래 기술에 따른 것으로 공지되어 있다.
시퀀스(C)도 상기한 리소그라피 공정에 앞서 종래 선처리 단계(1)에서 시작한다.
이어, 시퀀스(A)의 반대의 순서를 적용한다. 따라서, 먼저 일반 노광 단계(3)를 수행하고, 단계(3) 이 후에 직접 기록 빔 노광 단계(2)를 제공한다.
이어, 상기한 종래 현상(4) 및 식각(5) 단계를 수행하여 감광막 및 선택 영역에서의 층 일부를 제거하여 소정 전기 회로 또는 그 일부를 형성한다.
도 1d에 도시한 시퀀스(D)는 칩 층(12)에 전기 회로를 형성하는 다른 가능한 방법을 제공한다.
시퀀스(D)도 상기한 리소그라피 공정에 앞서 종래 선처리 단계(1)에서 시작한다.
이어, 시퀀스(D)는 일반 노광(3) 및 현상(4)과 같은 종래 단계를 포함한다. 이 종래 단계는 예를 들어 리소그라피 스텝퍼(lithography stepper)와 함께 수행될 수 있다.
현상 단계(41) 이 후 그리고 종래 식각 단계 이 전에, 종래 기술에 따라 직접 기록 빔 노광 단계(2)를 수행한다.
이어, 제2 현상 단계(42)와 식각 단계(5)를 수행하여 노광 영역의 감광막을 제거한다. 노광 영역의 층 일부를 제거하여 소정 전기 회로 또는 그 일부를 형성한다.
이제 본 발명으로 돌아오면, 평행 광 리소그라피에 의한 일반 노광과 직접기록에 의한 변형의 결합을 참조하여 본 발명을 설명하지만, 일반 노광이 이 빔에 의한 것일 때에도 동일하게 적용할 수 있다.
본 발명의 제1 면에 따르면, 칩의 개별화는 개개의 디지털 숫자(가령, 키)를 칩에 통합함으로써 리소그라피 공정 동안에 달성된다. 후자는 개별화 알고리즘에 따라 원하는 PSH 링크 수를 반도체 기판층에 형성함으로써 실현된다. 집적 회로에 키를 통합하는 것은 상기 방식의 직접 기록을 이용하여 달성하는 것이 바람직하다.
감광막을 제거하고 층 부분을 처리(예를 들어, 상기한 식각을 통하여)한 후, PSH 링크(예를 들어, 51)는 소정 디지털 키를 발생시키면서 형성된다.
종래 기술과 관련한 소정 기재가 식각을 인용하였지만, 이러한 면에 따른 본 발명은 당업자가 인식하는 바와 같이 주입, 확산 등과 같은 다른 처리에도 동일하게 적용할 수 있다.
바람직한 일 실시예에 따르면, 감광막은 레이저에 의한 직접 기록 빔에 노출된다. 변형 실시예에 따라 이 빔을 이용하고, 또 다른 변형 실시예에 따라 기타 빔 소스를 X 레이 빔을 이용한다. 직접 기록 단계는 예를 들어 스텝퍼(스캐너), 스캔 및 반복 시스템을 이용하여 구현되는 일반 노광용 평행 광 리소그라피와 더불어 본 실시예에 의하여 구현된다.
바람직한 실시예에 따라, 양성 감광막을 이용한다. 양성에서 음성 또는 그 역의 노광으로 음성 감광막 또는 그 반대의 감광막을 이용하여 디지털 키를 통합하기 위한 상기 공정의 변경은 당업자에게 자명하다.
여기 그리고 이하에서 설명하는 모든 시퀀스에 있어서, 감광막은 일반 광 평행 노광은 물론 소정 PSH 노광에 대하여 적절한 감도를 가짐을 유의하여야 한다.
본 발명의 다른 면에 따르면, PSH 링크를 형성하는 것은 하나 이상의 PSH 포토마스크를 이용하여 달성되며, 바람직하게는 이중 노광 모드의 모든 칩에 대해 공통적인 일반 포토마스크를 이용하는 평행 리소그라피 스텝핑 노광 시스템으로 달성된다.
스캐너 내의 PSH 포토마스크를 이용하는 것은 상이한 시스템 사이에서 절환(switch)해야 하는 필요성(가령, 스캐너와 직접 기록 시스템)을 없애는 것을 고려할 때, 개별 직접 기록 시스템에 비하여 대량 생산 공정에 더 적합하다.
바람직한 일 실시예에서, 모든 칩 위의 각 패턴을 감광막에 노출시키도록 전용 PSH 포토마스크를 이용한다. 이 포토마스크는 제한된 빔만을 통과시켜 감광막 표면에 직접 기록 빔에 매우 유사한 레이저 스폿(적당한 크기와 차원을 갖는)을 발생시킨다. 이러한 양상에 있어서, 각각의 소정 패턴은 디지털 키를 포함하나 이에 한정되지 않는다. 당업자가 인식하는 바와 같이, 평행 리소그라피 스텝핑 노광 전 또는 후에 각 층에 대하여 추가 PSH 포토마스크를 적용할 수 있다. 이 때, 링크는 개별화 알고리즘의 제어 하에서 소정 칩의 개별화에 필요한 각 패턴에 따라 선택적으로 노광된다. 빔과 웨이퍼는 각각에 대한 x-y 제어 하에 이동하며, 빔을 펄스 및/또는 무펄스(blank)로 하여 소정 IC 상의 각 패턴에 대한 개별화 알고리즘으로 선택되는 바와 같이, PSH 링크 위치를 선택적으로 노광시킨다.
본 발명의 일 양상에 따른 다른 실시예에서, PSH 포토마스크는 보통의 노광 영역 외측에, 제2 이중 노광에서 스폿 빔 노광을 허용하는 형태가 되도록 일반 포토마스크와 결합된다. 레티클(reticle)은 스폿 빔만을 통과시키면서 일반 영역 대신에 이 형상을 통하여 빔을 향하게 설정한다. 이는 레티클을 교환하는 필요를 없애어 제조 시간을 절약한다.
본 발명의 일 양상에 따른 다음의 설명은 전용 PSH 포토마스크(레티클)를 인용하여 설명한다. 당업자는 도 2a, 2b 및 2f를 참조하는 설명이 PSH 포토마스크가 일반 마스크, 즉 스폿 노광을 위한 특수한 PSH 형태는 일반 영역 외측에 일반 마스크 상에 남아 있는 경우에도 동일하게 적용할 수 있음을 인식할 것이다.
도 2a 및 도 2b는 본 발명의 제2 양상의 일 실시예에 따라 전용 PSH 포토마스크(301)를 이용하여(또는 일반 포토마스크 상의 일반 영역 외측의 PSH 형태를 이용하여) PSH 링크를 형성하는 시퀀스를 도시한다.
도 2는 본 발명의 바람직한 실시예에 따른 전용 PSH 포토마스크(301)를 이용하여(또는 일반 포토마스크 상의 일반 영역 외측의 PSH 형태를 이용하여) 층(12)상에 PSH 링크(51)를 형성하는 방법을 도시한다. 따라서, 시퀀스는 PSH 링크가 직접 기록 빔에 의하여 형성될 때와 같이, 리소그라피 공정의 종래 선처리 단계(1)에서 시작한다.
바람직한 실시예에 따르면, PSH 포토마스크(301)를 통하여(또는 일반 포토마스크 상의 일반 영역 외측의 PSH 형태를 이용하여) 방사선(35)에 감광막(14)의 소정 위치(303)를 노출시키는 단계(30)를 수행한다. PSH 형태(302)는 일정한 형태의 스폿 빔(304)만을 통과시켜 방사선(35)으로부터 적절한 에너지를 갖는 위치(303)에서 감광막을 노출시킨다.
위치(32)에 레이아웃에 따른 칩의 나머지를 통상의 포토마스크(31)에 통상의 노광 방사(33)에 노출시키는 단계(3)를 행한 후 단계(30)를 행한다.
이어, 상기한 종래의 현상 및 선택적인 후 굽기(4)와 식각 단계(5)를 행하여 감광막을 제거하고 선택 영역에서의 층 부분을 처리하여 PSH 링크(51)와 그 일부의 원하는 전기 회로의 일반 설계(52)를 형성한다. PSH 링크(51) 및 일반 설계(52)를 도 2c의 평면도에 도시한다. 설명의 명확성을 위해, 단계(30)에서 각 칩의 소정 위치(303)를 스캐너 스테이션 제어기에 상주하는 개별화 알고리즘이 선택하지 않은 경우, 빔은 무펄스이고, 바람직하게는 스캐너 스테이션 제어기의 제어하에 그리고 그에 따라 대응 위치(51')는 노광되지 않는다[감광막(54)에 도시한 바와 같은)].
당업자는 본 양상에 따른 발명이 식각 공정에 한정되지 않고, 예를 들어 주입 또는 확산 등을 적용할 수 있음을 명백히 인식할 것이다. 도 2b에 도시한 시퀀스는 소정 PSH 포토마스크(301)를 이용하여 칩 층(12)에 PSH 링크(51)를 형성하는 다른 무한한 방법을 제공한다. 시퀀스는 PSH 링크가 직접 기록 빔으로 형성될 때와 마찬가지로, 리소그라피 공정의 종래의 선처리 단계(1)부터 시작한다.
또한, 위치(32)를 일반 포토마스크(31)로 일반 노광 방사선(33)에 노출시키는 단계(3)를 수행한다.
다음, 본 발명의 제2 양상에 따른 바람직한 실시예에 따라, 감광막(14)의 소정 위치(303)를 PSH 포토마스크(301)를 통하여 방사선(35)에 노출시키는 단계(30)를 수행한다. (이러한 제2 양상의 다른 실시예에서, 상기한 바와 같이, 일반 마스크 상에 오프셋된 특수한 PSH 형태를 통한 추가 노광이 있을 수 있다.) PSH형태(302)는 적절한 형상의 스폿 빔(304)만을 통과시켜 위치(303)에서 방사선(35)으로부터의 적절한 에너지를 갖는 감광막을 노광시킨다.
다음, 상기한 종래의 현상(4) 및 식각(5) 단계를 수행하여 감광막을 제거하고 선택 영역에서 층 부분을 처리하여 전기 회로 또는 그 일부의 PSH 링크(51) 및 일반 설계(52)를 형성한다. 전술한 바와 같이, 식각 단계는 여러 가능한 것 중에서 단지 하나이다.
식각 단계 후, 잔여 감광막을 제거하고 전체 제조 공정 중 나머지 단계를 행하는 처리를 웨이퍼에 계속하여 완전하게 처리된 웨이퍼를 생성한다. 제조하는 동안, 각 층의 PSH 링크는, 바람직하게는 비침해 시각 분석, 비파괴 마이크로 프로빙(probing) 및/또는 SEM, FIB, PSH 링크의 이 빔 및 전압 대조 분석에 의하여 역 엔지니어링을 방지할 수 있는 후속 층으로 선택적으로 도포될 수 있다.
또한, 역 엔지니어링 분석의 복잡함에 비하여, CMP(chemical mechanical polishing)과 같이, 당업계에 공지된 평탄화 기술을 웨이퍼에 적용할 수 있다. 도 1a 내지 1d에 도시한 시퀀스 A 내지 D는 물론 도 2a 내지 도 2b에 도시한 시퀀스도 임의의 층 수를 갖는 칩에 대하여 하나 이상의 층에 PSH 링크를 형성하는데 적용할 수 있다. 층은 리소그라피로 형성된다고 가정하는 경우, 금속 및 다층, 접촉층, 바이어스(vias), 주입, 능동/수동 영역 등과 같이 적절한 속성을 가질 수 있다.
당업자는 본 발명의 PSH 기술을 이용하면서 리소그라피 공정의 종래 단계에대하여 본 발명이 부과하는 특별한 제한이 없음을 알 것이다. 특히, 감광막은 각 층에 조사 영역의 현상 후 제거되느냐 남느냐에 따라 양성일 수도 음성일 수도 있다. 감광막은 PSH 노광에 대해서는 물론 일반 광 평행 노광과 정합하는 적절한 에너지 특성을 가져야 한다.
PSH 링크를 형성하는 빔은 레이저, 전자, X 레이 또는 이온 빔이나 다른 적절한 조합일 수 있다.
본 발명의 제2 양상에 따른 추가 PSH 포토마스크(또는 일반 마스크 상의 오프셋된 PSH 형태)를 이용하는 것을 도 2e 내지 도 2f를 참조하여 예로 든다. 따라서, 도 2f에 도시한 바와 같이, 통상의 포토마스크를 통한 평행 노광(350) 이외에, 추가 마스크를 제공하여(351)(이와는 달리, 일반 마스크를 오프셋하여 빔이 일반 영역 외측에 PSH 형태를 통과하게 한다) 감광막에 스폿 빔을 형성한다. 마스크(360)의 개략적인 도시는 웨이퍼(364) 상에 임핀지 소스(impinge source)(362)와 결과 스폿(363)을 도시한다. 이어, 단계(352)에 따라(도 2f 참조) 스폿은 X-Y 제어하에 스캐닝되며 종래 기술에 공지된 방식으로 펄스 및/또는 무펄스화(blanked)되어 소정 및 선택된 PSH 링크를 모든 개별 칩에서 발생시킨다.
도 3은 본 발명의 일 실시예에 따른 PSH 링크를 형성하는 리소그라피 시스템의 예이다. 본 발명의 바람직한 실시예에 따라, 시스템은 웨이퍼(310)에 대하여 선처리 단계(1), 예를 들어 감광막 도포 및 선 굽기(pre-bake)를 행하는 선처리 모듈(311), 평행 광 노광용 리소그라피 스텝퍼(312) 그리고 감광막 현상 및 후 굽기와 같은 웨이퍼(310)를 후 처리하는 후 처리 모듈(313)을 구비하는 종래의 리소그라피 스테이션(300)을 포함한다. 선 처리 모듈(311) 및 후 처리 모듈(313)은 웨이퍼(310)를 로딩 또는 언로딩하는 웨이퍼 입력 인터페이스(317)와 웨이퍼 출력 인터페이스(316)를 각각 구비한다. 도 3은 단지 설명을 위한 도시이며, 시스템과 그 부분의 개별적이고 상대적인 차원은 이 도면과 일치하지 않음을 유의하여야 한다. 또한, 부분의 상대적 위치는 제조시의 설정에 따라 변할 수 있다.
바람직한 실시예에 따르면, 리소그라피 스테이션(300)은 여러 장소에서 리소그라피 스테이션에 탑재될 수 있는 직접 기록 빔 스테이션(314)에 연결되는 것이 바람직하다.
A. 시퀀스(A)의 제공을 위하여, 직접 기록 빔 스테이션(314)은 선처리 모듈(311)과 리소그라피 스텝퍼(312) 사이에 탑재된다(도 3의 위치 A).
B. 시퀀스(B)의 제공을 위하여, 직접 기록 빔 스테이션(314)은 스텝퍼에 탑재되고(도 3의 위치 B), 스텝퍼(312)의 일반 노광 방사와 동시에 작동한다(직접 기록 빔과 일반 방사는 동일 영역 또는 상이한 영역을 노광시킬 수 있다).
C. 시퀀스(C)의 제공을 위하여, 직접 기록 빔 스테이션(314)은 리소그라피 스텝펴(312)와 후 처리 모듈(313) 사이에 탑재된다(도 3의 위치 C).
D. 시퀀스(D)의 제공을 위하여, 직접 기록 빔 스테이션은 독립형 레이저, 이 빔 떠는 기타 방사원 스테이션(도시하지 않음)이거나, 후 처리 모듈(313)과 웨이퍼 출력 인터페이스(316) 사이에 위치한다.
다른 실시예에서, 시퀀스 A, C 또는 D를 제공하기 위하여, 직접 기록 빔 스테이션은 스텝퍼 사이에 탑재된다. 이 때, 시퀀스 B에서 같이 일반 평행 노광과 동시에 작업하는 것이 아니라, 직접 기록은 평행 노광과 절환되어 필요할 때 한 번에 어느 하나에 웨이퍼를 노광시킨다. 본 발명은 웨이퍼 전송을 위하여 공지된 종래 플로어플랜(floorplan) 및 시스템을 이용할 수 있다.
일 실시예에 의하면, 빔 스테이션은 컴퓨터에 연결된 제어기, 웨이퍼가 위치하는 웨이퍼 스테이지, 스캐닝용 모터 구동 x-y 축 부분, 빔 반사용 수단, 광학 요소 및 빔 블랭커(bean blanker)를 포함할 수 있다. 이러한 부분들은 x, y 또는 x-y 방향으로 소정의 정확도를 가지고 각각 이동하며 서로 서로는 소정 PSH 링크를 형성해야 하는 위치에 웨이퍼의 각 칩을 빔에 노출시킨다.
예를 들면, 이동이 오로지 한 방향으로만 수행되어 연속적인 스캔을 제공하고 적절한 위치(315)에 "스트로브 온 더 플라이(strobe-on-the-fly)" 빔을 가하도록 PSH 링크의 개요를 잡을 수 있다. 후자의 동작 모드는 이하의 도 4를 참조하여 보다 상세히 설명할 것이다.
파장, 에너지, 스폿 형태, 펄스 기간 및 주파수, 그리고 연속적 무펄스 또는 펄스인지 여부와 같은 빔의 특성은 해상도, 정확도, 균일도 안정성 등의 관점에서 필요한 성능을 제공하고, 노광 및 비노광 위치 사이를 차별화하기 위하여 최적화하는 것이 바람직하다. PSH의 위치(315)와 이동부의 이동 파라미터는 물론 빔은 특성은 소정의 응용에 따라 결정되는 것이 바람직하다. 정확도, 임계 차원(critical dimension), 배치 및 스루풋 시간 문제에 대처하기 위하여, PSH 링크는 비 임계 차원에서 설계될 수 있으며, 주어진 기술에 대하여 반드시 최소 차원(임계 차원, CD)일 필요는 없다. PSH 링크는 레이아웃과 칩에서 있어서 상대적으로 매우 미소한 부분이므로, 추가 영역은 이 경우에 중요하지 않다.
일례로, Leica Microsystems Lithogrphy GmbH에서 상업적으로 입수 가능한Leica ZBA32와 같은 시스템은 직접 기록 이 빔 시스템으로 사용할 수 있다.
도 4는 본 발명의 다른 양상에 따른 스트로브 온 더 플라이 모드에서 스캐닝되는 칩을 구비한 웨이퍼의 개략적으로 도시한다. 이러한 동작 모드는 웨이퍼에 대한 상대적인 스캐닝 빔의 이동이 웨이퍼 상의 각 칩 행에 대하여 편향 범위내 ??고 X 또는 Y 방향인 경우에 특히 적용할 수 있다. 스캐닝 동안에, 빔은 펄스 및/또는 무펄스이다. 그러한 스캐닝 모드의 일례가 도 4에 도시되어 있다. 빔은 칩의 제1 행을 X 방향으로 경로(390)를 따라 스캐닝한 후, 반대 방향 등으로 스캐닝되는 제2 행에서 Y 방향으로 이동한다. 이러한 스캐닝 모드는 매우 효율적이며 특히 대량 생산에 유용하다. 이러한 모드 동작에 따라서, 칩의 선택된 영역(제1 칩의 391과 제2 칩의 392)은, 명백히 개별화 알고리즘의 제어하에, 상기 소정의 방식으로 디지털 숫자 또는 다른 전기 기능 회로를 생성하도록 개개의 노광에 종속되는 소정 위치에 PSH 링크를 포함한다. 모든 위치는 경로(390)를 따라 그리고 빔 스캔의 방향과 직각인 빔 편향의 범위 내에 배치된다(바람직한 모드에서는 전혀 편향이 필요하지 않다).
본 발명의 여러 양상에 따른 PSH 기술의 매우 높은 융통성은 칩에 PSH 링크를 통합하는 여러 응용을 용이하게 하여 개별화된 전기 기능(경우에 따라, 디지털 또는 아날로그)을 생성한다.
본 발명의 PSH 기술을 이용하는 이러한 디지털 키의 다양한 예들(본 발명의 제1 양상에 적용되는) 또는 다른 전기 기능 회로(본 발명의 다른 양상에 적용되는)는 도 5 내지 10을 참조하여 이하에서 설명한다.
예 1
도 5와 도 6은 상기한 방법으로 리소그라피 공정 동안에 그 소자들을 개별적으로 노광시켜 전기 회로의 기능을 변경시키는 일례를 나타낸다. 인버터 게이트 회로(601)(이 예에서 풀 다운 저항의 일부)의 상태는 전기 회로도에 나타낸 도체(602)의 금속층의 다각형에 대응하는 감광막을 노광시켜 "1"에서 "0"으로 변경될 수 있다. 이러한 접근을 따름으로써, 디지털 키에 대응하는 일련의 비트는 칩에 통합될 수 있다.
예를 들면, 8개의 게이트 회로(601)(도 6에 도시한 금속 및 접촉층의 레이아웃)로 구성되는 8비트 인버터 어레이(가령, 디지털 키로 작용하는)를 고려한다. 직접 기록 빔에 감광막을 선택적으로 노출시킴으로써 또는 특수 PSH 포토마스크를 통하여 감광막을 노광시킴으로써, 대응하는 PSH 링크를 선택하여 금속 식각을 인에이블 또는 디스에이블하여 논리 '0' 또는 '1'의 수로 구성되는 개별 디지털 키에 필요한 비접속 또는 접속을 도입함을 당업자는 알 것이다. 따라서, 도 8의 예에 도시한 바와 같이, 비접속 링크(701, 702, 703)는 '0'에 대응하는 반면, 나머지 접속 링크는 '1'에 대응하여 16진수 값 D5를 나타내는 디지털 키로 기능할 수 있는 8 비트 수(10110101)를 생성한다. 개개의 8비트 키 어레이는 소정 스트로브 온 더 플라이 기술을 이용하여 도 4에 도시한 칩 내의 영역(391)에 통합될 수 있다. 유사한 방식으로, 상이한 디지털 키가 웨이퍼 내 연속 칩의 영역(392)에 통합될 수 있다. 상기한 바와 같이, 디지털 키는 키를 필요로 하는 적절한 공지의 종래 기술 응용에 의하여 이용될 수 있는데, 예를 들어 RSA 알고리즘에서 사설 또는 공중 키가 그것이다. 각 칩에 통합되는 소정 키는 어느 PSH 링크를 노광시킬 지를 선택하여 개별화 알고리즘으로 결정된다.
따라서, 그러한 복수의 인버터가 어레이를 형성하는 구현에서, 각각의 조합의 수는 2n이며, 여기서 n은 어레이 내의 인버터 수이다. 설계를 고려하는 한, PSH 인에이블된 인버터(PSH enabled inverter)를 포함하는 최초의 셀은 n개 셀을 이용하여 2n개의 상이한 키의 설계를 인에이블시키는 셀 도서관에 간단하게 선험적으로 저장될 수 있다. 도 6의 간단한 예에서, 256개의 상이한 키는 8개의 셀로 나타낼 수 있다. PSH 링크를 전술한 바와 같이 선택적으로 노광시켜 '0'(비접속 링크) 또는 '1'(접속 링크)을 나타낸다. 당업자가 인식하는 바와 같이, 각 셀에 다른 설계는 PSH 링크 이상을 포함할 수 있다.
바람직한 실시예에 의하면(소정 예로 한정되지 아니하는), 웨이퍼 및 빔의 이동은 빔이 모든 소정의 PSH 위치를 스캐닝하도록 하며, 빔을 펄싱(pulsing) 또는 블랭킹(blanking)하여, 칩 상의 개개의 디지털 키를 구성하는 '0' 또는 '1' 값을 구현하도록 위치를 노광시킨다.
예 2
PSH 기술은 ROM을 개별화하는데 사용될 수 있다. 도 7은 본 발명에 따라 개별화된 진리표(403)를 구현하는 Vt 임플랜트(Vt implant) ROM의 회로도(401) 및 배치도(402)를 도시한다. PSH 기술을 이용하여 트랜지스터(413)의 필요한 조합에 대응하는 회로 상의 트랜지스터 게이트 위치(412)는 감광막에 선택적으로 노출되어PSH 링크를 형성하고 칩을 제조하는 동안 Vt(threshold voltage) 임플랜트를 인에이블시킨다. 각 칩의 PSH 노광 동안에 개별적으로 정의되는 바와 같이, Vt 임플랜트 존재 또는 부존재는 상이한 모든 칩에 있어서 ROM 진리표에서 각각 논리 '1'과 '0'을 구현한다.
예 3
바람직한 실시예에 따르면, PSH 링크를 포함하지 않는 회로와 시각적으로 동일하게 보이게 하는 PSH 링크 배치에 보안성 응용을 특별히 고려할 수 있다. 도 8은 논리 NOR 게이트(502)에 대응하는 전기 회로(501)의 특성을 변형시키는 일례를 도시한다. PSH 기술을 이용하여 변형시킨 후, NOR 게이트 회로(501)는 논리 NAND 게이트(504)에 대응한느 회로(503)로 효과적으로 변형될 수 있다. 칩을 제조하는 동안, PSH 링크를 선택적으로 형성하여, Vt 임플랜트를 인에이블 또는 차단하고, 전기 회로(501)의 2 트랜지스터(511)를 효과적으로 비활성화시킨다(cancelled). 회로는 겉으로는 NOR 게이트처럼 보이지만, NAND 게이트처럼 동작한다. 이는 역 엔지니어링을 더욱 어렵게하여 보안성의 목적으로는 훌륭하다.
그러한 복수의 게이트를 조합하고 선택적으로 노광시켜, 예 1의 인버터의 조합과 유사하게 디지털 키 및 수를 구현할 수 있다.
예 4
아날로그 회로는 여러 응용에 대하여 개별화될 수 있다. 예로서, 도 9는 동조형 전류 미러(tunable current mirror) 회로의 전기 회로도(801) 및 대응하는 배치도(802)를 도시한다. 회로의 출력 전류는 PSH 기술을 이용하여 능동 확산 영역층에서 다각형(812)에 대응하는 감광막을 노출시키고 적절한 M2 트랜지스터(811)를 선택함으로써 동조될 수 있다. 당업자는 양성 또는 음성 감광막을 사용하는 효과를 알 것이다. M2 트랜지스터를 선택적으로 노광시킴으로써, 전류는 개별적으로 동조될 수 있다. 따라서, 예를 들면, 기준 전압 또는 전류는 비교기에서 정해질 수 있다. 그러한 비교기는 센서, 오디오 장치 등의 아날로그 특성을 개별화하는데 이용될 수 있다.
당업자가 인식하는 바와 같이, 디지털 키를 구현하는 PSH 기술을 이용하여 통합되는 전기 기능 개별화 회로는 실제적으로 원하는 크기의 일련의 비트로 실현될 수 있다. 상기 특정한 바와 같이, 그러한 키는 여러 응용에 이용될 수 있으며, 예를 들어 식별 및/또는 입증, 전자 상거래 등의 알고리즘을 포함하는 여러 알고리즘용 키가 그러하다.
본 발명의 제2 및 제3 양상에 있어서, 상기 기술은 디지털 키에만 한정되는 것은 아니며, 전기 기능 디지털 또는 아날로그 회로에 사용될 수 있다. 다른 가능한 응용은 추가 마스크가 필요 없이 중간 시험 결과, 시장 요구 등에 따라 PSH 기술에 의하여 최종 결과물이 정해지는 중복 설계(redundancy design) 및 결함 제거(debug) 및 스플리트(split) 설계를 포함한다.
고려하는 양상에 관계없이, 보안성을 제고하기 위하여, 전체 회로는 비침해 또는 비파괴 접근을 방지하는 후속 층에 의하여 전체적으로 또는 부분적으로 추가로 덮일 수 있다.
디지털 키는 개별적으로 각 칩을 정의하는 로트 번호, 웨이퍼 번호 및 다이의 x-y 좌표와 같은 하나 이상의 소정 제조 파라미터를 이용하는 개별화 알고리즘으로 계산될 수 있다. 개별화 알고리즘은 보안성을 제고시키기 위하여 각 칩의 층에 대하여 상이할 수 있다.
예를 들면, 간단한 칩 개별화 알고리즘은 로트 번호, 웨이퍼 번호 및 x-y 좌표 자체를 이용한다. 좀 더 복잡한 알고리즘은 로트 번호, 웨이퍼 번호 및 x-y 좌표의 함수인 번호를 개별화용으로 이용할 수 있다. 다른 예로서, 랜덤 수(또는 의사 무작위 수)를 이용하거나 또는 칩 개별화용 시드(seed)로 이용할 수 있다. 이러한(의사) 랜덤 수는, 예를 들면, PSH 노광 스테이션의 제어에 의하여 생성될 수 있다. 개별화 알고리즘은 개별 기록 직접 스테이션이나 또는 스캐너에 집적되느냐에 따라 PSH 노광 스테이션에 보안 암호화 포맷으로 유지될 수 있다. 이 제어기는 필요한 보안 기준을 만족시키도록 안전하게 유지될 수 있다. 이러한 실시예(가령, 스트로브 온 더 플라이 동작 모드에 관하여)에 의하면, 상기한 바와 같이, 칩 개별화 조합은 x-y 축에서 스캐닝하면서 소정 칩에서 대응하는 선택 링크 위치를 노광시키는 빔을 스트로빙하는데 이용된다.
본 발명을 어느 정도 특정화하여 설명하였지만, 당업자는 다양한 변형, 변경, 개선 및 추가가 이하의 청구 범위를 벗어나지 않고 행해질 수 있음을 알 것이다.

Claims (44)

  1. 전기적 특성 결정 공정(electrical characteristic determination process; ECDP)으로 제조되며 전기적 특성을 갖는 적어도 하나의 층을 구비한 전기 회로를 개별화하는 방법으로서,
    각각이 적어도 하나의 층을 갖는 복수의 전기 회로를 제조하기 위한 웨이퍼를 제공하는 단계,
    상기 적어도 하나의 층을 제조하는 동안에,
    상기 층에 제1 ECDP를 이용하여 상기 복수의 전기 회로 각각에서 상기 웨이퍼 상에 동일한 전기적 특성을 발생시키는 단계, 그리고
    상기 층에 제2 ECDP를 이용하여 상기 복수의 전기 회로 중 적어도 하나의 전기적 특성을 변경시켜 그 내부에 개개의 디지털 숫자(individualized digital number)를 통합시킴으로써 상기 복수의 전기 회로 중 적어도 하나를 개별화하는 단계
    를 포함하는 방법.
  2. 제1항에서,
    상기 제1 ECDP와 상기 제2 ECDP는 동일한 방법.
  3. 제2항에서,
    상기 제1 ECDP와 상기 제2 ECDP는 각각 직접 빔 기록(direct beam writing)을 포함하는 방법.
  4. 제1항에서,
    상기 제1 ECDP는 평행 광 포토리소그라피(parallel optical photolithography)를 포함하고,
    상기 제2 ECDP는 직접 레이저빔 기록과 직접 이 빔 기록(direct e-beam writing) 중 적어도 하나를 포함하는 방법.
  5. 제1항 내지 제4항 중 어느 한 항에서,
    제1 ECDP 및 제2 ECDP를 이용하여 웨이퍼를 제공한 후, 적어도 제2 층에서 상기 복수의 전기 회로 각각에서 상기 웨이퍼 상에 동일한 전기적 특성을 발생시키는 방법.
  6. 제5항에서,
    상기 적어도 하나의 제2 층에 제3 ECDP를 이용하여 상기 복수의 전기 회로 중 적어도 하나의 전기적 특성을 변경시키는 단계를 더 포함하는 방법.
  7. 제1항에서,
    상기 ECDP는 개별화 알고리즘(personalization algorithm)을 포함하는 방법.
  8. 제7항에서,
    상기 개별화 알고리즘은 상기 개개의 디지털 숫자를 발생시키는 하나 이상의 제조 파라미터의 이용을 포함하는 방법.
  9. 제8항에서,
    상기 하나 이상의 제조 파라미터는 로트 번호, 웨이퍼 번호 그리고 상기 전기 회로를 유일하게 정의하는 전기 회로 x-y 좌표로 구성되는 군으로부터 선택되는 방법.
  10. 제1항 내지 제9항 중 어느 한 항에서,
    후속하는 절연층 및/또는 금속층으로 상기 층들 중 적어도 하나를 덮어서 상기 개별화된 전기 회로를 숨김으로써, 역 엔지니어링 분석(reverse-engineering analysis)을 예방하는 단계를 포함하는 방법.
  11. 제1항 내지 제10항 중 어느 한 항에서,
    평면화 기술(planarization)을 이용하여 역 엔지니어링 분석을 예방하는 단계를 포함하는 방법.
  12. 제1항에서,
    상기 디지털 숫자는 디지털 키(digital key)인 방법.
  13. 제1항 내지 제12항 중 어느 한 항에서,
    상기 복수의 전기 회로 중 적어도 하나의 전기적 특성을 변경시키는 단계는 적어도 하나의 PSH(Personalized Secure Hardware) 마스크를 통하여 노광시켜 변경시키는 단계를 포함하는 방법.
  14. 제13항에서,
    상기 PSH 포토마스크 중 적어도 하나는 전용(dedicated) PSH 마스크인 방법.
  15. 제13항 또는 제14항에서,
    상기 PSH 포토마스크 중 적어도 하나는 일반 포토마스크(general photomask)와 결합되는 방법.
  16. 제1항에서,
    상기 제1 ECDP는 평행 광 포토리소그라피를 포함하고,
    상기 제2 ECDP는 직접 기록을 포함하며,
    상기 직접 기록은 X 또는 Y 방향으로 상기 웨이퍼를 스캐닝하고, 상기 스캐닝 동안에 상기 변경이 이루어지도록 스트로브 온 더 플라이(strobe on-the-fly)를 적용하는 단계
    를 포함하는 방법.
  17. 제16항에서,
    상기 직접 기록은 직접 레이저빔 기록인 방법.
  18. 제16항에서,
    상기 직접 기록은 직접 이 빔 기록인 방법.
  19. 제1항 내지 제18항 중 어느 한 항에서,
    상기 디지털 숫자는 애플리케이션(application)에 대한 입력으로 작용하는 방법.
  20. 제7항에서,
    상기 알고리즘은 상기 디지털 숫자를 이용하는 암호화 모듈(encryption module)로 구현되는 방법.
  21. 제20항에서,
    상기 암호화 모듈은 RSA 또는 DES 알고리즘을 실현하는 방법.
  22. 전자 회로의 동작에 영향을 미치는 적어도 하나의 전기적 특성을 갖는 표면층과 적어도 하나의 하부층을 포함하는 복수의 다층(a multiplicity of multi-layer)전자 회로를 제조하는 방법으로서,
    하나의 다층 전자 회로를 선택하는 단계,
    상기 하나의 전자 회로의 적어도 하나의 하부층의 전기적 특성을 변경시키는 단계, 그리고
    상기 적어도 하나의 전자 회로의 표면층을 제조하는 단계
    를 포함하며,
    상기 변경 단계는 그 내부에 개개의 디지털 숫자를 통합하도록 상기 적어도 하나의 전기적 특성을 변경시켜 상기 방법으로 제조된 적어도 하나의 다른 다층 전자 회로의 대응하는 디지털 숫자와 상이하게 되는 단계를 포함하며,
    상기 변경은 상기 제조 이전에 이루어지는 방법.
  23. 전자 회로에 층을 제조하는 방법으로서,
    복수의 칩을 구비하며 감광막으로 도포된 웨이퍼를 제공하는 단계,
    평행 포토리소그라피를 행하여 상기 복수의 칩 각각에 동일한 전기 회로 이미지를 생성하고,
    상기 복수의 칩 중 하나를 선택하는 단계, 그리고
    상기 하나의 선택된 칩의 이미지를 변경시켜 그 내부에 개개의 디지털 숫자를 통합시키는 단계
    를 포함하는 방법.
  24. 제23항에서,
    상기 변경 단계는 직접 기록으로 변경시키는 단계를 포함하는 방법.
  25. 제24항에서,
    상기 직접 기록은 레이저 직접 기록을 포함하는 방법.
  26. 제24항에서,
    상기 직접 기록은 이 빔 직접 기록을 포함하는 방법.
  27. 제28항에서,
    상기 변경 단계는 마스크를 통한 노광으로 변경시키는 단계를 포함하는 방법.
  28. 제23항 내지 제27항 중 어느 한 항에서,
    상기 마스크를 통한 노광은 레이저빔을 이용한 노광을 포함하는 방법.
  29. 전기적 특성 결정 공정(ECDP)으로 제조되며 전기적 특성을 갖는 적어도 하나의 층을 갖는 전기 회로를 개별화하는 방법으로서,
    각각이 적어도 하나의 층을 갖는 복수의 전기 회로를 제조하기 위한 웨이퍼를 제공하는 단계,
    상기 적어도 하나의 층을 제조하는 동안에,
    상기 층에 제1 ECDP를 이용하여 상기 복수의 전기 회로 각각에서 상기 웨이퍼에 동일한 전기적 특성을 발생시키는 단계,
    상기 층에 제2 ECDP를 이용하여 상기 복수의 전기 회로 중 적어도 하나의 전기적 특성을 변경시키는 단계
    를 포함하며,
    상기 전기적 특성을 변경시키는 단계는 적어도 하나의 PSH 포토마스크를 통한 노광으로 변경시켜 상기 복수의 전기 회로 중 적어도 하나를 개별화시키는 단계를 포함하는 방법.
  30. 제29항에서,
    상기 PSH 포토마스크 중 적어도 하나는 전용 PSH 마스크인 방법.
  31. 제29항 또는 제30항에서,
    상기 PSH 포토마스크 중 적어도 하나는 일반 포토마스크와 결합되는 방법.
  32. 전자 회로의 동작에 영향을 미치는 적어도 하나의 전기적 특성을 갖는 표면층과 적어도 하나의 하부층을 포함하는 복수의 다층 전자 회로를 제조하는 방법으로서,
    하나의 다층 전자 회로를 선택하는 단계,
    상기 하나의 전자 회로의 적어도 하나의 하부층의 전기적 특성을 변경시키는 단계, 그리고
    상기 적어도 하나의 전자 회로의 표면층을 제조하는 단계
    를 포함하며,
    상기 변경 단계는 적어도 하나의 PSH 포토마스크를 통하여 상기 하나의 하부층의 적어도 일부를 노출시켜 전기적 특성을 변경시킴으로써, 상기 방법으로 제조된 적어도 하나의 다른 다층 전자 회로의 대응하는 전기적 특성과 상이하게 상기 적어도 하나의 전기적 특성을 변경시키는 단계를 포함하며,
    상기 변경은 상기 제조 이전에 이루어지는 방법.
  33. 제42항에서,
    상기 PSH 포토마스크 중 적어도 하나는 전용 PSH 마스크인 방법.
  34. 제32항 또는 제33항에서,
    상기 PSH 포토마스크의 적어도 하나는 일반 포토마스크와 결합되는 방법.
  35. 전자 회로에 층을 제조하는 방법으로서,
    복수의 칩을 구비하며 감광막으로 도포된 웨이퍼를 제공하는 단계,
    평행 포토리소그라피를 행하여 상기 복수의 칩 각각에 동일한 전기 회로 이미지를 생성하는 단계,
    상기 복수의 칩 중 하나를 선택하는 단계, 그리고
    적어도 하나의 포토마스크를 통한 노광으로 상기 하나의 선택된 칩의 이미지를 변경시키는 단계
    를 포함하는 방법.
  36. 제48항에서,
    상기 포토마스크의 적어도 하나는 전용 PSH 마스크인 방법.
  37. 제35항 또는 제36항에서,
    상기 포토마스크 중 적어도 하나는 일반 포토마스크와 결합되는 방법.
  38. 전기적 특성 결정 공정(ECDP)으로 제조되며 전기적 특성을 갖는 적어도 하나의 층을 구비한 전기 회로를 개별화하는 방법으로서,
    각각이 적어도 하나의 층을 갖는 복수의 전기 회로를 제조하기 위한 웨이퍼를 제공하는 단계,
    상기 적어도 하나의 층을 제조하는 동안에,
    상기 층에 제1 ECDP를 이용하여 상기 복수의 전기 회로 각각에서 상기 웨이퍼에 동일한 전기적 특성을 발생시키는 단계,
    상기 층에 제2 ECDP를 이용하여 상기 복수의 전기 회로 중 적어도 하나의 전기적 특성을 변경시키는 단계
    를 포함하며,
    상기 제2 ECDP는 직접 기록을 포함하며, 상기 직접 기록은 X 또는 Y 방향으로 웨이퍼를 스캐닝하고 상기 스캐닝 동안에 스트로브 온 더 플라이를 적용하여 상기 변경을 달성함으로써, 상기 복수의 전기 회로 중 적어도 하나를 개별화시키는 단계를 포함하는 방법.
  39. 전자 회로의 동작에 영향을 미치는 적어도 하나의 전기적 특성을 갖는 표면층과 적어도 하나의 하부층을 포함하는 복수의 다층 전자 회로를 제조하는 방법으로서,
    하나의 다층 전자 회로를 선택하는 단계,
    상기 하나의 전자 회로의 적어도 하나의 하부층의 전기적 특성을 변경시키는 단계, 그리고
    상기 하나의 전자 회로의 표면층을 제조하는 단계
    를 포함하며,
    상기 변경 단계는 직접 기록을 포함하며, 상기 직접 기록은 X 또는 Y 방향으로 웨이퍼를 스캐닝하고 상기 스캐닝 동안에 스트로브 온 더 플라이를 적용하여 상기 변경을 달성하는 단계를 포함하며,
    상기 변경은 상기 제조 이전에 이루어지는 방법.
  40. 전자 회로에 층을 제조하는 방법으로서,
    복수의 칩을 구비하며 감광막으로 도포된 웨이퍼를 제공하는 단계,
    평행 포토리소그라피를 행하여 상기 복수의 칩 각각에 동일한 전기 회로 이미지를 생성하는 단계,
    상기 복수의 칩 중 하나를 선택하는 단계, 그리고
    적어도 하나의 포토마스크를 통한 노광으로 상기 하나의 선택된 칩의 이미지를 변경시키는 단계
    를 포함하며,
    상기 변경 단계는 직접 기록을 포함하며, 상기 직접 기록은 X 또는 Y 방향으로 웨이퍼를 스캐닝하고 상기 스캐닝 동안에 스트로브 온 더 플라이를 적용하여 상기 변경을 달성하는 단계를 포함하는 방법.
  41. 제1항 내지 제40항 중 어느 한 항에서,
    상기 전자 회로는 중복 설계(redundancy design), 결함 제거 설계(debug design) 또는 칩 설계 중 적어도 하나를 구현하는 방법.
  42. 제1항 내지 제41항 중 어느 한 항에 따른 방법으로 제조되는 전기 회로.
  43. 전기적 특성 결정 공정(ECDP)으로 제조되며 전기적 특성을 갖는 적어도 하나의 층을 갖는 전기 회로를 개별화하는 시스템으로서,
    각각이 적어도 하나의 층을 갖는 복수의 전기 회로를 제조하기 위한 웨이퍼를 수용하는 웨이퍼 스테이지(wafer stage)
    를 포함하며,
    상기 시스템은 상기 적어도 하나의 층을 제조하는 동안에 개별화 공정을 적용하도록 추가로 구성되며, 상기 개별화 공정은,
    상기 층에 제1 ECDP를 이용하여 상기 복수의 전기 회로 각각에서 상기 웨이퍼에 동일한 전기적 특성을 발생시키는 단계,
    상기 층에 제2 ECDP를 이용하여 상기 복수의 전기 회로 중 적어도 하나의 전기적 특성을 변경시켜 그 내부에 개개의 디지털 숫자를 통합시킴으로써 상기 복수의 전기 회로 중 적어도 하나를 개별화하는 단계
    를 포함하는 시스템.
  44. 제43항에서,
    상기 전기 회로는 중복 설계, 결함 제거 설계 또는 칩 설계 중 적어도 하나를 구현하는 시스템.
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