JP2006293921A

JP2006293921A - 半導体集積回路装置

Info

Publication number: JP2006293921A
Application number: JP2005117246A
Authority: JP
Inventors: Masatoshi Shinagawa; 雅俊品川
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2005-04-14
Filing date: 2005-04-14
Publication date: 2006-10-26

Abstract

【課題】上部に露出している信号からのメモリデータ流出を防ぐことができる半導体集積回路装置を提供する。
【解決手段】本発明の半導体集積回路は、複数のパッケージ１０２、１０４、１０６、１０８が積層される半導体集積回路装置であって、セキュリティチップ１０７と、積層されたパッケージ１０２、１０４、１０６、１０８の上に取り付けられたセキュリティカバー１１０と、セキュリティ信号伝播用のデータ保護配線１１０とを備えている。セキュリティチップ１０７では、データ保護配線１１０に信号を送信し、データ保護配線１１０を経由して戻ってきた信号をもとの信号と比較する。そして、その比較結果に基づいて、複数のパッケージ１０２、１０４、１０６、１０８内の素子を停止させる。
【選択図】図１

Description

本発明は半導体集積回路装置に関するものであり、特に、複数のパッケージが積層された半導体集積回路装置に関するものである。

近年、半導体集積回路装置が搭載される機器の高機能化に伴い、半導体集積回路装置を制御するソフト（プログラム）の重要性が増してきている。また、携帯電話等の個人情報のデータにおいてもセキュリティを考えていく必要がある。以下では、ソフト及び個人情報のデータを合わせてメモリデータと記述することとする。他方では、パッケージにおいても高機能化に合わせて小型化および３次元積層化が要求されている。これらのセキュリティの重要性とパッケージ形態の変化との２つのパラメータを踏まえ、パッケージ形態が変化してもセキュリティが十分確保できることを考慮して設計していく必要がある。例えば特許文献１ではチップを積層して１つのパッケージに封じするＳｉＰ（System in package）に対してデータバス、アドレスバスからメモリに格納されているメモリデータが読み出されないように制御する手法が記載されている。
特開平2002−43504号公報

しかしながら、特許文献１と異なるＰＯＰ（Package on package：個別に封じされている半導体集積回路を多段積層して１つの半導体集積回路装置とするパッケージ）では、以下の不具合が生じてしまう。図２７は、従来のＰＯＰの構造を示す断面図である。図２７に示す構造では、チップ２７０１と、チップ２７０１を個別にパッケージするパッケージ２７０２と、各パッケージ２７０２を接続するビア２７０９と、データバス端子２７１２と、アドレスバス端子２７１３と、ベース基板２７１４と、半田ボール２７１５とを備えている。この構造では、上段にメモリを追加して積層することができるようにアドレスバス、データバスの信号がパッケージ上部まで貫通して露出している。このような構造では、特許文献１の手法では対応しきれない。

本発明は従来の問題を解決するもので、上部に露出している信号からのメモリデータ流出を防ぐことができる半導体集積回路装置を提供することを目的とする。

上記目的を達成するために、本発明の第１形態における半導体集積回路装置は、複数のパッケージが積層される半導体集積回路装置であって、前記複数のパッケージの一部に取り付けられたセキュリティ回路ブロックと、前記複数のパッケージの他部に取り付けられたセキュリティカバーと、前記セキュリティ回路ブロックから前記セキュリティカバー内および前記複数のパッケージを通って再度セキュリティ回路ブロックに戻るデータ保護配線とを備え、前記セキュリティ回路ブロックは、信号を発生させ、前記信号を前記データ保護配線に送信するセキュリティ信号発生回路と、前記セキュリティ信号発生回路から送信される前記信号と、前記データ保護配線を経由して戻ってきた前記信号とを比較するセキュリティ信号比較回路と、前記セキュリティ信号比較回路における比較結果に基づいて、前記セキュリティ信号発生回路および前記セキュリティ信号比較回路の動作を制御するセキュリティ制御回路と、前記セキュリティ制御回路からの信号に基づいて、前記複数のパッケージ内の素子を停止させる動作停止制御回路とを備える。

この半導体集積回路装置によると、データ保護配線が切断された場合には、セキュリティ信号比較回路において、セキュリティ信号発生回路から送信される信号と、データ保護配線から供給される信号とが一致しなくなる。この場合には、動作停止制御回路によってパッケージ内の素子を停止することができる。したがって、メモリデータが上部から読み出されるのを防止することが可能となる。

本発明の第１形態の半導体装置において、前記複数のパッケージの表面には、アドレスバスおよびデータバスが露出しており、前記データ保護配線は、前記アドレスバスおよびデータバスの上を覆っていてもよい。この場合には、アドレスバスおよびデータバスからメモリデータが読み出されるのを防止することができる。

本発明の第１形態の半導体装置において、前記セキュリティ信号発生回路から前記データ保護配線に送信される前記信号を遅延させる信号遅延抵抗と、前記セキュリティ信号発生回路から前記セキュリティ信号比較回路に入力される信号をシフトさせるセキュリティ信号シフト回路とをさらに備えていてもよい。この場合には、データ保護配線を経由してセキュリティ信号比較回路に入力される信号が一定の信号遅延量を有していない場合には、セキュリティ信号比較回路において不一致が発生する。そのため、データ保護配線を一部切断し別ラインに繋ぎ替えたような場合にも、セキュリティをかけることができる。

本発明の第１形態の半導体集積回路装置において、前記セキュリティカバー内には、第１の暗号データを格納する第１の記憶手段と、前記第１の暗号データを受けて前記セキュリティ信号発生回路から前記データ保護配線に送信される前記信号を変換する第１の信号変換回路とが設けられ、前記セキュリティ回路ブロックは、前記第１の暗号データと同一の第２の暗号データを格納する第２の記憶手段と、前記第２の暗号データを受けて前記セキュリティ信号発生回路から前記セキュリティ信号比較回路に送信される前記信号を変換する第２の信号変換回路とをさらに備え、前記セキュリティ信号比較回路では、前記第１の信号変換回路において変換された後の前記信号と、前記第２の信号変換回路において変換された後の前記信号とを比較してもよい。この場合には、ユーザが指定する暗号データを用いて信号を変換するため、固定値の信号を比較に用いる場合とは異なって、ユーザごとに異なる信号を用いて比較することができる。したがって、メモリデータ保護レベルをさらに向上することができる。

本発明の第１形態の半導体集積回路装置において、前記セキュリティ信号発生回路は、前記信号として誤り訂正用の信号を出力する誤り訂正用セキュリティ信号出力回路であって、前記セキュリティ回路ブロックは、前記データ保護配線を経由して戻ってきた前記誤り訂正用の信号を訂正する誤り訂正回路をさらに備えていてもよい。この場合には、ノイズの影響でセキュリティ信号に誤りが生じた場合に、常にセキュリティがかかることを防止することができる。つまり、外部からのデータの読み取りがないような場合にまでセキュリティがかかってしまうのを防止することができる。

本発明の第１形態の半導体集積回路装置において、前記セキュリティ回路ブロックは、前記セキュリティ信号比較回路からの出力によりセキュリティの総合判断を行うセキュリティ判定回路をさらに備え、前記セキュリティ判定回路は、前記セキュリティ信号発生回路から前記信号が複数回送信される期間における前記セキュリティ信号比較回路からの出力により前記総合判断を行ってもよい。この場合には、セキュリティ信号比較回路の結果を長期間で総合判断することにより、一定の長さのセキュリティチェック区間で不一致が発生しても残りの区間が一致していればセキュリティに問題がないと判断することができる。これにより、誤動作が発生しやすい電源立ち上げ時の不安定状態期間でもセキュリティ機能を正常に動作させることができる。

本発明の第１形態の半導体集積回路装置において、前記セキュリティ回路ブロックは、ユーザがセキュリティを設定するときに入力したパスワードのデータを格納するパスワード記憶回路と、ユーザがセキュリティを解除する時に入力したパスワードのデータを格納するパスワードレジスタ回路とをさらに備え、前記セキュリティ信号発生回路は、前記パスワード記憶回路に格納される前記データを前記データ保護配線に送信し、前記パスワードレジスタ回路に格納される前記データを前記セキュリティ信号比較回路に送信してもよい。この場合には、セキュリティカバーに異常がないことをチェックするセキュリティ機能に加えて、ユーザが任意に設定するパスワード設定のセキュリティ機能も同時に実現することができる。

本発明の第２形態の半導体装置は、複数のパッケージが積層される半導体集積回路装置であって、前記複数のパッケージの一部に取り付けられたセキュリティ回路ブロックと、前記複数のパッケージの他部に取り付けられたセキュリティカバーと、前記セキュリティ回路ブロックから前記セキュリティカバー内および前記複数のパッケージを通って再度セキュリティ回路ブロックに戻るデータ保護配線とを備え、前記セキュリティ回路ブロックは、前記データ保護配線をＧＮＤに固定するノイズシールド用ＧＮＤ固定回路と、前記セキュリティカバーが前記複数のパッケージから取り外されたときに前記データ保護配線の電位を高めることが可能なプリチャージ回路と、前記複数のパッケージ内の素子の動作および停止を切り替える動作停止制御回路と、前記データ保護配線の電位によって前記動作停止制御回路を制御するＧＮＤ電位判定回路とを備える。

この半導体集積回路装置によると、セキュリティカバーに異常がないことをチェックするセキュリティ機能に加えて、ノイズを緩和させるノイズシールド機能を実現することができる。これにより、今後パッケージの薄型化、電源電圧の低下が進行しても、ノイズの影響を受けやすい状況を緩和することができる。

本発明にかかる半導体集積回路装置では、物理的な手法でアドレスバス、データバスを引き出してメモリデータを読み出すことを防御することができる。また、パッケージ内の素子を取り外して読み出すことも防止することができる。

（第１の実施形態）
以下では、本発明の第１の実施形態における半導体集積回路について図１〜図８を参照しながら説明する。図１は、第１の実施形態における積層されたパッケージを簡易的に表す断面図である。

図１に示すように、本発明のＰＯＰ１００は、フラッシュメモリチップ１０１と、フラッシュメモリチップ１０１を個別にパッケージしたパッケージ１０２と、ＤＲＡＭチップ１０３と、ＤＲＡＭチップが個別にパッケージされたパッケージ１０４と、システム制御用のマイクロコントローラチップ１０５と、システム制御用のマイクロコントローラチップ１０５が個別にパッケージされたパッケージ１０６と、セキュリティ回路ブロックを搭載したセキュリティチップ１０７と、セキュリティチップ１０７が個別にパッケージされたパッケージ１０８と、各パッケージ１０２、１０４、１０６および１０８を互いに接続するビア１０９と、ＰＯＰ１００の上部に露出されているデータバス端子１１２と、同じくＰＯＰ１００の上部に露出されているアドレスバス端子１１３と、データバス（図示せず）およびアドレスバス（図示せず）の情報が読み出されないように引かれたデータ保護配線１１０と、セキュリティカバー１１１と、ベース基板１１４と、半田ボール１１５とを備えている。

本実施形態では、システム制御用のマイクロコントローラチップ１０５、ＤＲＡＭチップ１０３およびフラッシュメモリチップ１０１の組み合わせで積層されている半導体集積回路装置にセキュリティ用のセキュリティパッケージ１０８およびセキュリティカバー１１１が積層されている構成を示している。しかしながら、これらのチップの組み合わせは一例であって、積層されるチップの組み合わせおよび構成は異なるものであってもよい。

図２は、第１の実施形態において、セキュリティカバーを上から見た状態を表す平面図である。図２に示すように、本実施形態のセキュリティカバー１１１は、上から見ると、パッケージ１０２の上部に露出されているデータバス端子１１２と、ＰＯＰ１００の上部に露出されているアドレスバス端子１１３と、データバス端子１１２およびアドレスバス端子１１３の情報が読み出されないようにデータバス端子１１２およびアドレスバス端子１１３の上部中心位置を通って引き回されたデータ保護配線１１０とを備えている。ただし、図２に示すデータ保護配線１１０の引き回しはセキュリティレベルを上げるための一例であり、簡素化および低コスト化等の理由で別のパターンの引き回しであっても問題はない。

図３は、第１の実施形態におけるセキュリティチップの内部構成を示す回路図である。図３に示すように、セキュリティチップ１０７は、セキュリティ用データ（例えば'０１１０１００１'の８ビットのデータ）を基に一定パターンの信号を繰り返し発生させるセキュリティ信号発生回路３２０と、セキュリティ信号発生回路３２０から直接入力した信号と、上部セキュリティカバー１１１（データ保護配線１１０）を経由して返ってきた信号とが一致しているかを比較するセキュリティ信号比較回路３２１と、セキュリティパッケージ１０８より上に積層されているパッケージ１０２、１０４、１０６および１０８を動作させないように電源供給を停止させる電源スイッチ回路（動作停止制御回路）３２３と、セキュリティ動作を制御する信号を発信するセキュリティ制御回路３２２とを備えている。

セキュリティ制御回路３２２は、各回路を同期して動作させるためのシステムクロック発生回路（図示せず）と、セキュリティ信号比較回路３２１の結果を判定するセット・リセット回路（図示せず）と、判定された結果を保持するレジスタ回路（電源が切れても結果を保持しておく場合は、フラッシュメモリ回路を採用）（図示せず）と、保持された信号を元に一連のセキュリティ動作を制御する信号を発生させる回路（図示せず）とを内蔵しており、３種類の回路から出力される信号をセキュリティ信号発生回路３２０と、セキュリティ信号比較回路３２１と、電源スイッチ回路３２３とに送信することができる。

本実施形態において、セキュリティチップ１０７における消費電量を抑える必要があれば、例えば'０１００００００'といったセキュリティデータが変化するポイントを削減して、簡易的に対応できるように、各回路を簡素化しておけばよい。

図４は、第１の実施形態におけるセキュリティチップの動作を簡易的に示すタイミングチャート図である。図４において、時間Ｔ０〜Ｔ１５は動作に要する時間を１６分割したときのそれぞれを示したものである。最上段に示されている波形は、セキュリティ信号発生回路３２０で作成された信号であり、'０１１０１００１'の８ビットのデータで構成される。図４に示すように、この信号は、８ビット単位でパターンが繰り返される。

２段目に示されている波形は、セキュリティ信号発生回路３２０で作成された信号が上部セキュリティカバー１１１およびデータ保護配線１１０を経由してセキュリティ信号比較回路３２１に戻ってきたときの信号の波形である。このとき、信号が経由する配線の配線抵抗、配線容量および出力トランジスタ能力により、１〜１０[ｎｓ]程度の遅延が発生しているとする。今回、説明のために、Ｔ１１のタイミングで'０'のデータが'１'に変更される誤りが発生したと仮定して図４に示している。

上から３段目に示されている波形は、セキュリティ信号発生回路３２０から直接セキュリティ信号比較回路３２１に入力された信号の波形である。セキュリティ信号比較回路３２１では、２段目の波形の遅延時間を考慮して、時間Ｔ０、Ｔ２、Ｔ４、Ｔ６、Ｔ８、Ｔ１０、Ｔ１２、Ｔ１４の中間の時点で比較し、比較結果をセキュリティ制御回路３２２に出力する。セキュリティ制御回路３２２から出力されるシステムクロックの周波数はセキュリティ信号比較回路３２１を簡略化しやすいように時間Ｔ０〜Ｔ１５の時間を１６分割した時間を１周期とする周波数であることが望ましい。

４段目の波形は、セキュリティ信号比較回路３２１から出力される信号の波形を示している。時間Ｔ１１の誤りの部分でイネーブル信号が立っている状態を示している。

５段目の波形は、セキュリティ制御回路３２２において、セキュリティ信号比較回路３２１から送られてくる比較結果信号を受けて１回でも不一致の情報が来た場合に、Ｈを出力し続ける信号の波形を示している。セキュリティ制御回路３２２では、上記波形の情報を保持するセット・リセット回路と、判定された結果を保持するレジスタ回路（または電源が落ちてもデータが消えないように不揮発性メモリにすることも有効）とによって、以降一致した信号が送られてきてもリセットされない。

次に、一連の動作について図４を参照しながら説明する。最初に、セキュリティ信号発生回路３２０では'０１１０１００１'のデータを基に上部セキュリティカバーへ出力する信号を作成する。また、この信号は同時に、セキュリティ信号比較回路３２１にも期待値として出力される。セキュリティ信号発生回路３２０で作成された信号は、上部セキュリティカバーを経由することにより１〜１０[ｎｓ]程度遅延する。そのため、上部セキュリティカバーを経由した信号は、セキュリティ信号発生回路３２０から直接受け取った期待値とはタイミングがずれている。

セキュリティ信号比較回路３２１ではこのタイミングのズレを考慮した上で最適なタイミングで２つの信号を比較しその結果をセキュリティ制御回路３２２に送信する。セキュリティ制御回路３２２では比較結果信号を受けて１回でも不一致の情報が来た場合その情報を保持して３２３の電源スイッチ回路３２３に出力し、セキュリティパッケージ１０８より上に積層されているパッケージ１０２、１０４、１０６および１０８の電源供給を停止する。

さらに、消費電力を抑えるためには、セキュリティ制御回路３２２は、保持された不一致信号を利用してセキュリティ制御回路３２２内のシステムクロック発生回路、セキュリティ信号発生回路３２０およびセキュリティ信号比較回路３２１を停止させるように設定されることが望ましい。

以上のように、本実施形態では、上部セキュリティカバー１１１およびデータ保護配線１１０から正常な信号が送られてこなかった場合は、セキュリティ信号比較回路３２１において不一致が発生する。電源スイッチ回路３２３は、セキュリティ信号比較回路３２１の結果に基づいて各パッケージ１０２、１０４、１０６および１０８内の素子を停止させる。これにより、メモリデータの流出を防止することが可能となる。

図５は、第１の実施形態におけるＰＯＰの別の例を示す断面図である。図５に示すＰＯＰは、図１に示すＰＯＰからデータ保護配線の引き回しを変えることで異なる機能を追加したものである。

図５に示すＰＯＰは、実セットに搭載するときの実装基板５１６を備えている。そして、図１に示すセキュリティパッケージ１０８とは異なって、データ保護配線５１０が実装基板５１６を通して引き回されている。そして、セキュリティ信号は、実装基板５１６の方に引き回されたデータ保護配線５１０を通過した後に、セキュリティカバー５１１の方のデータ保護配線５１０を通過する。図５に示すＰＯＰでは、このＰＯＰでは、各パッケージの素子が取り出されると、データ保護配線５１０は断線する。これにより、セキュリティ機能が働いて、素子を取り出してプログラムライター等でデータを読み出す行為を防止することができる。

次に、図１に示すパッケージの厚さを薄くした構造の一例について、図６〜図８を参照しながら説明する。

図６は、第１の実施形態において、厚みの薄いパッケージの構造を示す断面図である。図６に示す構造では、フラッシュメモリチップ６０１と、フラッシュメモリチップ６０１を搭載するパッケージ６０２と、セキュリティ回路ブロック（図示せず）を取り込んだシステム制御用のマイクロコントローラチップ６０５と、マイクロコントローラチップ６０５のシステム制御用のマイクロコントローラチップを個別にパッケージしたパッケージ６０６と、データバスおよびアドレスバスの情報が読み出されないように引かれたデータ保護配線６１０と、データ保護配線６１０を引くために追加したセキュリティカバー６４０とを備えている。

図７は、図６に示す構造の最上部の一部６５０を拡大して示す断面図である。図７に示す構造では、パッケージ６０２の上に、基板で作成されたセキュリティカバー６４０が設けられている。この構造では、全体的な厚さを薄くするために、図１に示すセキュリティカバー１１１を０．１ｍｍ程度の厚さの基板で作成されたセキュリティカバー６４０に置き換えている。また、セキュリティカバー６４０はフラッシュメモリチップ６０１を個別に組み立てする前に既にパッケージ６０２を構成する基板に装着されている。そのため、セキュリティカバー６４０を用いると基板を後の工程で装着する工数を削減することができる。

図８は、システム制御用のマイクロコントローラチップのセキュリティ回路ブロック構成を示す回路図である。図８に示す構成では、システム制御用のマイクロコントローラチップ６０５（図示せず）をリセット信号８５０により動作制御している構成を示している。

また、図６〜図８に示す構成では、図１に示すセキュリティチップ１０７とシステム制御用のマイクロコントローラチップ１０５において、新規にセキュリティチップ１０７をシステム制御用のマイクロコントローラチップ６０５に取り込むことにより、セキュリティパッケージ１０８分の厚さを薄くしている。特に、セキュリティ回路ブロックでは回路規模を小さくするため、電源スイッチ回路３２３を搭載せず、リセット信号８５０でシステム制御用のマイクロコントローラチップの動作を制御するように設定している。ただし、システム制御用のマイクロコントローラチップの動作を停止することができるのであればリセット信号８５０以外を用いてもよい。

（第２の実施形態）
以下では、本発明の第２の実施形態における半導体集積回路について図９〜図１１を参照しながら説明する。図９は、第２の実施形態におけるセキュリティチップの内部構成を示す回路図である。なお、図９では、図１に示すセキュリティチップ１０７の内部構成を示している。図９に示す構成では、図１に示す構成に、オプションで指定された値だけ信号を遅らせる（シフトさせる）セキュリティ信号シフト回路９２４が追加されている。また、図３に示す構成では、セキュリティ信号発生回路３２０からセキュリティ信号比較回路３２１に信号が直接送られていたが、図９に示す構成では、セキュリティ信号出力回路９２０からの信号がセキュリティ信号シフト回路９２４を介してセキュリティ信号比較回路９２１に送信される。

図１０は、第２の実施形態におけるセキュリティカバーの構成を示す平面図である。図１０に示すように、本実施形態のセキュリティカバー１０１１は、図２に示すセキュリティカバー１１１に局所的に抵抗１０１７、１０１８を追加したものである。

図１０に示す構成に示すセキュリティカバー１０１１は、データバス端子１０１２およびアドレスバス端子１０１３の情報が読み出されないように引き回されたデータ保護配線１０１０と、アドレスバス端子１０１３とアドレスバス端子１０３との間を接続する抵抗１０１７と、端子間の隙間が広い部分に挿入する抵抗１０１８とを備えている。

図１１（ａ）、（ｂ）は、第２の実施形態におけるセキュリティチップの動作を簡易的に示すタイムチャート図である。図１１（ａ）、（ｂ）において、最上段に記載されている時間Ｔ０〜Ｔ１５は動作に要する時間を１６分割したものである。

そして、まず図１１（ａ）に示すタイミングチャートについて説明する。図１１（ａ）において最上段に示されている波形は、セキュリティ信号出力回路９２０で作成された信号であり、'０１１０１００１'の８ビットのデータで構成されている。この信号は、８ビット単位でパターンが繰り返される。

中段に示されている波形は、セキュリティ信号出力回路９２０で作成された信号がデータ保護配線１０１０を経由してセキュリティ信号比較回路９２１に戻ってきたときの信号の波形である。このとき、信号が経由する配線の配線抵抗、抵抗１０１７、抵抗１０１８、配線容量および出力トランジスタ能力により、Ｔ２〜Ｔ４の２０〜３０ [ｎｓ]程度の遅延が発生するように設定する。

下段に示されている波形は、セキュリティ信号シフト回路９２４によってＴ０からＴ２またはＴ２からＴ４といったように指定時間信号を遅らせられた信号が、セキュリティ信号比較回路３２１からセキュリティ信号比較回路９２１に入力されるときの波形である。

セキュリティ信号比較回路９２１では中段と下段の２つの信号を比較し、比較結果をセキュリティ制御回路９２２に出力する。

例えば、外部からセキュリティカバー１１１を外してデータ保護配線１０１０を切断し、代わりに別の配線で繋ぎ合わることによりセキュリティ信号の伝播を継続したような場合には、セキュリティ信号の時定数が変化して不一致が発生することになる。このような場合には、セキュリティ制御回路９２２は、保持された不一致信号を電源スイッチ回路９２３に出力し、電源供給を停止する。これにより、メモリデータ流出を防止することが可能となる。

次に、図１１（ｂ）に示すタイミングチャートについて説明する。図１１（ｂ）は、図１１（ａ）に示すタイミングチャートにおいて、セキュリティの感度を上げるためにセキュリティ信号の周波数を上げた場合を示したものである。図１１（ｂ）は、図１１（ａ）と動作は同じであるが、遅延の許容量が半分になっている。具体的には、図１１（ａ）に示すタイミングチャートでは、遅延の許容量の最大が時間Ｔ０の開始時から時間Ｔ１が終了するまでであるのに対し、図１１（ｂ）に示すタイミングチャートでは、遅延の許容量の最大が時間Ｔ０の間である。そのため、セキュリティのレベルは上がることになる。

本実施形態では、データ保護配線１０１０を経由してセキュリティ信号比較回路９２１に入力される信号が一定の信号遅延量を有していない場合には、セキュリティ信号比較回路９２１において不一致が発生する。そのため、データ保護配線１０１０を一部切断し別ラインに繋し単純に別ラインに繋ぎ替えたような場合にも、セキュリティをかけることができる。

（第３の実施形態）
以下では、本発明の第３の実施形態における半導体集積回路について図１２〜図１６を参照しながら説明する。図１２は、第３の実施形態におけるセキュリティチップの内部構成を示す回路図である。図１２に示す構成は、図３に示す構成に、ユーザが設定する値に従って信号を変換する信号変換回路１２２５が追加されたものである。また図３に示す構成では、セキュリティ信号発生回路３２０からセキュリティ信号比較回路３２１に信号が直接送られていたが、図１２に示す構成ではセキュリティ信号出力回路１２２０からの信号が信号変換回路１２２５を通してセキュリティ信号比較回路１２２１に送信される。

図１３は、第３の実施形態における積層されたパッケージを簡易的に示す断面図である。図１３に示すように、本実施形態の構成では、図１に示す構成に上部セキュリティチップ１３１９が追加されている。上部セキュリティチップ１３１９は、下段の下部セキュリティチップ１３０７から保護配線１３１０を通じて送られてくるセキュリティ信号をユーザが設定する値に従って変換し、再度下部セキュリティチップ１３０７へ出力する。

図１４は、第３の実施形態においてセキュリティカバーを上から見た状態を表したものである。図１４に示すように、本実施形態の上部セキュリティチップ１３１９には、セキュリティ信号入力１およびセキュリティ信号入力２といった、２つの異なるセキュリティ信号およびシステムクロックが入力される。そして、上部セキュリティチップ１３１９では、システムクロックに同期して変換したセキュリティ信号出力１およびセキュリティ信号出力２のセキュリティ信号を下部セキュリティチップ１３０７へ再度送り返す。

図１５は、第３の実施形態における信号変換回路の一例を示す回路図である。図１５に示す構成において、ユーザごとに設定したセキュリティ用のデータを格納するセキュリティＩＤメモリ１５３６では、システムクロックに同期してデータが出力される。ＸＯＲ回路１５３７、１５３８は、セキュリティＩＤメモリ１５３６のデータと、セキュリティ信号入力１およびセキュリティ信号入力２のデータとをＸＯＲ演算して出力する構成となっている。本実施形態では、上部セキュリティチップ１３１９と下部セキュリティチップ１３０７との両方に信号変換回路が搭載されており、上部と下部のセキュリティチップで同じ変換がされていることを確認することでセキュリティが解除される。

図１６は、第３の実施形態におけるセキュリティチップの動作を簡易的に示すタイムチャート図である。図１６において、時間Ｔ０〜Ｔ１５は動作に要する時間を１６分割したときのそれぞれを示したものである。最上段に示されている波形は、ユーザが任意に設定する８ビットのセキュリティＩＤデータを示しており、本形態ではＩＤデータを'０１０１１０１０'に設定する。

２段目の波形は、セキュリティ信号出力回路１２２０で作成された信号であり、'０１１０１００１'の８ビットのデータで構成されている。

３段目の波形は、２段目に示すセキュリティ信号が上部セキュリティチップ１３１９に入力され、１段目に示すセキュリティＩＤデータとＸＯＲ演算された信号の波形である。なお、この信号は、上部セキュリティチップ１３１９から出力されたときの信号である。

４段目の波形は期待値となる波形を示しており、セキュリティ信号出力回路１２２０で作成された２段目に示す信号を、下部セキュリティチップ１３０７内の信号変換回路１２２５でＸＯＲ演算したものである。

本実施形態では、上部セキュリティチップ１３１９を経由してＸＯＲ演算された３段目の信号と、下部セキュリティチップ１３０７内でＸＯＲ演算された４段目の信号とが一致しているかをＴ１、Ｔ３、Ｔ５、Ｔ７、Ｔ９、Ｔ１１、Ｔ１３、Ｔ１５で確認する。なお、この比較はセキュリティ信号比較回路１２２１で行う。そして、一致する場合にはセキュリティを解除する構成となっている。

また、５段目〜７段目の波形は、２段目〜４段目の波形と同じ関係になっている。つまり、２段目〜４段目の波形がセキュリティ信号出力１と、その変換信号と、その期待値とを示しているのに対し、５段目〜７段目の波形は、セキュリティ信号出力２と、その変換信号と、その期待値とを示している。

本実施形態では、ユーザごとに異なるセキュリティＩＤを設定することができるようになり、且つ複数のセキュリティ信号線を通信させることで、セキュリティカバーを外して簡単にセキュリティが解除できないようにすることができる。これにより、セキュリティのレベルを上げることが可能となる。

なお、セキュリティ信号出力１とセキュリティ信号出力２という２つの信号を用いることにより、外部からのセキュリティの解除がより困難になるという利点があるが、本発明では、必ずしも複数の信号を用いなくてもよい。

（第４の実施形態）
以下では、本発明の第４の実施形態における半導体集積回路について、図１７〜図２０を参照しながら説明する。図１７は、第４の実施形態におけるセキュリティチップの内部構成を示す回路図である。図１７に示す構成では、図３に示すセキュリティ信号発生回路３２０に誤り訂正用の回路が追加された誤り訂正用セキュリティ信号出力回路１７２６が設けられている。また、図１７に示す構成では、上部セキュリティカバー（図示せず）から戻ってくる信号が新規の誤り訂正回路１７２７を通してセキュリティ信号比較回路１７２１に送られるようになっている。

図１８は、第４の実施形態において、誤り訂正用のデータを作成する方法と、そのデータを用いて誤り訂正する方法とを簡易的に記述した図である。

図１９は、第４の実施形態におけるセキュリティチップの動作を簡易的に示すタイムチャート図である。図１９において、時間Ｔ０〜Ｔ１４は動作に要する時間を１５分割したときのそれぞれを示したものである。最上段に示されている波形は、誤り訂正用セキュリティ信号出力回路１７２６の出力信号である。この波形は、任意の４ビットのデータを受けて３ビットの誤り訂正用のパリティを追加した信号を上部セキュリティカバーとセキュリティ信号比較回路１７２１に出力したときの信号である。

本実施形態では、図１８に示すように、４ビットのデータは'０１１０'とし、誤り訂正用のパリティはそれぞれ、１番目と２番目と４番目のデータをＸＯＲ演算した値、１番目と２番目と３番目のデータをＸＯＲ演算した値、２番目と３番目と４番目のデータをＸＯＲ演算した値から'１００'となる。

図１９における２段目の波形は、上部セキュリティカバーを通って戻ってくる信号を示している。ここで、ノイズ等の影響でＴ５、Ｔ６で示される３番目のデータが誤りである'０１００１００'が誤り訂正回路１７２７に入力されるとする。誤り訂正回路１７２７では、図１８に示すように、１番目、２番目、４番目および５番目のデータをＸＯＲ演算した結果と、１番目、２番目、３番目および６番目のデータをＸＯＲ演算した結果と、２番目、３番目、４番目および７番目のデータをＸＯＲ演算した結果とを算出し、その結果から３番目に誤りがあると判断して３番目のビットを反転させる。その後、誤り訂正した信号をセキュリティ信号比較回路１７２１に送り、Ｔ１４で７ビットのデータに差異がないことを確認し、セキュリティ制御回路１７２２に判定結果を送信する。

図２０は、誤り訂正回路の回路規模を縮小させた場合の一例を示す図である。図２０に示す例では、７ビットのデータを任意に'０１１０１００'として固定し、この７ビットのデータとは１ビットだけ異なるデータを許容範囲としてあらかじめ誤り訂正回路に入力しておく。固定されたデータと、１ビットだけ異なる許容範囲のデータとを合わせると合計８種類のデータが誤り訂正回路に保持され、これらのパターン以外の信号が入力されたときにセキュリティがかかる。

本実施形態では、ノイズの影響でセキュリティ信号に誤りが生じた場合に、常にセキュリティがかかることを防止することができる。つまり、外部からのデータの読み取りがないような場合にまでセキュリティがかかってしまうのを防止することができる。

（第５の実施形態）
以下では、本発明の第５の実施形態における半導体集積回路について図２１〜２２を参照しながら説明する。図２１は、第５の実施形態におけるセキュリティチップの内部構成を示す回路図である。図２１に示す構成は、図３に示す構成に、セキュリティ判定回路２１２８が追加されたものである。また、図３に示す構成では、セキュリティ信号比較回路３２１からセキュリティ制御回路３２２に比較結果が直接送られていたが、図２１に示す構成では、セキュリティ信号比較回路２１２１からの信号が、セキュリティ判定回路２１２８を通してセキュリティ制御回路２１２２に送信されるようになっている。また、セキュリティ判定回路２１２８は第４の実施形態で述べた誤り訂正とは異なって、誤りが連発するような電源立ち上げ時の不定状態期間でもセキュリティ機能が正常に動作するようにセキュリティ信号比較回路２１２１の結果を長期間で総合判断する機能を備えている。これにより、一定の長さのセキュリティチェック区間で不一致が発生しても残りの区間が一致していればセキュリティに問題がないと判断して結果をセキュリティ制御回路２１２２に送信することができるようになる。

図２２は、第５の実施形態におけるセキュリティチップの動作を簡易的に示すタイミングチャート図である。まず、図２２の最上段に記載されているＴ０〜Ｔ５１は動作説明をする上でタイミングチャートを時間で５２分割したものである。最上段に示されている波形は、セキュリティ信号出力回路２１２０で作成された'０１１０１００１'の８ビットのデータを繰り返し出力した場合の信号の波形である。最初の電源立ち上がり期間Ｔ０〜Ｔ７は正常動作せず、データが'０'になっていることを示している。

２段目に示されている波形は、セキュリティカバーから戻ってくる信号であり、遅延を含めたＴ０〜Ｔ８ではデータが'０'になっていることを示している。

３段目に示されている波形は、セキュリティ信号比較回路２１２１で認識された期待値となる信号であって、送信元となる最上段の波形と異なって、Ｔ８〜Ｔ９の期間が正常動作していない状態となっている。

４段目に示されている波形は、セキュリティ判定回路２１２８内部で判定される波形であって、８ビット単位でＦＡＩＬしているかＰＡＳＳしているかを判定して出力されるものである。

５段目に示されている波形は、回路全体を制御するシステムクロックを示している。セキュリティ判定回路２１２８は、セキュリティ信号比較回路２１２１の結果を受けて８ビット連続で正しい結果が送られてきているかを認識して８ビットごとにＰＡＳＳ／ＦＡＩＬを出力する回路を内蔵している。

また、システムクロックのパルス内に、図２２における４段目のＰＡＳＳ信号が２回以上カウントされるかどうかを判定するカウンタ回路も内蔵されている。この結果、３回判定する中で２回ＰＡＳＳしていればセキュリティに問題がないと判断する回路が実現可能となる。

なお、本実施形態では、８ビット連続で正しい信号が送られてきていることをチェックする回路を提案しているが、セキュリティ信号比較回路２１２１から送られてくる比較結果の全２４回のパルス中、２０回以上正しい結果が送信されて来ればセキュリティに問題がないと判断するシステムにしてもよい。

本実施形態では、セキュリティ信号比較回路の結果を長期間で総合判断することにより、一定の長さのセキュリティチェック区間で不一致が発生しても残りの区間が一致していればセキュリティに問題がないと判断することができる。これにより、誤動作が発生しやすい電源立ち上げ時の不安定状態期間でもセキュリティ機能を正常に動作させることができる。

（第６の実施形態）
以下では、本発明の第６の実施形態における半導体集積回路について図２３〜図２４を参照しながら説明する。図２３は、第６の実施形態におけるセキュリティチップの内部構成を示す回路図である。なお、図２３では、図３に示す構成に、鍵データ記憶回路２３２９と鍵データレジスタ回路２３３０とが追加されている。また、図２３では、セキュリティ信号出力回路２３２０では鍵データ記憶回路２３２９から送られてきたデータを基に上部セキュリティカバーに出力される信号が作成され、鍵データレジスタ回路２３３０から送られてきたデータを基にセキュリティ信号比較回路２３２１に出力される信号が作成される。一方、セキュリティ制御回路２３２２は、鍵データレジスタ回路２３３０にデータが入力されたことを検知してセキュリティ制御回路２３２２内のセット・リセット回路にリセット信号を送りセキュリティ信号比較回路２３２１の結果を再度チェックし直す構成となっている。

また、鍵データ記憶回路２３２９にはユーザがセキュリティを設定するときに入力する用のパスワードが格納され、鍵データレジスタ回路２３３０にはユーザがセキュリティを解除する時に入力するパスワードのデータが格納される。鍵データ記憶回路２３２９は電源が落ちてもデータが消えない不揮発性メモリで構成され、鍵データレジスタ回路２３３０は電源が落ちたときにリセットされるレジスタで構成されることが望ましい。

図２４は、第６の実施形態におけるセキュリティチップの動作を簡易的に示すタイミングチャート図である。図２４において、時間Ｔ０〜Ｔ１５は動作に要する時間を１６分割したものである。

最上段に示されているデータはユーザがパスワードを設定するための任意のデータを示しており、今回は仮に'０１１０１００１'の８ビットデータが設定されているとする。２段目に示されている波形は、最上段に示したデータを基に８ビット単位で繰り返されたデータである。

３段目に示されているデータは、ユーザがセキュリティを解除するために入力したパスワードのデータであり、４段目に示されている波形は３段目のデータを基に８ビット単位でデータが繰り返されたものである。ここでは、３段目に入力されるパスワードを誤りのあるデータとして'０１１０１０１１'と設定する。

５段目に示されている波形は、上部セキュリティカバーを経由して戻ってきた信号であり、この波形は、戻ってくる過程でＴ９の部分に問題が発生していることを示している。

次に、一連の動作を説明する。最初に、ユーザは半導体集積回路の動作を制限するためにセキュリティ用のパスワードを入力する。このパスワードが入力されると、半導体集積回路内において指定された動作がロックされる。そして、入力されたパスワードは鍵データ記憶回路２３２９に格納され、セキュリティ解除のための期待値となる。今回は仮に '０１１０１００１'のデータが格納されているとする。次に、ユーザは半導体集積回路の動作を許可させるためにセキュリティを解除させるパスワードを入力し、入力されたパスワードは鍵データレジスタ回路２３３０に格納され、その動作を検知してセキュリティ制御回路２３２２内のセット・リセット回路にリセット信号が送られる。今回は仮に誤ったデータの'０１１０１０１１'が入力されたとする。次に、鍵データレジスタ回路２３３０に格納されたデータを基に上部セキュリティカバーに送る信号が作成される。図２４に示す例では、上部セキュリティカバーを経由して戻ってきた信号は、もとの信号（上部セキュリティカバーに出力される信号）と「不一致２」で示す部分が異なるものとなっている。その後、上部セキュリティカバーから戻ってきたデータと鍵データ記憶回路２３２９で作成されたセキュリティ解除のための期待値データを比較する。そして、これら２つのデータが一致しているときのみセキュリティが解除され半導体集積回路は正常動作することとなる。図２４に示すように、上部セキュリティカバーから戻ってきたデータでは、期待値データと比較して、ユーザの入力の誤りに起因する「不一致１」と、上部セキュリティカバーの経由による「不一致２」とが生じている。したがって、セキュリティは解除されない。

このように、本実施形態では、セキュリティを解除させるときのパスワードが正しいものであって、かつ、上部セキュリティカバーを経由して戻ってきた信号がもとの信号と一致する場合にのみ、セキュリティが解除される。つまり、ユーザが任意に設定するパスワード設定のセキュリティ機能と、セキュリティカバーに異常がないことをチェックするセキュリティ機能との２種類のセキュリティ機能を同時に実現することが可能となる。本実施形態の方法を用いれば、携帯電話などにおいて、ユーザがパスワードを入力することにより各操作をロックするシステムを容易に実現することができる。

（第７の実施形態）
以下では、本発明の第７の実施形態における半導体集積回路について図２５〜２６を参照しながら説明する。図２５は、第７の実施形態におけるセキュリティチップの内部構成を示す回路図である。本実施形態のシステムは、図３に示すセキュリティ信号発生回路３２０、セキュリティ信号比較回路３２１およびセキュリティ制御回路３２２を、プリチャージ回路２５３１、ＧＮＤ電位判定回路２５３２およびノイズシールド用ＧＮＤ固定回路２５３３に変更したものである。

ノイズシールド用ＧＮＤ固定回路２５３３の出力は上部セキュリティカバーに出力される保護配線に接続され、プリチャージ回路２５３１は上部セキュリティカバーから戻ってくる保護配線に接続される。この結果、ノイズシールド用ＧＮＤ固定回路２５３３の出力とプリチャージ回路２５３１の出力とは上部セキュリティカバーを通してショートしている状態となる。そのため、電源−ＧＮＤ間で電流が流れることになるが、プリチャージ回路２５３１には数十ＭΩの抵抗が挿入されており、接続部はほぼＧＮＤ電位で固定され、電源−ＧＮＤ間の電流は数μＡ程度に抑えられる構成となっている。ＧＮＤ電位判定回路２５３２は上部セキュリティカバーから戻ってくる側の保護配線に接続されており、通常はノイズシールド用ＧＮＤ固定回路２５３３の影響でＧＮＤ電位に固定されている。しかしながら、上部セキュリティカバーがはずされた場合、プリチャージ回路２５３１の影響を受けてＧＮＤ電位判定回路２５３２は高電位に引き上げられる。電源スイッチ回路２５２３はＧＮＤ電位判定回路２５３２の結果を受けて半導体集積回路への電源を停止させることになる。ここで、ＧＮＤ電位判定回路２５３２で判定するスイッチングレベルはノイズの影響で誤動作することを避けて比較的高く設定されている方が望ましい。

図２６は、第７の実施形態において、上部セキュリティカバー一面に引かれた保護配線を示す平面図である。ノイズシールド用ＧＮＤ固定回路２５３３から出力される複数の配線によりなるべく低インピーダンスになるように設計されている。また、パッケージ横からのノイズも考慮する場合は、ノイズシールド用ＧＮＤ固定回路２５３３から上部セキュリティカバーに接続する端子を外周に持ってくる方が望ましい。

このように、本実施形態では、第１の実施形態におけるセキュリティ機能に付け加えて半導体集積回路のノイズシールド機能を実現するものであり、今後進行するパッケージの薄型化、電源電圧の低下といったノイズの影響を受けやすい状況を解決する上でも有効な手段となる。

本発明にかかる半導体集積回路装置は、物理的な手法でアドレスバス、データバスを引き出してメモリデータを読み出すことを防御することができる点、パッケージ内の素子を取り外して読み出すことも防止することができる点で産業上の利用可能性は高い。

第１の実施形態における積層されたパッケージを簡易的に表す断面図である。第１の実施形態において、セキュリティカバーを上から見た状態を表す平面図である。第１の実施形態におけるセキュリティチップの内部構成を示す回路図である。第１の実施形態におけるセキュリティチップの動作を簡易的に示すタイミングチャート図である。第１の実施形態におけるＰＯＰの別の例を示す断面図である。第１の実施形態において、厚みの薄いパッケージの構造を示す断面図である。図６に示す構造の最上部の一部を拡大して示す断面図である。システム制御用のマイクロコントローラチップのセキュリティ回路ブロック構成を示す回路図である。第２の実施形態におけるセキュリティチップの内部構成を示す回路図である。第２の実施形態におけるセキュリティカバーの構成を示す平面図である。（ａ）、（ｂ）は、第２の実施形態におけるセキュリティチップの動作を簡易的に示すタイムチャート図である。第３の実施形態におけるセキュリティチップの内部構成を示す回路図である。第３の実施形態における積層されたパッケージを簡易的に示す断面図である。第３の実施形態においてセキュリティカバー１３１１を上から見た状態を表したものである。第３の実施形態における信号変換回路の一例を示す回路図である。第３の実施形態におけるセキュリティチップの動作を簡易的に示すタイムチャート図である。第４の実施形態におけるセキュリティチップの内部構成を示す回路図である。第４の実施形態において、誤り訂正用のデータを作成する方法と、そのデータを用いて誤り訂正する方法とを簡易的に記述した図である。第４の実施形態におけるセキュリティチップの動作を簡易的に示すタイムチャート図である。誤り訂正回路の回路規模を縮小させた場合の一例を示す図である。第５の実施形態におけるセキュリティチップの内部構成を示す回路図である。第５の実施形態におけるセキュリティチップの動作を簡易的に示すタイミングチャート図である。第６の実施形態におけるセキュリティチップの内部構成を示す回路図である。第６の実施形態におけるセキュリティチップの動作を簡易的に示すタイミングチャート図である。第７の実施形態におけるセキュリティチップの内部構成を示す回路図である。第７の実施形態において、上部セキュリティカバー一面に引かれた保護配線を示す平面図である。従来のＰＯＰの構造を示す断面図である。

符号の説明

１００ＰＯＰ
１０１フラッシュメモリチップ
１０２、１０４、１０６パッケージ
１０３ＤＲＡＭチップ
１０５マイクロコントローラチップ
１０７セキュリティチップ
１０８セキュリティパッケージ
１０９ビア
１１０データ保護配線
１１１上部セキュリティカバー
１１２データバス端子
１１３アドレスバス端子
１１４ベース基板
１１５半田ボール
３２０セキュリティ信号発生回路
３２１セキュリティ信号比較回路
３２２セキュリティ制御回路
３２３電源スイッチ回路
５０８セキュリティパッケージ
５１０データ保護配線
５１６実装基板
６０１フラッシュメモリチップ
６０５マイクロコントローラチップ
６０６パッケージ
６１０データ保護配線
６４０基板
７１０データ保護配線
７１２データバス端子
７４０セキュリティカバー
７４１基板
８５０リセット信号
９２０セキュリティ信号出力回路
９２１セキュリティ信号比較回路
９２２セキュリティ制御回路
９２３電源スイッチ回路
９２４セキュリティ信号シフト回路
１０１０データ保護配線
１０１１セキュリティカバー
１０１７、１０１８抵抗
１２２０セキュリティ信号出力回路
１２２１セキュリティ信号比較回路
１２２５信号変換回路
１３０７下部セキュリティチップ
１３１０保護配線
１３１１セキュリティカバー
１３１９上部セキュリティチップ
１５３６セキュリティＩＤメモリ
１５３７、１５３８ＸＯＲ回路
１７２１セキュリティ信号比較回路
１７２２セキュリティ制御回路
１７２６訂正用セキュリティ信号出力回路
１７２７訂正回路
２１２０セキュリティ信号出力回路
２１２１セキュリティ信号比較回路
２１２２セキュリティ制御回路
２１２８セキュリティ判定回路
２３２０セキュリティ信号出力回路
２３２１セキュリティ信号比較回路
２３２２セキュリティ制御回路
２３２９鍵データ記憶回路
２３３０鍵データレジスタ回路
２５２３電源スイッチ回路
２５３１プリチャージ回路
２５３２ＧＮＤ電位判定回路
２５３３ノイズシールド用ＧＮＤ固定回路
２７０１チップ
２７０２パッケージ
２７０９ビア
２７１２データバス端子
２７１３アドレスバス端子
２７１４ベース基板
２７１５半田ボール

Claims

複数のパッケージが積層される半導体集積回路装置であって、
前記複数のパッケージの一部に取り付けられたセキュリティ回路ブロックと、
前記複数のパッケージの他部に取り付けられたセキュリティカバーと、
前記セキュリティ回路ブロックから前記セキュリティカバー内および前記複数のパッケージを通って再度セキュリティ回路ブロックに戻るデータ保護配線とを備え、
前記セキュリティ回路ブロックは、
信号を発生させ、前記信号を前記データ保護配線に送信するセキュリティ信号発生回路と、
前記セキュリティ信号発生回路から送信される前記信号と、前記データ保護配線を経由して戻ってきた前記信号とを比較するセキュリティ信号比較回路と、
前記セキュリティ信号比較回路における比較結果に基づいて、前記セキュリティ信号発生回路および前記セキュリティ信号比較回路の動作を制御するセキュリティ制御回路と、
前記セキュリティ制御回路からの信号に基づいて、前記複数のパッケージ内の素子を停止させる動作停止制御回路とを備える半導体集積回路装置。
請求項１に記載の半導体集積回路装置であって、
前記複数のパッケージの表面には、アドレスバスおよびデータバスが露出しており、前記データ保護配線は、前記アドレスバスおよびデータバスの上を覆っている半導体集積回路装置。
請求項１に記載の半導体集積回路装置であって、
前記複数のパッケージは実装基板の上に搭載されており、
前記データ保護配線は前記実装基板の下も通過するように形成されている半導体集積回路装置。
請求項１に記載の半導体集積回路装置であって、
前記セキュリティ信号発生回路から前記データ保護配線に送信される前記信号を遅延させる信号遅延抵抗と、
前記セキュリティ信号発生回路から前記セキュリティ信号比較回路に入力される信号をシフトさせるセキュリティ信号シフト回路とをさらに備える半導体集積回路装置。
請求項１に記載の半導体集積回路装置であって、
前記セキュリティカバー内には、第１の暗号データを格納する第１の記憶手段と、前記第１の暗号データを受けて前記セキュリティ信号発生回路から前記データ保護配線に送信される前記信号を変換する第１の信号変換回路とが設けられ、
前記セキュリティ回路ブロックは、前記第１の暗号データと同一の第２の暗号データを格納する第２の記憶手段と、前記第２の暗号データを受けて前記セキュリティ信号発生回路から前記セキュリティ信号比較回路に送信される前記信号を変換する第２の信号変換回路とをさらに備え、
前記セキュリティ信号比較回路では、前記第１の信号変換回路において変換された後の前記信号と、前記第２の信号変換回路において変換された後の前記信号とを比較する半導体集積回路装置。
請求項１に記載の半導体集積回路装置であって、
前記セキュリティ信号発生回路は、前記信号として誤り訂正用の信号を出力する誤り訂正用セキュリティ信号出力回路であって、
前記セキュリティ回路ブロックは、前記データ保護配線を経由して戻ってきた前記誤り訂正用の信号を訂正する誤り訂正回路をさらに備える半導体集積回路装置。
請求項１に記載の半導体集積回路装置であって、
前記セキュリティ回路ブロックは、前記セキュリティ信号比較回路からの出力によりセキュリティの総合判断を行うセキュリティ判定回路をさらに備え、
前記セキュリティ判定回路は、前記セキュリティ信号発生回路から前記信号が複数回送信される期間における前記セキュリティ信号比較回路からの出力により前記総合判断を行う半導体集積回路装置。
請求項１に記載の半導体集積回路装置であって、
前記セキュリティ回路ブロックは、ユーザがセキュリティを設定するときに入力したパスワードのデータを格納するパスワード記憶回路と、ユーザがセキュリティを解除する時に入力したパスワードのデータを格納するパスワードレジスタ回路とをさらに備え、
前記セキュリティ信号発生回路は、前記パスワード記憶回路に格納される前記データを前記データ保護配線に送信し、前記パスワードレジスタ回路に格納される前記データを前記セキュリティ信号比較回路に送信する半導体集積回路装置。
複数のパッケージが積層される半導体集積回路装置であって、
前記複数のパッケージの一部に取り付けられたセキュリティ回路ブロックと、
前記複数のパッケージの他部に取り付けられたセキュリティカバーと、
前記セキュリティ回路ブロックから前記セキュリティカバー内および前記複数のパッケージを通って再度セキュリティ回路ブロックに戻るデータ保護配線とを備え、
前記セキュリティ回路ブロックは、
前記データ保護配線をＧＮＤに固定するノイズシールド用ＧＮＤ固定回路と、
前記セキュリティカバーが前記複数のパッケージから取り外されたときに前記データ保護配線の電位を高めることが可能なプリチャージ回路と、
前記複数のパッケージ内の素子の動作および停止を切り替える動作停止制御回路と、
前記データ保護配線の電位によって前記動作停止制御回路を制御するＧＮＤ電位判定回路とを備える半導体集積回路装置。