JPWO2013076928A1 - 不揮発性ラッチ回路、不揮発性フリップフロップ回路および不揮発性信号処理装置 - Google Patents

不揮発性ラッチ回路、不揮発性フリップフロップ回路および不揮発性信号処理装置 Download PDF

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Abstract

本発明の不揮発性ラッチ回路（１００）は、クロスカップル接続されたインバータ回路（２０）およびインバータ回路（２１）の出力同士が、トランジスタ（６）、抵抗変化素子（１）、トランジスタ（７）の順序で構成された直列回路を介して接続され、トランジスタ（６および７）の制御端子によりラッチ状態のストアとリストアとが制御されるラッチ動作部と、抵抗変化素子（１）の両端電位を加算した量を増幅した信号とラッチ動作部の論理状態とを比較する比較回路（２３）とを備え、比較回路（２３）の出力が正常な書き込みが実行されたことを示すまで、抵抗変化素子（１）への書き込みと読出しを繰り返す。

Description

本発明は、不揮発性ラッチ回路および不揮発性フリップフロップ回路に関する。特に、電源供給を遮断しても遮断前の状態を保持する不揮発性ラッチ回路からの状態復帰により、信号処理の状態を電源遮断前に復帰することが可能な不揮発性ディジタル信号処理装置に関する。
エレクトロニクス製品には、ディジタル回路で構成される多くのマイクロコンピュータ（マイコン）やロジックＬＳＩが使用されている。
マイコンやＬＳＩ等のディジタル回路には、信号処理経路上に途中の処理内容のディジタル信号を一時的に保持しておくラッチ回路、あるいはフリップフロップのような１ビットのディジタル情報を記憶するレジスタ回路が用いられる（以下、簡略的にまとめてラッチ回路という）。ラッチ回路は、ディジタル信号におけるハイ（Ｈ）あるいはロー（Ｌ）の２つの状態を保持する。この最も単純な回路構成として、２つのインバータ回路をペアに組み合わせ、相互に交差接続させた回路構成が例示できる。また、２つのＮＡＮＤ回路またはＮＯＲ回路をペアに組み合わせ、相互に交差接続させたセットリセットフリップフロップ（ＳＲ−ＦＦ）回路や、当該ＳＲ−ＦＦを複数組み合わせてクロックエッジ同期で出力の論理状態が更新されるエッジトリガ型Ｄフリップフロップ（Ｄ−ＦＦ）回路なども例示できる。これらの回路は非常に一般的な周知の技術であるので詳細な説明は省略するが、これら回路の動作速度は、トランジスタのターンオンおよびターンオフ時間で決定される。特にペアインバータの例では、動作速度は、４つのＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）によるＣ−ＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ−ＭＯＳ）回路のスイッチ速度のみに制約されるため、ナノセカンドオーダの回路動作が保証される。
しかし、これらラッチ回路への電源が、一旦遮断されると、その状態が保持されず、失われてしまう（揮発する）。仮にロジック回路の全てのラッチ回路の論理状態が電源のオンオフ状態に拘わらず記憶されているような不揮発性ラッチ回路であれば、電源再投入の際に、速やかに電源遮断する直前の状態へと復帰できる。これにより電源を遮断するという行為が、ユーザによりエレクトロニクス製品に対して実行されても、電源の再投入時には以前の状態に完全に復帰でき、一旦初期状態に戻ることなく連続的な回路動作が可能になる。
また、微細化が進む半導体プロセスによりＬＳＩの省電力化も同時に進歩しているが、微細化のためにかえってリーク電流の抑制が困難となり、プロセスの微細化のみではＬＳＩの省電力化に限界が見え始めている。このため、ＬＳＩ内部における回路ブロック単位で、未使用ブロック回路に対して、きめ細かく電源のＯＮ／ＯＦＦを実行することで省電力化を図るようなアプローチが進められている。しかし、電源を遮断すると、そのブロックの論理状態は失われるため、連続した処理が必要な回路ブロックでは実施できなかった。これに対し、上述した不揮発性ラッチ回路でロジック回路の全てのレジスタやラッチ回路が構成されていれば、このような要望にも対応できる。
しかしながら、これまでの従来技術における不揮発ラッチ回路のＬＳＩへの応用例としては、フローティングゲート型メモリ素子（以下、フラッシュメモリともいう）が、ＦＰＧＡ（Ｆｉｅｌｄ−Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙｓ）やＦＰＬＤ（Ｆｉｅｌｄ−Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅｓ）のプログラム記録メモリとして利用されているように、ロジック回路とは別領域に形成されるメモリ領域への適用に留まっている。これは、フラッシュメモリの情報消去あるいは書き込みにはマイクロ秒（μｓ）オーダかそれ以上の時間が必要であり、フラッシュメモリの動作周期をロジック回路の動作周期に同期させることができないためである。仮に、ロジック回路内のラッチ回路に個別にこれら記録素子を設置した場合には、各ラッチ回路の動作が終了しても記録素子への情報（ラッチ回路の状態論理）の記録は完了せず、ロジック回路の高速動作性能を損なってしまう。従って、ロジック回路の高速動作を確保するには、フラッシュメモリをロジック回路とは別に設け、電源遮断前にロジック回路内の状態をフラッシュメモリに転送し、その転送が終了した段階で電源を遮断する処理が必要になる。ただし、突然の電源遮断が起こった場合には、ロジック回路内の全てのラッチ状態をメモリ素子に転送することが間に合わず、記録することができない問題が起こってしまう。また、フラッシュメモリの書き込み、あるいは消去に要求される電圧は、ロジック回路の電源電圧よりも一般的に非常に高い。このため、ロジック回路の出力信号によってフラッシュメモリの書き込み動作を直接実行することはできない。よって、フラッシュメモリの書き込みや消去電圧をＬＳＩ外部から供給するかあるいはＬＳＩチップの内部で生成するとともに、専用のドライバ回路が必要となる。
さらに、一般にフラッシュメモリの製造工程は複雑となるため、ロジック回路とフラッシュメモリとを同一基板に形成しようとすると、工程が非常に複雑化する。さらに、ロジック回路を構成するトランジスタの形成後に、高温の熱工程等が介在するため、トランジスタの性能を損なう場合もある。
これらの課題に対処するため、近年では、不揮発性のラッチ回路を構成するにあたって、次のような提案がなされている。
[第１の従来例]
まず、第１の従来例として、特許文献１に記載されているようなスピンバルブ型のメモリ素子を用いた不揮発性ラッチ回路について説明する。スピンバルブ型メモリ素子はＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セルともいわれ、磁化の方向によって抵抗値が変化する磁気抵抗効果（Ｍａｇｎｅｔｏ Ｒｅｓｉｓｔｉｖｅ Ｅｆｆｅｃｔ）を用いたメモリ素子である。磁気抵抗効果には、異方性磁気抵抗効果（Ａｎｉｓｏｔｒｏｐｉｃ Ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ：ＡＭＲ）や巨大磁気抵抗効果（Ｇｉａｎｔ Ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ：ＧＭＲ）、トンネル磁気抵抗効果（Ｔｕｎｎｅｌ Ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ：ＴＭＲ）などが知られている。
図１７Ａは、第１の従来例に係る不揮発性ラッチ回路の回路構成図であり、図１７Ｂは、第１の従来例に係る不揮発性ラッチ回路の動作タイミングチャートである。図１７Ａに記載された不揮発性ラッチ回路６００は、センス・ラッチ回路６０１と、書込電流生成回路６０２とで構成される。
センス・ラッチ回路６０１は、ｐ型ＭＯＳＦＥＴ６２１およびｎ型ＭＯＳＦＥＴ６２２で構成されるインバータ回路６１１と、ｐ型ＭＯＳＦＥＴ６２３およびｎ型ＭＯＳＦＥＴ６２４で構成されるインバータ回路６１２と、ｐ型ＭＯＳＦＥＴ６２５および６２６と、ｎ型ＭＯＳＦＥＴ６２７と、磁気抵抗素子ＭＴＪ０およびＭＴＪ１とを有する。また、書込電流生成回路６０２は、ｎ型ＭＯＳＦＥＴ６２８〜６３２を有する。
図１７Ａにおいて、ＩＮ端子にはデータが入力され、ＩＮバー端子にはＩＮ端子の反転が入力されている。この状態で、図１７Ｂに示されるように、ＤＡＴＡＧＥＴ端子を所定の期間“Ｌ”から“Ｈ”に変化させると、ｎ型ＭＯＳＦＥＴ６３２がＯＮし、ＤＷＬに入力データに応じた方向で電流ｉが流れる。これによって磁気抵抗素子ＭＴＪ０およびＭＴＪ１の抵抗が変化し、入力データに応じて、一方が高抵抗状態へ、他方が低抵抗状態に変化する。その後、ＲＥＦＲＥＳＨＮ端子を、所定の期間“Ｈ”から“Ｌ”に変化させると、ｎ型ＭＯＳＦＥＴ６２７がＯＦＦとなり、ｐ型ＭＯＳＦＥＴ６２５および６２６がＯＮとなる。これにより、ノードｎ１とノードｎ２とが一時的にＶｄｄにプリチャージされる。そして、再びＲＥＦＲＥＳＨＮ端子が“Ｈ”に戻ることで、ｎ型ＭＯＳＦＥＴ６２７がＯＮとなり磁気抵抗素子ＭＴＪ０およびＭＴＪ１を介して電流がＧＮＤに流れる。この電流により、ノードｎ１およびノードｎ２の電位は、徐々にＧＮＤ電位に近づいていく。このとき、磁気抵抗素子ＭＴＪ０およびＭＴＪ１のうち、抵抗値の小さいほうがより早く放電し、ノード電位が早く低下する。この結果、インバータ回路６１１および６１２で構成されるペアインバータ回路の論理が収束し、磁気抵抗素子ＭＴＪ０およびＭＴＪ１の抵抗関係に応じた論理状態にラッチ回路が復元される。
このように、特許文献１では、磁気抵抗素子を用いた不揮発性ラッチ回路６００により、ロジック回路内に不揮発性ラッチ回路やフリップフロップ回路を個別に配置することができ、また、磁気抵抗素子の高速書き換えが可能であることから、ロジック回路全体の動作速度を損なうことがないことが効果として示されている。また、記憶素子の書き換え等に、ロジック動作に必要な電圧と異なった高い電圧は不要あることが開示されている。
[第２の従来例]
次に、第２の従来例として、非特許文献１に記載されているようなＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）セルを用いた不揮発性ラッチ回路について説明する。ＲｅＲＡＭセルは、電気的なストレス（主に電気パルス）の印加によって、抵抗値が変化する抵抗変化素子である。非特許文献１では、銀（Ａｇ）電極と白金（Ｐｔ）電極との間にＺｎＣｄＳの抵抗膜が挟まれた素子が開示されている。この従来例における抵抗変化素子は、ＢＥ（Ｐｔ）電極からＴＥ（Ａｇ）電極に電流が流れるような印加で、かつ所定の電圧レベルを超えると高抵抗化し、ＴＥ電極からＢＥ電極に電流が流れるような印加で、かつ所定の電圧レベルを超えると低抵抗化する。この素子を、図１８のように接続することにより不揮発性ラッチ回路を構成している。
図１８は、第２の従来例に係る不揮発性ラッチ回路の回路構成図である。同図に記載された不揮発性ラッチ回路７００は、抵抗変化素子７１１および７１２を備える。通常動作時の抵抗変化素子７１１と抵抗変化素子７１２とは、必ず高抵抗状態にリセットされている。通常動作時であるラッチ動作においては、ＶｃｔｒｌはＶｄｄにプルアップされていて、ＢＬまたはＢＬ＿Ｂが、ＧＮＤレベルやＶｄｄレベルであっても、既に抵抗変化素子７１１および７１２は高抵抗状態にあるので抵抗変化は発生せず、通常のラッチ動作が実行される。次にラッチ回路の論理状態を抵抗変化素子に記憶させる場合は、Ｖｃｔｒｌを、所定の期間ＧＮＤレベルにセットする。これによりＢＬとＢＬ＿Ｂのうち、“Ｈ”側に接続された抵抗変化素子が低抵抗状態に変化する。さらに、低抵抗状態として記憶されたラッチ回路の論理情報は、ＶｃｔｒｌをＶｄｄにプルアップすると、低抵抗状態にある方の抵抗変化素子が他方に比べて早く電位が上昇するため、低抵抗状態の抵抗変化素子が接続されているほうが“Ｈ”で、他方が“Ｌ”に収束し、論理情報が復元される。そして通常のラッチ動作に戻るためには、抵抗変化素子が低抵抗状態にあると消費電力が増大するので、必ずＶｃｔｒｌ端子をＶｄｄより大きい電位にあげて、低抵抗状態の抵抗変化素子を高抵抗状態にリセットする必要がある。
このように、非特許文献１の例によれば、抵抗変化素子の２素子を追加するだけで不揮発ラッチ回路が実現され、通常のラッチ動作のスピードも全く損なわれないことが開示されている。
[第３の従来例]
次に第３の従来例として、特許文献２および特許文献３に挙げられているＲｅＲＡＭセルを用いた不揮発性ラッチ回路について説明する。
図１９は、第３の従来例に係る不揮発性ラッチ回路の状態を抵抗変化素子へ記憶させる方法を説明する回路イメージ図である。また、図２０は、第３の従来例に係る不揮発性ラッチ回路において、抵抗変化素子に記憶された抵抗状態から元のラッチ状態に復帰する方法を説明する回路イメージ図である。第３の従来例では、ラッチ状態の記憶のため、２つの抵抗変化素子がペアとなり使用される。図１９に記載された不揮発性ラッチ回路８００は、インバータ回路８２１の出力端子がインバータ回路８２２の入力端子に接続され、インバータ回路８２２の出力端子がインバータ回路８２１の入力端子に接続されているようなクロスカップル型のラッチ回路である。また、スイッチ回路(図示せず)を切換えることによりノードｘおよびノードｙを介して、抵抗変化素子８１１と抵抗変化素子８１２とが接続される。
不揮発性ラッチ回路８００の状態が、ノードｘがＨｉｇｈレベルにあり、ノードｙがＬｏｗレベルにある場合は、抵抗変化素子８１１および８１２に印加方向Ａで示す方向に電流が流れる。このときに抵抗変化素子８１１は、抵抗値が高い状態（ＨＲ状態または単にＨＲという）に変化し、抵抗変化素子８１２は、当該ＨＲ状態の抵抗値より低い抵抗状態（ＬＲ状態または単にＬＲという）に変化するように構成されている。
不揮発性ラッチ回路８００の状態が、ノードｙがＨｉｇｈレベルにあり、ノードｘがＬｏｗレベルにある場合は、抵抗変化素子８１１および８１２に印加方向Ｂで示す方向に電流が流れる。このときに抵抗変化素子８１１は、ＬＲ状態に変化し、抵抗変化素子８１２はＨＲ状態に変化するように構成され、それぞれのラッチ回路状態が抵抗変化素子に記憶される。
一方、スイッチ回路（図示せず）を切り替えることにより、インバータ回路８２１および８２２の電源ラインに抵抗変化素子８１１および８１２が図２０のように接続される。この回路接続において、同図に示された電源端子Ａが０Ｖから電源電圧ＶＤＤまで引き上げられると、抵抗変化素子８１１がＨＲで抵抗変化素子８１２がＬＲの場合には、インバータ回路８２１に流れる電流が少なく、インバータ回路８２２に流れる電流は多くなる。これにより、インバータ回路８２１の出力が、インバータ回路８２２の出力より早く立ち上がるため、ノードｙをＨｉｇｈレベルにするとともにノードｘをＬｏｗレベルに収束させて元のラッチ状態を復帰させる。また逆に、抵抗変化素子８１１がＬＲで抵抗変化素子８１２がＨＲの場合には、インバータ回路８２１に流れる電流が多く、インバータ回路８２２に流れる電流は少なくなる。これにより、インバータ回路８２２の出力が、インバータ回路８２１の出力より早く立ち上がるため、ノードｘをＨｉｇｈレベルにするとともにノードｙをＬｏｗレベルに収束させて元のラッチ状態を復帰させる。
このように、第３の従来例の構成によれば、スイッチ回路により抵抗変化素子をラッチ回路から切り離すことで、通常のラッチ動作のスピードも全く損なわれないことが効果として挙げられている。また、抵抗変化素子から抵抗状態を読み取り、元のラッチ状態へと復帰させる場合の電圧が小さく、復帰後は抵抗変化素子に電圧のストレスが加わらないため、素子の耐性を大きく改善できることが挙げられている。
[抵抗変化素子の特徴]
また、抵抗変化素子のセル構造の特徴として、特許文献４には、抵抗変化素子に含まれる酸化物層が第１の酸素含有率である第１の酸化物層と、前記第１の酸化物層より酸素含有率の高い第２の酸化物層との積層構造で構成することにより、電圧印加の方向と抵抗変化の方向とが決定されることが開示されている。また、特許文献５には、抵抗変化素子に用いる電極材料の標準電極電位が高いものと低いものとが用いることで、電圧印加の方向と抵抗変化の方向とが決定されることが開示されている。
さらに、特許文献６には、抵抗変化素子と負荷抵抗を直列に接続し、ＬＲ状態に変化させるときと、ＨＲ状態に変化させるときとで負荷抵抗の負荷特性を切り替えて、ＬＲ状態に変化させるときの負荷抵抗が、ＨＲ状態に変化させるときの負荷抵抗より大きくなるようにして、ＬＲ状態に変化させるときに電流制限することが、抵抗変化素子の安定な抵抗変化動作に必要な場合があることが述べられている。
また、特許文献７には、抵抗変化素子への書き込みにおいて、所望の抵抗値をクリアすることができないような書き込み不具合が発生することが述べられており、書き込み状態をチェックし異常があれば、追加で書き込み処理を実行するベリファイ追加書き込みが開示されている。
特開２００３−１５７６７１号公報 特開２００８−８５７７０号公報 国際公開第２００９／０６０６２５号 国際公開第２００８／１４９４８４号 国際公開第２００９／０５０８３３号 国際公開第２００６／１３７１１１号 国際公開第２０１１／１２１９７１号
"Ｎｏｎｖｏｌａｔｉｌｅ ＳＲＡＭ Ｃｅｌｌ",ＩＥＥＥ ２００６,１−４２４４−０４３９−８／０６
しかしながら、第１の従来例として挙げた特許文献１の不揮発性ラッチ回路では、高速動作が効果として述べられているものの、データの入力から出力までに、ＭＯＳＦＥＴのスイッチングディレイだけでなく磁気抵抗効果素子への書き込みと読み出し動作が入るため、通常のロジック回路よりも回路動作速度が遅くなってしまう。さらに、素子から書き込まれた情報を読み出すために、ＯＵＴと、その反転であるＯＵＴバー出力がともに“Ｈ”レベルとなるようなグリッジ（ｇｌｉｔｃｈ）が発生する。このようなグリッジはクロック同期のロジック回路が構成されたときに誤動作の原因となり好ましくない。また、データの書き込み用制御信号であるＤＡＴＡＧＥＴと、データ出力（読み出し）用制御信号であるＲＥＦＲＥＳＨＮの２つの制御線による時分割制御が必要であるため、ＤＡＴＡＧＥＴおよびＲＥＦＲＥＳＨＮ動作の時間的余裕を考慮した場合も、高速動作を阻害させる要因となる。そして、ラッチ動作ごとに抵抗変化素子の書き換えが発生するため、抵抗変化素子の書き換え耐性に対する寿命の劣化が懸念される。
また、第２の従来例として挙げた非特許文献１の不揮発性ラッチ回路では、通常のラッチ動作には不揮発のための回路要素が全く影響を及ぼさないため、トランジスタのスイッチング速度で決定される高速動作が可能である。しかし、ラッチ回路の状態を記憶するために、抵抗変化素子への状態書き込みと、記憶された抵抗変化素子から状態を読み出す復帰動作だけでなく、抵抗変化素子を全て高抵抗状態にするリセット動作がさらに必要になる。また、データ入力線を抵抗変化素子でプルアップする構成において、全てのラッチ回路の信号ラインに挿入され定常的に電流が流れるため消費電力の増大が懸念される。そして、一度に多くのラッチ回路に対してリセット動作を実行するためには、低抵抗状態にある複数の抵抗変化素子に電圧を印加し、電流を流す強力なドライバ回路が必要になる。さらに、通常のラッチ動作において、“Ｌ”レベルにある入力端子側に接続された抵抗変化素子は常にＶｄｄの電圧が印加されており、極めて高いストレスが加わり続けることになる。一般的に、抵抗変化素子において、例えば、高抵抗化電圧が継続して印加されると、徐々に、当該抵抗変化素子がより高抵抗へと変化していく。そうすると、次に当該抵抗変化素子を低抵抗化させるために、低抵抗状態に変化させるための電圧を印加したとしても低抵抗化しなくなるという、いわゆる抵抗状態のすり込み（ｉｍｐｒｉｎｔ）現象が起こる不具合が発生する。
さらに、第３の従来例として挙げた特許文献２および３のラッチ回路では、直列に接続された２つの抵抗変化素子を書き換える必要があるため、印加電圧として、ＨＲに変化させる電圧にＬＲに変化させる電圧が加算された電圧が必要となり、ラッチ回路の電源電圧の増加、また、電源生成回路の増加といった弊害が生じる。また、復帰動作では、ラッチ回路の電源投入の過渡応答を利用するため、複数のラッチ回路の電源投入を同時に行なった場合には、電源電圧が乱れて、安定な復帰動作に障害を与えることも懸念される。
また、抵抗変化素子の種類によっては、特許文献６で示されるように、抵抗変化素子の書き換え方向に応じて電流制限をする必要があるにもかかわらず、抵抗変化素子を用いた不揮発性ラッチ回路において、抵抗変化動作における電流制限についての具体策を示した先行例は見当たらない。特に、上記第３の従来例の場合は、直列に接続された２つの抵抗変化素子のうち、ＨＲ状態にある抵抗変化素子に多くの電圧が分配される。例えば、図１９に記載された抵抗変化素子８１１がＨＲ状態で、抵抗変化素子８１２がＬＲ状態とすると、最初は抵抗変化素子８１１にほとんど電圧成分が割り当てられる。ここで、抵抗変化素子８１１がＬＲ状態へと変化し始めると、それに伴い抵抗変化素子８１２に電圧成分が分配される。しかし、抵抗変化素子８１２に電圧成分が分配されると同時に、抵抗変化素子８１１の両端電圧は急速に低下し、通常のＬＲ状態に到達する前に、抵抗変化が中断される場合が起こる。すなわち、ＨＲ状態からＬＲ状態に変化するときには、他方のＬＲ状態にある抵抗変化素子が負荷抵抗として動作するものの、当該他方の負荷抵抗も変化するため、抵抗変化が安定しない不具合が発生する。
また特許文献７の抵抗変化素子では、抵抗変化素子を抵抗変化させるときに所望のレベルに書き込めない不具合が稀に発生する。このような書き込み不良があったとしても、それを検出して再度追加書き込みするベリファイ(Ｖｅｒｉｆｙ)追加書き込みを実施することで、当該書き込み不具合を解消することにより、安定で信頼性の高い不揮発性ラッチ回路が望まれる。
以上まとめると、従来した従来例は、ラッチ動作の高速化、抵抗変化素子の長寿命化、動作電圧の低電圧化、安定性といった点で課題を有し、いずれも、上記課題を同時に解決することができない。
本発明は、上記課題に鑑みてなされたものであり、高速かつ高信頼性で、安定したラッチ状態の記憶と復元とを実行できる不揮発性ラッチ回路、不揮発性フリップフロップ回路、および、それらを用いた不揮発性信号処理装置を提供することを目的とする。
上記課題を解決するために、本発明の一態様に係る不揮発性ラッチ回路は、第１の論理反転回路と、入力端子が前記第１の論理反転回路の出力端子に接続され出力端子が前記第１の論理反転回路の入力端子に接続された第２の論理反転回路とで構成されたラッチ動作部を備える不揮発性ラッチ回路であって、第１端子と第２端子と第１制御端子とを有し、前記第１制御端子の電圧により前記第１端子と前記第２端子との間の導通状態を制御する第１トランジスタと、第３端子と第４端子と第２制御端子とを有し、前記第２制御端子の電圧により前記第３端子と前記第４端子との間の導通状態を制御する第２トランジスタと、金属酸化物で構成された酸化物層を第１および第２の電極で挟んだ構造である抵抗変化素子と、を備え、前記第１トランジスタの前記第１端子と前記抵抗変化素子の前記第１の電極とが第１のノードを介して接続され、前記第２のトランジスタの前記第４端子と前記抵抗変化素子の前記第２の電極とが第２のノードを介して接続され、前記第１の論理反転回路の前記出力端子と前記第１のトランジスタの前記第２端子とが第３のノードを介して接続され、前記第２の論理反転回路の前記出力端子と前記第２のトランジスタの前記第３端子とが第４のノードを介して接続され、前記抵抗変化素子は、前記第１の電極から前記第２の電極へ電流が流れる向きに所定の第１電圧より大きい第１書き込み電圧を前記第１の電極および前記第２の電極間に印加することで第１の抵抗状態に推移し、前記第２の電極から前記第１の電極へ電流が流れる向きに所定の第２電圧より大きな第２書き込み電圧を前記第１の電極および前記第２の電極間に印加することで前記第１の抵抗状態より大きな抵抗値となる第２の抵抗状態に推移し、さらに、前記不揮発性ラッチ回路は、前記第１制御端子および前記第２制御端子に、前記第１電圧および前記第２電圧より絶対値の小さな電圧を印加することにより得られる前記第１のノードの電位と前記第２のノードの電位との加算値に基づいて、前記抵抗変化素子の抵抗状態を表すハイレベルの電圧またはローレベルの電圧を前記ラッチ動作部に向けて出力することにより、前記ラッチ動作部の論理状態を復帰せしめる加算増幅回路と、前記加算増幅回路が前記ハイレベルの電圧またはローレベルの電圧を前記ラッチ動作部に向けて出力していない場合に、前記加算増幅回路の出力と前記第１の論理反転回路または前記第２の論理反転回路の出力との一致度の比較結果に基づいてハイレベルまたはローレベルの電圧を出力する比較回路とを備えることを特徴とする。
なお、これらの包括的または具体的な態様は、システム、方法、集積回路、コンピュータプログラムまたはコンピュータ読み取り可能なＣＤ−ＲＯＭなどの記録媒体で実現されてもよく、システム、方法、集積回路、コンピュータプログラムおよび記録媒体の任意な組み合わせで実現されてもよい。
本発明の構成によれば、ロジック回路内に不揮発性ラッチ回路や不揮発性フリップフロップ回路を任意に配置することができる。また、本発明に係る不揮発性ラッチ回路や不揮発性フリップフロップ回路を適用したロジック回路全体の動作速度は、トランジスタのスイッチング性能の制約のみであり、不揮発機能追加によって損なわれることが全くない。また、不揮発性ラッチ回路や不揮発性フリップフロップ回路の記憶素子である抵抗変化素子に論理状態の情報を記録する際にフラッシュメモリのような高い電圧は不要である。さらに、全ての回路モジュールに内蔵される抵抗変化素子に対して正常な書き込みがなされたかどうかを確認でき、書き込み不具合が発生したままで書き込み動作を終了することが無く、確実に所望のラッチ状態を保存できる。よって、安定なデータ記憶動作が維持できる動作安定性の高い不揮発性ラッチ回路、不揮発性フリップフロップ回路および不揮発性信号処理装置を提供できる。
図１は、実施の形態１に係る不揮発性ラッチ回路の有する抵抗変化素子の概略構成の一例を示す素子構成図である。 図２Ａは、実施の形態１に係る抵抗変化素子の電流−電圧特性の一例を示すグラフである。 図２Ｂは、図２Ａに記載された抵抗変化素子の電流−電圧特性における負電圧特性の電圧印加状態を説明する図である。 図２Ｃは、図２Ａに記載された抵抗変化素子の電流−電圧特性における正電圧特性の電圧印加状態を説明する図である。 図３は、実施の形態１に係る不揮発性ラッチ回路の回路構成図である。 図４は、実施の形態１に係る不揮発性ラッチ回路のブロック構成図である。 図５Ａは、実施の形態１に係る不揮発性ラッチ回路の書き込み（ストア）動作におけるＨＲ状態の書き込みを説明する図である。 図５Ｂは、実施の形態１に係る不揮発性ラッチ回路の書き込み（ストア）動作におけるＬＲ状態の書き込みを説明する図である。 図６Ａは、図２Ｃの印加状態Ｂにおける抵抗変化素子への書き込み動作を表す回路図である。 図６Ｂは、図２Ｂの印加状態Ａにおける抵抗変化素子への書き込み動作を表す回路図である。 図７は、抵抗変化素子の電圧−電流特性に、電流制限を与える各トランジスタの負荷抵抗線を重ね書きしたグラフである。 図８は、実施の形態１に係る不揮発性ラッチ回路において、抵抗変化素子に記憶された抵抗値からラッチ回路の論理状態を復帰する読み出し（リストア）動作時のブロック構成図である。 図９Ａは、実施の形態１に係る不揮発性ラッチ回路において、抵抗変化素子がＨＲ状態、ノード１がＨｉｇｈレベル、ノード２がＬｏｗレベルのときの読み出し動作を説明する図である。 図９Ｂは、実施の形態１に係る不揮発性ラッチ回路において、抵抗変化素子がＨＲ状態、ノード１がＬｏｗレベル、ノード２がＨｉｇｈレベルのときの読み出し動作を説明する図である。 図９Ｃは、実施の形態１に係る不揮発性ラッチ回路において、抵抗変化素子がＬＲ状態、ノード１がＨｉｇｈレベル、ノード２がＬｏｗレベルのときの読み出し動作を説明する図である。 図９Ｄは、実施の形態１に係る不揮発性ラッチ回路において、抵抗変化素子がＬＲ状態、ノード１がＬｏｗレベル、ノード２がＨｉｇｈレベルのときの読み出し動作を説明する図である。 図１０Ａは、特性の悪い抵抗変化素子についての、書き込み回数に対する書き込み後の規格化セル電流値をプロットしたグラフである。 図１０Ｂは、抵抗変化素子についての、追加書き込みを実行した場合の書き込み回数に対する規格化セル電流値をプロットしたグラフである。 図１１は、実施の形態１に係る不揮発性ラッチ回路のストア工程を説明するフローチャートである。 図１２は、実施の形態１に係る変形例を示す不揮発性ラッチ回路の回路構成図である。 図１３は、実施の形態２に係る不揮発性ラッチ回路の回路構成図である。 図１４は、実施の形態２に係る不揮発性ラッチ回路のブロック構成図である。 図１５Ａは、実施の形態３に係る不揮発性Ｄフリップフロップ回路の回路構成図である。 図１５Ｂは、実施の形態３に係る不揮発性Ｄフリップフロップ回路のブロック構成図である。 図１６は、実施の形態４に係る不揮発性信号処理装置の１構成例を示すブロック構成図である。 図１７Ａは、第１の従来例に係る不揮発性ラッチ回路の回路構成図である。 図１７Ｂは、第１の従来例に係る不揮発性ラッチ回路の動作タイミングチャートである。 図１８は、第２の従来例に係る不揮発性ラッチ回路の回路構成図である。 図１９は、第３の従来例に係るラッチ回路の状態を抵抗変化素子へ記憶させる方法を説明する回路構成イメージ図である。 図２０は、第３の従来例に係るラッチ回路において、抵抗変化素子に記憶された抵抗状態から元のラッチ状態に復帰する方法を説明する回路構成図である。
前述した従来の不揮発性ラッチ回路は、いずれも、以下の課題を同時に解決することができない。
課題１：ラッチ動作の動作速度が、単体のラッチ回路と同等程度に高速化できない。
課題２：ラッチ動作毎に抵抗変化素子が書き換えられるため、素子寿命が短くなる。
課題３：書き換えや読み出しに適切な電圧値および時間に応じた電圧印加がされておらず、素子寿命が短くなる。
課題４：複数の抵抗変化素子を直列に接続した構成であるため、印加電圧が少なくとも２素子分必要となり書き換え電圧が低電圧化できない。
課題５：復帰動作は電源電圧が上昇する過渡期が利用された場合、動作が不安定となる。
課題６：抵抗変化時に電流制限を行う構成がないため、抵抗変化が不安定となる。
課題７：抵抗変化素子を抵抗変化させるときに所望のレベルに書き込めない不具合が稀に発生する。このような書き込み不良があると、書き込まれた抵抗状態が所望の抵抗レベルとならず、ラッチ回路の復帰動作が不安定となる。
上記課題を解決するために、本発明の一態様に係る不揮発性ラッチ回路は、第１の論理反転回路と、入力端子が前記第１の論理反転回路の出力端子に接続され出力端子が前記第１の論理反転回路の入力端子に接続された第２の論理反転回路とで構成されたラッチ動作部を備える不揮発性ラッチ回路であって、第１端子と第２端子と第１制御端子とを有し、前記第１制御端子の電圧により前記第１端子と前記第２端子との間の導通状態を制御する第１トランジスタと、第３端子と第４端子と第２制御端子とを有し、前記第２制御端子の電圧により前記第３端子と前記第４端子との間の導通状態を制御する第２トランジスタと、金属酸化物で構成された酸化物層を第１および第２の電極で挟んだ構造である抵抗変化素子と、を備え、前記第１トランジスタの前記第１端子と前記抵抗変化素子の前記第１の電極とが第１のノードを介して接続され、前記第２のトランジスタの前記第４端子と前記抵抗変化素子の前記第２の電極とが第２のノードを介して接続され、前記第１の論理反転回路の前記出力端子と前記第１のトランジスタの前記第２端子とが第３のノードを介して接続され、前記第２の論理反転回路の前記出力端子と前記第２のトランジスタの前記第３端子とが第４のノードを介して接続され、前記抵抗変化素子は、前記第１の電極から前記第２の電極へ電流が流れる向きに所定の第１電圧より大きい第１書き込み電圧を前記第１の電極および前記第２の電極間に印加することで第１の抵抗状態に推移し、前記第２の電極から前記第１の電極へ電流が流れる向きに所定の第２電圧より大きな第２書き込み電圧を前記第１の電極および前記第２の電極間に印加することで前記第１の抵抗状態より大きな抵抗値となる第２の抵抗状態に推移し、さらに、前記不揮発性ラッチ回路は、前記第１制御端子および前記第２制御端子に、前記第１電圧および前記第２電圧より絶対値の小さな電圧を印加することにより得られる前記第１のノードの電位と前記第２のノードの電位との加算値に基づいて、前記抵抗変化素子の抵抗状態を表すハイレベルの電圧またはローレベルの電圧を前記ラッチ動作部に向けて出力することにより、前記ラッチ動作部の論理状態を復帰せしめる加算増幅回路と、前記加算増幅回路が前記ハイレベルの電圧またはローレベルの電圧を前記ラッチ動作部に向けて出力していない場合に、前記加算増幅回路の出力と前記第１の論理反転回路または前記第２の論理反転回路の出力との一致度の比較結果に基づいてハイレベルまたはローレベルの電圧を出力する比較回路とを備えることを特徴とする。
このような構成によれば、トランジスタの制御端子を、例えば、接地電位とすることにより、論理反転回路で構成されるラッチ動作部と、トランジスタおよび抵抗変化素子で構成される状態記憶部とが電気的に切断され、上記ラッチ動作部は上記状態記憶部とは独立に動作できる。このため、前述の課題１が解決され、ラッチ動作の動作速度は、状態記憶部のない単体のラッチ回路と同等程度に高速で動作することが可能となる。また、ラッチ回路の論理状態として、第３のノード（ノード１）がＨｉｇｈレベルであり第４のノード（ノード２）がＬｏｗレベルであって、制御端子に書き込み電圧を印加して抵抗変化素子を駆動する場合、第１のトランジスタが電流制限素子として働く。また、第３のノード（ノード１）がＬｏｗレベルであり第４のノード（ノード２）がＨｉｇｈレベルであって、制御端子に書き込み電圧を印加して抵抗変化素子を駆動する場合、第２のトランジスタが電流制限素子として働く。これにより課題６が解決される。また、上記制御端子によって書き込み制御が自在に行なえるので、ラッチ動作毎に抵抗変化素子を書き換えず、書き換え時には必要な電圧と時間だけ印加されることになり、前述の課題２および課題３が解決された安定な書き換え動作が可能となる。さらに、ラッチ回路の論理状態の記憶に用いられる抵抗変化素子は１つであるので、前述の課題４も解決され、使用する抵抗変化素子に応じた最小限の書き換え電圧に低電圧化できる。
また、第３の従来例で説明したように、抵抗変化素子の抵抗状態からもとのラッチ状態を復元する時に、電源立ち上がりの不安定な過渡期間を使用しないので、前述の課題５が解決される。また、読み出しに必要な、かつ、ストレスの小さな低電圧を必要時間だけ印加するので、前述の課題３における読み出し時の課題も解決され、極めて安定な復元動作を実現できる。
さらに、ラッチ回路の論理状態を抵抗変化素子に書き込む場合に、前記したようにＨＲ状態に変化させるときには第２のトランジスタが電流制限素子として動作し、ＬＲ状態に変化させるときには第１のトランジスタが電流制限素子として動作する。このとき第１のトランジスタのゲート幅と第２のトランジスタのゲート幅が等しい関係にあっても、第１の書き込み電圧＜第２の書き込み電圧の関係にすることで、第２のトランジスタの駆動能力を超えるような異常な低抵抗値に抵抗変化素子が書き込まれることを防止できる。よって、ＬＲの抵抗値が過度に低い抵抗値に推移することなく、ＬＲ状態にある抵抗変化素子は確実にＨＲ状態に変化させることが可能となる。従って、トランジスタのゲート幅が同じトランジスタを用いても前述の課題６が解決され、良好な抵抗変化動作を安定に維持し、ストア動作の信頼性が非常に高い不揮発性ラッチ回路を提供できる。なお、課題６の解決において、第１の書き込み電圧＝第２の書き込み電圧とする場合は、第１のトランジスタのゲート幅は、第２のトランジスタのゲート幅より小さくすることで同様な効果が得られる。
これにより、比較回路による比較結果が一致することにより、ラッチ動作部の現在の論理状態を表すべき抵抗変化素子の抵抗状態と、加算増幅回路の出力である書き込みを実行した後の抵抗変化状態とが等しいことを示す場合は、書き込みを行わないようにすることで、不必要に抵抗変化素子にストレスを与えず、素子の長寿命化ができる。また、比較回路による比較結果が不一致であることにより、ラッチ動作部の現在の論理状態を表すべき抵抗変化素子の抵抗状態と、加算増幅回路の出力である書き込みを実行した後の抵抗変化状態とが異なることを示す場合は、比較回路の出力が等しいことを示す状態になるまで、書き込み動作を繰り返すことで書き込み不具合を解消し、課題７も解決される。
また、前記比較回路による前記比較結果が一致することにより、前記ラッチ動作部の現在の論理状態を表すべき前記抵抗変化素子の抵抗状態と、前記加算増幅回路の出力である書き込みを実行した後の前記抵抗変化素子の抵抗変化状態とが等しいことを示す場合は、書き込みを禁止し、前記比較回路による前記比較結果が不一致であることにより、前記ラッチ動作部の現在の論理状態を表すべき前記抵抗変化素子の抵抗状態と、前記加算増幅回路の出力である書き込みを実行した後の前記抵抗変化素子の抵抗変化状態とが異なることを示す場合には、書き込みを許可する第１リード／ライト制御回路を備えてもよい。
このような構成によれば、複数の不揮発性ラッチ回路があっても、書き込みが正常に行われた不揮発性ラッチ回路から順に、各回路に備えられた第１リード／ライト制御回路が書き込みを禁止するため、共通の信号線によって、各不揮発性ラッチ回路の制御端子を制御できるようになり、配線の簡素化と配線数の削減ができる。
また、前記加算増幅回路は、前記加算値を増幅することにより、前記抵抗変化素子の抵抗状態を表すハイレベルの電圧またはローレベルの電圧を出力し、前記抵抗変化素子から前記ラッチ動作部の論理状態を復帰せしめるために前記抵抗変化素子の抵抗状態を表すハイレベルの電圧またはローレベルの電圧を前記ラッチ動作部に向けて出力する通常リードの場合には、第１の増幅比率により前記加算値を増幅し、前記抵抗変化素子の抵抗状態を変化させるための書き込み動作の前後で、前記抵抗状態を確認するために前記抵抗変化素子の抵抗状態を表すハイレベルの電圧またはローレベルの電圧を前記比較回路に向けて出力する確認リードの場合には、前記第１の増幅比率と異なる第２の増幅比率により前記加算値を増幅してもよい。
このような構成によれば、加算増幅回路の増幅比率を切り替えることにより、例えば、第１の増幅比率で抵抗変化素子がＨＲ状態と判断される抵抗値よりも、更に高い抵抗値でないとＨＲ状態と判定されないようにできる。また逆に、第１の増幅比率で抵抗変化素子がＬＲ状態と判断される抵抗値よりも、更に低い抵抗値でないとＬＲ状態と判定されないようにできる。よって、ＨＲ状態への書き込みの場合には、閾値となる抵抗値よりも十分大きな抵抗値に書き込まれ、ＬＲ状態への書き込みの場合には、閾値となる抵抗値よりも十分小さな抵抗値に書き込むことが可能となる。従って、外部からの熱的なストレス等で、抵抗変化素子の抵抗値に多少劣化が発生しても、間違ったリストアが実行されず、非常に信頼性の高い不揮発性ラッチ回路を提供できる。
また、前記酸化物層は、第１の金属で構成される第１酸化物層と、第２の金属で構成される第２酸化物層との積層構造を含み、前記第１酸化物層の酸素不足度は、前記第２酸化物層の酸素不足度より大きく、前記第２の電極と前記第２酸化物層とが接し、前記第１の電極と前記第１酸化物層とが接していてもよい。
これにより、第２の電極から第１の電極へ電流が流れる向きに電圧を印加することで、抵抗変化素子は第１の抵抗値に相当する高抵抗状態へ遷移する。逆に、第１の電極から第２の電極へ電流が流れる向きに電圧を印加することで、抵抗変化素子は上記第１の抵抗値よりも低い抵抗値に相当する低抵抗状態へ遷移するように抵抗変化の方向を特定することが可能となる。
また、前記第１酸化物層は、ＴａＯｘ（但し、０＜ｘ＜２.５）で表される組成を有する第１タンタル酸化物層であってもよい。
また、前記第２酸化物層は、ＴａＯｙ（但し、ｘ＜ｙ）で表される組成を有する第２タンタル酸化物層であってもよい。
これらにより、不揮発性の機能追加のために追加される抵抗変化素子は、タンタル酸化物で形成される。Ｔａは、その窒化物であるＴａＮや酸化物であるＴａ２Ｏ５などで既に半導体プロセスで実績のある材料である。タンタル酸化物は、室温から比較的低温の処理で形成が可能である。つまり、抵抗変化素子を形成する工程では高い処理温度を有する熱工程は介在せず、トランジスタの性能を損なうことがない。また、ロジック回路領域とは別に、状態を記録するメモリセルアレイ領域を形成する必要がない。よって、ロジック回路を構成するトランジスタを半導体基板上に形成した後に、抵抗変化素子をプラグコンタクトの一部の配線層に形成できるので、ロジック回路における集積化および微細化を損なわない。
また、前記第２の電極の材料は、前記第１の電極の材料よりも標準電極電位が高くてもよい。
これにより、抵抗変化素子をＨＲ状態に書き込んだ後に、ラッチ回路の状態復帰のためにリストア動作を実行してもＨＲ状態にある抵抗変化素子をＬＲに変えてしまうようなノイズが発生せず、データ保持の信頼性が高い不揮発性ラッチ回路を提供できる。
また、さらに、前記比較回路の出力をラッチするラッチ回路と、前記ラッチ回路の出力に基づいて、前記第１制御端子および前記第２制御端子に印加される電圧を制御する第２リード／ライト制御回路とを備えてもよい。
また、上記課題を解決するために、本発明の一態様に係る不揮発性フリップフロップ回路は、クロックトリガー型の不揮発性フリップフロップ回路であって、上記記載の不揮発性ラッチ回路である第１のラッチ回路と、前記第１のラッチ回路と直列に接続され、入力信号をラッチする機能と、前記比較回路の出力信号をラッチする機能とを兼用する第２のラッチ回路と、前記比較回路の出力をラッチしたラッチ信号に基づいて前記第１のラッチ回路の書き込みを制御する第３リード／ライト制御回路とを備えることを特徴とする。
また、上記課題を解決するために、本発明の一態様に係る不揮発性信号処理装置は、上記記載のＮ（Ｎは２以上の自然数）個の不揮発性フリップフロップ回路と、前記Ｎ個の不揮発性フリップフロップ回路のそれぞれに含まれる前記比較回路の出力信号を統合して、前記Ｎ個の不揮発性フリップフロップ回路の有する全ての前記抵抗変化素子への書き込み動作が正常に終了することを監視し、前記Ｎ個の不揮発性フリップフロップ回路に対し、前記抵抗変化素子への書き込み動作および前記抵抗変化素子からの読み出し動作の制御を行う制御回路とを備えることを特徴とする。
上記構成によれば、Ｎ番目の不揮発性フリップフロップ回路モジュールの比較回路の出力信号の統合された情報から、全ての回路モジュールに内蔵される抵抗変化素子が、正常な書き込みがなされたかどうかを確認でき、書き込み不具合が発生したままに書き込み動作を終了することが無く、確実に所望のフリップフロップのラッチ状態を保存できる。また、正常書き込みが完了した不揮発性フリップフロップから順に書き込みパルスが自動的に遮断することもできるので、制御回路からの各種制御信号は全てのフリップフロップに対して共通にでき、配線数を極力少なくできる。このことは、装置本来の機能に由来する信号処理回路以外の冗長領域を少なくできる利点がある。
以下、実施の形態について、図面を参照しながら具体的に説明する。
なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置および接続形態などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
（実施の形態１）
［抵抗変化素子の構成］
まず、本発明に係る不揮発性ラッチ回路およびフリップフロップ回路に用いられる抵抗変化素子について説明する。
図１は、実施の形態１に係る不揮発性ラッチ回路の有する抵抗変化素子の概略構成の一例を示す素子構成図である。同図に記載された抵抗変化素子５００は、一般的なＣＭＯＳトランジスタを含む半導体プロセス構造上に形成され、例えば、半導体基板上のプラグ層５０７を用いて接続される。また、ソース／ドレイン領域５０６およびゲート酸化膜層を有するゲート５０５により基板上にＭＯＳトランジスタが構成される。
抵抗変化素子５００は、金属配線層５０８上に形成された第１の電極である第１電極層５０１と、第２の電極である第２電極層５０４と、第１電極層５０１および第２電極層５０４に挟まれた第１抵抗変化層５０２および第２抵抗変化層５０３とを備える。本実施の形態では、第１抵抗変化層５０２は、第１の金属で構成される酸素不足型の第１の金属酸化物層であり、例えば、酸素含有率が低い第１タンタル酸化物層である。酸素不足型の酸化物層の定義については、後に述べることとする。また、第２抵抗変化層５０３は、第２の金属で構成される第２の金属酸化物層であり、例えば、上記第１タンタル酸化物層上に形成された、酸素含有率が上記第１タンタル酸化物層よりも高い第２タンタル酸化物層である。このような構成とすることにより、第２抵抗変化層５０３内での酸化還元反応は促進され、安定に抵抗変化を起こすことができる。
抵抗変化層を構成する金属は、タンタル以外の金属を用いてもよい。抵抗変化層を構成する金属としては、遷移金属、またはアルミニウム（Ａｌ）を用いることができる。遷移金属としては、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タングステン（Ｗ）、ニッケル（Ｎｉ）等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。
「酸素含有率」とは、総原子数に占める酸素原子の比率である。例えば、Ｔａ２Ｏ５の酸素含有率は、総原子数に占める酸素原子の比率（Ｏ／（Ｔａ＋Ｏ））であり、７１．４ａｔｍ％となる。したがって、酸素不足型のタンタル酸化物は、酸素含有率は０より大きく、７１．４ａｔｍ％より小さいことになる。例えば、第１の金属酸化物層を構成する金属と、第２の金属酸化物層を構成する金属とが同種である場合、酸素含有率は酸素不足度と対応関係にある。すなわち、第２の金属酸化物の酸素含有率が第１の金属酸化物の酸素含有率よりも大きいとき、第２の金属酸化物の酸素不足度は第１の金属酸化物の酸素不足度より小さい。
なお、図１では、第２層であるプラグ層５０７に抵抗変化素子５００が配置されているが、これに限定されるものでなく、半導体プロセスに応じて適宜、最適な配置および形状に変更されるとともに、抵抗変化素子の構造も層配置の順番が変更されてもよく、また、層間の密着性を改善するために密着層などが挿入されてもよい。
第１電極層５０１および第２電極層５０４の材料には、例えば、Ｐｔ（白金）、Ｉｒ（イリジウム）、Ｐｄ（パラジウム）、Ｗ（タングステン）、Ｃｕ（銅）、Ａｌ（アルミニウム）、ＴｉＮ（窒化チタン）、ＴａＮ（窒化タンタル）およびＴｉＡｌＮ（窒化チタンアルミニウム）などが用いられる。
第２抵抗変化層５０３と接する第２電極層５０４の材料の標準電極電位は、第２抵抗変化層５０３を構成する金属の標準電極電位より高くてもよい。また、第１抵抗変化層５０２と接する第１電極層５０１の材料の標準電極電位は、第２電極層５０４の材料の標準電極電位より小さくてもよく、さらには、第１抵抗変化層５０２を構成する金属の標準電極電位より小さくてもよい。
標準電極電位は、その値が高い方が酸化されにくいため、標準電極電位がより高い電極と接する抵抗変化層において、酸素イオンが効率よく酸化還元反応に寄与することができ、安定した抵抗変化が得られるためである。
上記の電極材料において、抵抗変化層を構成する金属より標準電極電位が高い材料は、Ｐｔ（白金）、Ｉｒ（イリジウム）、Ｐｄ（パラジウム）で、第２電極層５０４の材料として好ましい。
なお、図１では、第１電極層５０１と第２電極層５０４とは同じ径を有する形状をなしているが、これに限定されるものでなく、半導体プロセスに応じて適宜、最適な形状としてもよい。
第１抵抗変化層５０２の材料には、例えば、酸素不足型の第１の金属酸化物（例えば酸素不足型の第１のタンタル酸化物）が用いられる。また、第２抵抗変化層５０３の材料には、第１の金属酸化物よりも酸素含有率が高い第２の金属酸化物が用いられ、例えば、酸素含有率が第１のタンタル酸化物よりも高い第２のタンタル酸化物が用いられる。酸素不足型の金属酸化物とは、化学量論的な組成（ｓｔｏｉｃｈｉｏｍｅｔｒｉｃ ｃｏｍｐｏｓｉｔｉｏｎ）を有する酸化物と比較して酸素の含有率（原子比：総原子数に占める酸素原子数の割合）が少ない酸化物をいう。例えば、金属元素がタンタル（Ｔａ）の場合、化学量論的な酸化物の組成はＴａ２Ｏ５であるので、ＴａＯ２．５と表現できる。ＴａＯ２．５の酸素不足度は０％であり、ＴａＯ１．５の酸素不足度は、酸素不足度＝（２．５−１．５）／２．５＝４０％となる。また、酸素過剰の金属酸化物は、酸素不足度が負の値となる。なお、本明細書中では、特に断りのない限り、酸素不足度は正の値、０、負の値も含むものとして説明する。したがって、酸素不足型のタンタル酸化物（以下、Ｔａ酸化物と略記）において、ＴａとＯの原子比は０より大きく、２．５より小さいことになる。金属元素の種類としては、例えば、Ｆｅ（鉄）、Ｚｎ（亜鉛）、Ｃｒ（クロム）、Ｎｉ（ニッケル）、Ｔｉ（チタン）、Ｗ、Ｈｆ（ハフニウム）などが挙げられ、化学量論的な酸化物の組成はそれぞれの元素の価数により異なる。
また、第１抵抗変化層５０２を構成する第１の金属と、第２抵抗変化層５０３を構成する第２の金属とは、互いに異なっていてもよい。この場合、第２の金属酸化物は、第１の金属酸化物よりも酸素不足度が小さい、つまり抵抗が高くてもよい。このような構成とすることにより、抵抗変化時に第１電極と第２電極との間に印加された電圧は、第２の金属酸化物に、より多くの電圧が分配され、第２の金属酸化物中で発生する酸化還元反応をより起こしやすくすることができる。
また、第１の抵抗変化層となる第１の金属酸化物を構成する第１の金属と、第２の抵抗変化層となる第２の金属酸化物を構成する第２の金属とを、互いに異なる材料を用いる場合、第２の金属の標準電極電位は、第１の金属の標準電極電位より低くてもよい。標準電極電位は、その値が高いほど酸化しにくい特性を表す。これにより、標準電極電位が相対的に低い第２の金属酸化物において、酸化還元反応が起こりやすくなる。なお、抵抗変化現象は、抵抗が高い第２の金属酸化物中に形成された微小な局所領域中で酸化還元反応が起こってフィラメント（導電パス）が変化することにより、その抵抗値（酸素不足度）が変化すると考えられる。
例えば、第１抵抗変化層５０２として酸素含有率が低い酸素不足型の第１タンタル酸化物層（ＴａＯｘ）を用いる場合、第２抵抗変化層５０３としては例えばチタン酸化物層（ＴｉＯ２）を用いることができる。チタン（標準電極電位＝−１．６３ｅＶ）はタンタル（標準電極電位＝−０．６ｅＶ）より標準電極電位が低い材料である。このように、第２の金属酸化物に第１の金属酸化物より標準電極電位が低い金属の酸化物を用いることにより、第２の金属酸化物中でより酸化還元反応が発生しやすくなる。この時、第２抵抗変化層５０３を構成する第２の金属酸化物層の抵抗値は、第１抵抗変化層５０２を構成する第１の金属酸化物層の抵抗値より大きくてもよい。第２の金属酸化物の抵抗値が、第１の金属酸化物層の抵抗値よりも大きい積層構造を用いると、データの書き換え時に抵抗変化素子に印加された電圧が効率よく第２の金属酸化物に印加され、抵抗変化に寄与するようにする。また、第２抵抗変化層５０３を構成する第２の金属酸化物層の酸素不足度は、第１抵抗変化層５０２を構成する第１の金属酸化物層の酸素不足度より小さくてもよい。
ここで、「酸素不足度」とは、金属酸化物において、その化学量論的組成（複数の化学量論的組成が存在する場合は、そのなかで最も抵抗値が高い化学量論的組成）の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。化学量論的組成の金属酸化物は、他の組成の金属酸化物と比べて、より安定でありかつより高い抵抗値を有している。
例えば、金属がタンタル（Ｔａ）の場合、上述の定義による化学量論的組成の酸化物はＴａ２Ｏ５であるので、ＴａＯ２．５と表現できる。ＴａＯ２．５の酸素不足度は０％であり、ＴａＯ１．５の酸素不足度は、酸素不足度＝（２．５−１．５）／２．５＝４０％となる。また、酸素過剰の金属酸化物は、酸素不足度が負の値となる。なお、本明細書中では、特に断りのない限り、酸素不足度は正の値、０、負の値も含むものとして説明する。例えば、化学量論的組成のタンタル酸化物はＴａ２Ｏ５であり、化学量論的組成のチタン酸化物はＴｉＯ２である。それらを酸素不足度０％とする。金属Ｔａおよび金属Ｔｉの酸素不足度は１００％となる。酸素不足度の小さい酸化物は化学量論的組成の酸化物により近いため抵抗値が高く、酸素不足度の大きい酸化物は酸化物を構成する金属により近いため抵抗値が低い。
また、第２抵抗変化層５０３を構成する金属の標準電極電位は、第１抵抗変化層５０２を構成する金属の標準電極電位より小さくてもよい。このような構成とすることにより、第２抵抗変化層５０３に抵抗変化に必要な電圧が効率よく印加され、また、第２抵抗変化層５０３内での酸化還元反応は促進されるため、より安定に抵抗変化を起こすことができる。
本実施の形態においては、酸素不足型の金属酸化物は、酸素不足型のタンタル酸化物（以下、Ｔａ酸化物と記載）を用いる。さらに、第１抵抗変化層５０２は、ＴａＯｘ（但し、０＜ｘ＜２.５）で表される組成を有する第１タンタル酸化物層であり、第２抵抗変化層５０３は、ＴａＯｙ（但し、ｘ＜ｙ）で表される組成を有する第２タンタル酸化物層であり、これら２層が積層構造を形成している。なお、上記２層以外の他層、例えば、酸素含有率が第１および第２タンタル酸化物層とは異なる第３タンタル酸化物層や他の金属酸化物層などが適宜配置されてもよく、また、上記２層に少量の不純物がドープされていてもよい。ここで、第１タンタル酸化物層としてのＴａＯｘは、０．８≦ｘ≦１．９を満足してもよく、第２タンタル酸化物層としてのＴａＯｙは、２．１≦ｙを満足してもよい。また、第１タンタル酸化物層の厚みは５ｎｍ以上１００ｎｍ以下に対して、第２タンタル酸化物層の厚みは、１ｎｍ以上８ｎｍ以下としてもよく、第２タンタル酸化物層の厚みは第１タンタル酸化物層より薄くてもよい。
以上のように構成された抵抗変化素子５００では、第２抵抗変化層５０３に接した第２電極層５０４から第１抵抗変化層５０２に接した第１電極層５０１へ電流が流れる向きに所定の第２電圧より大きな第２書き込み電圧を印加することで、抵抗変化素子が第２の抵抗状態に相当する高抵抗状態（ＨＲ状態またはＨＲという）へ遷移する。逆に、第１電極層５０１から第２電極層５０４へ電流が流れる向きに所定の第１電圧より大きな第１書き込み電圧を印加することで、上記第２の抵抗状態よりも低い抵抗値を有する第１の抵抗状態に相当する低抵抗状態（ＬＲ状態またはＬＲという）へ遷移する。
また、上記構成により、抵抗変化素子５００は、半導体プロセスの製造工程と非常に親和性が高く、ＣＭＯＳトランジスタを作製した後の工程で容易に作製することが可能であり、ロジック回路における集積化および微細化の障害となることがない。
［抵抗変化素子の電流−電圧特性］
次に、本実施の形態に係る抵抗変化素子の電流−電圧特性について説明する。
図２Ａは、実施の形態１に係る抵抗変化素子の電流−電圧特性の一例を示すグラフである。また、図２Ｂは、図２Ａに記載された抵抗変化素子の電流−電圧特性における負電圧特性の電圧印加状態を説明する図であり、図２Ｃは、図２Ａに記載された抵抗変化素子の電流−電圧特性における正電圧特性の電圧印加状態を説明する図である。図２Ｂで示された印加状態Ａおよび図２Ｃで示された印加状態Ｂでは、図１で示されたように、ともに抵抗変化素子５００の第１電極層５０１とＮ型ＭＯＳトランジスタとがノードＤを介して直列に接続されている。また、図２Ｂおよび図２Ｃに示されたように、Ｎ型ＭＯＳトランジスタの基板はグランドレベル（ＧＮＤ）に接地されている。
そして、印加状態ＡではノードＢをＧＮＤに接地し、ノードＣのトランジスタのゲート端子に４Ｖを印加した状態で、ノードＡに印加するパルス電圧（ＶＰ）を所定のステップ量で増加および減少させた。このときのパルス電圧およびパルス電流の量を、図２Ａでは負極性として表記した。一方、印加状態Ｂでは半導体スイッチなどにより接続関係を印加状態Ａから入れ替えることにより、ノードＡをＧＮＤに接地し、ノードＣのトランジスタのゲート端子に同じく４Ｖを印加した状態で、ノードＢに印加するパルス電圧（ＶＰ）を所定のステップ量で増加および減少させた。このときのパルス電圧およびパルス電流の量を、図２Ａでは正極性として表記した。
図２Ａに示されるように、本発明に用いられる抵抗変化素子は、電流−電圧特性にヒステリシス特性が見られる。第２電極層５０４から第１電極層５０１へ電流が流れるような印加を正電圧印加とし、第１電極層５０１から第２電極層５０４へ電流が流れる印加を負電圧印加と定義した場合、正電圧印加で高抵抗化し、負電圧印加で低抵抗化していることがわかる。なお、正電圧および負電圧のいずれの極性の印加で高抵抗化または低抵抗化するかは、定義上の差異であり、本発明にとって重要なことではない。つまり、本実施の形態に用いられる抵抗変化素子は、図２Ａに示されるように、所定の電圧レベル以上を印加し、抵抗変化層に流れる電流の方向によって抵抗値が増加するか減少するかが決定される。
［不揮発性ラッチ回路の構成］
次に、本発明の実施の形態１に係る不揮発性ラッチ回路について、図３を用いて説明する。
図３は、実施の形態１に係る不揮発性ラッチ回路の回路構成図である。同図に記載された不揮発性ラッチ回路１００は、抵抗変化素子１と、トランジスタ６および７と、インバータ回路２０および２１と、加算増幅回路２２と、比較回路２３と、トランスミッションゲートＴＭＧ１およびＴＭＧ２とを備える。インバータ回路２０は、トランジスタ２および４を備え、インバータ回路２１は、トランジスタ３および５を備える。加算増幅回路２２は、トランジスタ８、９、１０および１１と、抵抗素子１２とを備える。比較回路２３は、排他的論理和回路（ＥＸ−ＯＲゲート）で構成されている。
トランスミッションゲートＴＭＧ１は、Ｇ端子の信号レベルがＨｉｇｈのときオンになり、Ｌｏｗのときオフに制御され、ＧＢ端子にはＧ端子の反転信号が入力される。同様に、トランスミッションゲートＴＭＧ２は、Ｒ端子の信号レベルがＨｉｇｈのときオンになり、Ｌｏｗのときオフに制御され、ＲＢ端子にはＲ端子の反転信号が入力される。
抵抗変化素子１は、例えば、図１に記載された抵抗変化素子５００と同様の構造を有し、図２Ａに表された電流−電圧特性と同様の特性を有する。
トランジスタ２、３、１０および１１は、例えば、ｐ型ＭＯＳＦＥＴであり、トランジスタ４〜９は、例えば、ｎ型ＭＯＳＦＥＴである。
インバータ回路２０および２１は、それぞれ、一方の出力端子が他方の入力端子にクロスカップル接続された第１の論理反転回路および第２の論理反転回路であり、ラッチ動作部を構成している。さらに、インバータ回路２０の出力端子は、ノード１を介してトランジスタ６のソース端子およびドレイン端子のいずれか一方に接続され、トランジスタ６のソース端子およびドレイン端子のいずれか他方は、ノード３を介して抵抗変化素子１の第１の電極に接続され、抵抗変化素子１の第２の電極は、ノード４を介してトランジスタ７のソース端子およびドレイン端子のいずれか他方に接続され、トランジスタ７のソース端子およびドレイン端子のいずれか一方は、ノード２を介してインバータ回路２１の出力端子に接続されている。つまり、トランジスタ６と、抵抗変化素子１と、トランジスタ７とは、この順序で直列接続されており状態記憶部を構成し、当該直列接続を介してインバータ回路２０の出力端子とインバータ回路２１の出力端子が接続される。
なお、請求項に記載の第１のトランジスタは、トランジスタ６に対応し、請求項に記載の第２のトランジスタはトランジスタ７に対応する。また、請求項に記載の第１のトランジスタの第１端子は、トランジスタ６のソース端子およびドレイン端子のいずれか一方に対応し、第２端子は、トランジスタ６のソース端子およびドレイン端子のいずれか他方に対応する。また、請求項に記載の第２のトランジスタの第１端子は、トランジスタ７のソース端子およびドレイン端子のいずれか一方に対応し、第２端子は、トランジスタ７のソース端子およびドレイン端子のいずれか他方に対応する。さらに、請求項に記載の第３のノード、第４のノード、第１のノード、第２のノードは、それぞれ上記ノード１、ノード２、ノード３、ノード４に対応している。
なお、抵抗変化素子１は、ノード４からノード３へ電流が流れる向きに所定の第２電圧より大きな第２書き込み電圧を印加することでＨＲ状態（第２の抵抗状態）に遷移し、ノード３からノード４に電流が流れる向きに所定の第１電圧より大きな第１書き込み電圧を印加することでＬＲ状態（第１の抵抗状態）に遷移するように接続されている。さらに、トランジスタ６および７の制御端子であるゲート端子に印加されるゲート電圧は、Ｃｔｒｌ端子から制御可能となっている。
また、抵抗変化素子１の両端に位置するノード３およびノード４は、それぞれ、トランジスタ８および９のゲート端子に接続され、トランジスタ８および９のソース端子はＧＮＤに接地され、ドレイン端子同士は接続されている。トランジスタ１０および１１は、カレントミラー回路を構成し、そのミラー比は、例えば、１：１０である。すなわち、トランジスタ８および９に流れる合成電流が１０倍に増幅された電流が、抵抗素子１２に流れる。抵抗素子１２は、理解を容易にするために固定抵抗として図示したが、半導体プロセスにより基板上に製造可能なポリシリコンの抵抗や、トランジスタのオン抵抗など非線形性の抵抗素子を用いてもよい。
加算増幅回路２２は、トランジスタ６および７のゲート端子に、絶対値が第１電圧および第２電圧より小さな読み出し電圧が印加された場合に、ノード３およびノード４のゲート電位に応じた各々のドレイン電流が加算され、当該加算電流がカレントミラーにより増幅されて抵抗素子１２に流れる。これによって発生する抵抗素子１２両端の電圧を、ノード５およびトランスミッションゲートＴＭＧ２を介して、インバータ回路２０の入力端子に向けて出力することにより、インバータ回路２０および２１で構成されたラッチ動作部の論理状態を復帰せしめる。
また、比較回路２３の入力端子の一方にはインバータ回路２０の入力端子が接続され、比較回路２３の入力端子の他方には上記ノード５が接続されており、トランスミッションゲートＴＭＧ２がオフとなっている状態で、これら２つの入力端子における信号の論理状態を比較し、その結果を出力端子であるＤｉｆｆ端子へと出力する。つまり、比較回路２３は、加算増幅回路２２がハイレベルの電圧またはローレベルの電圧をラッチ動作部に向けて出力していない場合に、加算増幅回路２２の出力とラッチ動作部の出力との一致度の比較結果に基づいてハイレベルまたはローレベルの電圧を出力する。
図４は、実施の形態１に係る不揮発性ラッチ回路のブロック構成図である。本構成図は、図３に記載された不揮発性ラッチ回路１００の回路図をブロック図に簡略して表記し直したものであり、両図において同一記号が付加された構成要素は同じである。
次に、本実施の形態に係る不揮発性ラッチ回路１００の動作について順に説明する。
［ラッチ動作］
はじめに、不揮発性ラッチ回路１００のラッチ動作では、図３または図４において、Ｃｔｒｌ端子およびトランスミッションゲートＴＭＧ２のＲ端子の信号レベルがＬｏｗ（ＧＮＤレベル）にされている(但し、ＲＢ端子はＶＤＤとする)。これにより、トランジスタ６および７と、トランスミッションゲートＴＭＧ２とがオフとなるため、抵抗変化素子１および加算増幅回路２２が、インバータ回路２０および２１で構成されるラッチ動作部から切り離され、当該ラッチ動作部は、一般的なクロスカップル型ラッチ回路として動作する。
すなわち、ラッチ動作に対して抵抗変化素子や不揮発動作のために必要な付属回路が一切影響を与えないため、ラッチ動作の動作速度が劣化することなく、ほぼ、ラッチ動作部の構成要素であるＭＯＳＦＥＴの動作速度で実行できる。また、定常的に抵抗変化素子に流れる電流をなくし、ＣＭＯＳ回路で構成されたラッチ動作部の低消費電力の特性を損なわない。また、ラッチ動作によって抵抗変化素子にストレスを与えることが無いので、抵抗変化素子に与える劣化要因もない。なお、トランスミッションゲートＴＭＧ１のＧ端子に、同期用のクロック信号(ＣＬＫ)と、ＧＢ端子にＣＬＫの反転信号を入力することで、上記ラッチ動作部は、クロック同期型のＤラッチ回路としても動作できる。
［ストア動作］
次に、本発明の特徴の一つであるラッチ状態のストア動作、すなわち抵抗変化素子への情報の書き込み動作、ついて図５Ａ〜図７を用いて説明する。図５Ａ〜図６Ｂにおいて、図３および図４と等しい記号が付加された構成要素は、同じものを表している。
図５Ａは、実施の形態１に係る不揮発性ラッチ回路の書き込み（ストア）動作におけるＨＲ状態の書き込みを説明する図であり、図５Ｂは、ＬＲ状態の書き込みを説明する図である。具体的には、図５Ａでは、実施の形態１に係る不揮発性ラッチ回路において、ノード１がＬｏｗ電圧、ノード２がＨｉｇｈ電圧にラッチした状態を表しており、図５Ｂでは、ノード１がＨｉｇｈ電圧、ノード２がＬｏｗ電圧にラッチした状態を表している。両図で表された状態において、Ｃｔｒｌ端子からトランジスタ６および７のゲート端子へ、絶対値が第１電圧または第２電圧より大きな電圧振幅Ｖｗ（｜Ｖｗ｜＞｜第１電圧｜、または｜Ｖｗ｜＞｜第２電圧｜）を有する書き込みパルスが印加されると、抵抗変化素子１には、Ｖｗからトランジスタの閾値電圧Ｖｔが電圧降下した電圧振幅のパルスが印加される。従って、より好ましくは、上記の｜第１電圧｜または｜第２電圧｜に、トランジスタの閾値電圧Ｖｔの電圧を加算した電圧振幅より大きな｜Ｖｗ｜を決定することが望ましい。上記書き込み電圧は、例えば、不揮発性ラッチ回路１００が備える書き込み回路で生成され、当該書き込み回路から上記Ｃｔｒｌ端子へ出力される。図５Ａで表されたノード１およびノード２の状態では、ノード２からノード１の方向に第２の電流が流れ、抵抗変化素子１はＨＲ状態に遷移する。一方、図５Ｂで表されたノード１およびノード２の状態では、逆にノード１からノード２の方向に第１の電流が流れ、抵抗変化素子１はＬＲ状態に遷移する。
このとき、上記第１の電流の絶対値は、上記第２の電流の絶対値より小さくなるように構成する。例えば、同じサイズのトランジスタ６および７を用いて抵抗変化素子１に書き込む場合は、トランジスタ６および７のゲート端子に印加される電圧振幅Ｖｗの書き込みパルスを以下の通りとすることができる。
抵抗変化素子１をＨＲ状態からＬＲ状態に遷移させるときの電圧振幅の絶対値をＶｗ１、ＬＲ状態からＨＲ状態に遷移させるときの電圧振幅の絶対値をＶｗ２とするとき、Ｖｗ１＜Ｖｗ２を満足するようにしてもよい。このような構成とすることにより、トランジスタ６とトランジスタ７のゲート幅は同じにすることができ、更に最小サイズのトランジスタを用いて、ラッチ回路を構成することができる。
また、同じ電圧振幅Ｖｗの書き込みパルスを用いて抵抗変化素子１に書き込む場合は、トランジスタ６のゲート幅Ｗａとトランジスタ７のゲート幅Ｗｂとを比較すると、Ｗａ＜Ｗｂの関係となるようにトランジスタ６および７を設計してもよい。なお、この時のトランジスタ６および７のゲート長は同じである。このような構成とすることにより、印加する電圧の種類が１つとなり簡単な構成の書き込み回路を用いることができる。このことについて、図６Ａ、図６Ｂおよび図７を用いて詳細に説明する。
図６Ａは、図２Ｃの印加状態Ｂにおける抵抗変化素子への書き込み動作を表す回路図であり、図６Ｂは、図２Ｂの印加状態Ａにおける抵抗変化素子への書き込み動作を表す回路図である。さらに、図７は、抵抗変化素子の電圧−電流特性に、電流制限を与える各トランジスタの負荷抵抗線を重ね書きしたグラフである。
図６Ａにおいて、トランジスタ７のドレイン（ノード２）は、Ｈｉｇｈ電圧に対応した、ほぼ電源電圧ＶＤＤに近い値が印加される。一方、トランジスタ６のソース（ノード１）は、Ｌｏｗ電圧に対応した、ほぼグランドレベル（ＧＮＤ）に近い値に接地されている。すなわち、抵抗変化素子１に対してトランジスタ７がソースフォロア回路として動作するため、トランジスタ７のゲート幅Ｗｂがトランジスタ６のゲート幅Ｗａとほぼ同じか、多少広くてもトランジスタのバックバイアス効果によりソース接地で動作するトランジスタ６に比べ、トランジスタ７の電流駆動能力は低下する。つまり、図６Ａに記載された抵抗変化素子１のＨＲ化においては、素子に流れる電流はトランジスタ７の駆動能力によって決定される。反対に、図６Ｂにおいては、トランジスタ６のドレイン（ノード１）は、Ｈｉｇｈ電圧に対応した、ほぼ電源電圧ＶＤＤに近い値が印加される。一方、トランジスタ７のソース（ノード２）は、Ｌｏｗ電圧に対応した、ほぼグランドレベル（ＧＮＤ）に近い値に接地されている。すなわち、抵抗変化素子１に対してトランジスタ６がソースフォロア回路として動作するため、ソース接地で動作するトランジスタ７に比べ、トランジスタ６の電流駆動能力が更に低下する。つまり、図６Ｂに記載された抵抗変化素子１のＬＲ化においては、抵抗変化素子１に流れる電流はトランジスタ６の駆動能力によって決定される。
上述したように、抵抗変化素子１をＬＲ状態からＨＲ状態に変化させる時には、ＬＲ状態の抵抗変化素子１に印加可能な電圧レベルはトランジスタ７の駆動能力で制限され、逆にＨＲ状態からＬＲ状態へ変化させる時には、変化後のＬＲ状態の抵抗変化素子１に印加可能な電圧レベルはトランジスタ６の駆動能力で制限される。
図７に表された電流−電圧特性は、図６Ａの印加状態を正極性とし、図６Ｂの印加状態を負極性として表記されている。図７において、ＨＲ状態にあった抵抗変化素子１の両端に所定の第１電圧(｜Ｖａ｜)以上が印加されるとＬＲへの推移を開始する。このときのＬＲ状態の抵抗値は負荷抵抗によって決定され、トランジスタ６の負荷抵抗線がＶａと交わる動作点Ａで、低抵抗への推移を停止し抵抗値が決定される。一方、ＬＲ状態からＨＲ状態への推移は、抵抗変化素子１の両端の電圧が、動作点Ｂの所定の第２電圧Ｖｂを超えると開始される。
本発明の実施の形態１で用いた酸素不足型のタンタル酸化物で構成される抵抗変化素子１の場合は、図２Ａの特性のように上記｜Ｖａ｜と上記｜Ｖｂ｜とは、ほぼ等しい関係にある。上述のように、抵抗変化素子１をＬＲ状態からＨＲ状態に変化させる場合は、抵抗変化素子１への印加電圧は、トランジスタ７の駆動能力によって決定されるが、トランジスタ６よりゲート幅の広いトランジスタ７を配置することで、ＬＲ状態の抵抗変化素子１にＶｂ以上の電圧を印加することが可能となる。このことは図７に示したように、トランジスタ６の負荷抵抗線を、原点を中心に点対称移動させたミラー表記の負荷抵抗線に比べて、トランジスタ７の負荷抵抗線の傾きが大きいことでも理解することができる。
以上のように、本発明の実施の形態１の構成によれば、ラッチ動作部の論理状態を抵抗変化素子１に書き込む場合に、ＨＲ状態に変化させるときはトランジスタ７が電流制限素子として動作し、ＬＲ状態に変化させるときにはトランジスタ６が電流制限素子として動作する。よって、予め、トランジスタ６のゲート幅（Ｗａ）とトランジスタ７のゲート幅（Ｗｂ）との関係をＷａ＜Ｗｂとしておくことにより、トランジスタ７の駆動能力を超えるような異常な低抵抗値に抵抗変化素子１が書き込まれることを防止できるので、ＬＲ状態にある抵抗変化素子を確実にＨＲ状態に変化させることが可能となる。言い換えれば、抵抗変化素子１を、ＨＲ状態からＬＲ状態に変化させるときと、ＬＲ状態からＨＲ状態に変化させるときにおいて、ＨＲ状態に変化する場合に比べ、ＬＲ状態に変化する場合の負荷抵抗を大きくすることで、ＬＲ状態となった後にＨＲ状態に変化できなくなるような異常なＬＲ状態に推移することを防止できる。従って、良好な抵抗変化動作を安定に維持することができ、ストア動作の信頼性が非常に高い不揮発性ラッチ回路を提供できる。
［リストア動作］
次に、抵抗変化素子１に記憶された抵抗状態から、元のラッチ動作部の論理状態を復帰せしめるリストア動作について説明する。
図８は、実施の形態１に係る不揮発性ラッチ回路において、抵抗変化素子に記憶された抵抗値からラッチ回路の論理状態を復帰する読み出し（リストア）動作時のブロック構成図である。図４に記載のブロック構成の中で、リストア動作に関与する部分のみを抜粋して図８に記載した。図８に記載されたリストア動作においては、トランスミッションゲートＴＭＧ１はオフされ、トランスミッションゲートＴＭＧ２はオン状態となっている。
通常、ラッチ回路に電源が投入されると、回路配置や他の論理回路との結線の関係が様々であり負荷や容量が異なるので、ラッチ回路の初期状態は全て同じとはならない。すなわち図８に記載の構成において、ノード２がＨｉｇｈレベルでノード１がＬｏｗレベルの場合と、ノード１がＨｉｇｈレベルでノード２がＬｏｗレベルの場合という２通りの論理状態が存在する。リストア動作では、ラッチ回路の論理状態によらず、抵抗変化素子１の抵抗状態から、記憶した時点のラッチ回路の状態が復元されることが望まれる。本実施の形態に係るリストア動作を容易に理解するため、図９Ａ〜図９Ｄには、ノード１がＨｉｇｈレベルの状態とノード２がＨｉｇｈレベルの状態とに分けて、回路状態を表した。
図９Ａは、実施の形態１に係る不揮発性ラッチ回路において、抵抗変化素子がＨＲ状態、ノード１がＨｉｇｈレベル、ノード２がＬｏｗレベルのときの読み出し動作を説明する図である。また、図９Ｂは、抵抗変化素子がＨＲ状態、ノード１がＬｏｗレベル、ノード２がＨｉｇｈレベルのときの読み出し動作を説明する図である。また、図９Ｃは、抵抗変化素子がＬＲ状態、ノード１がＨｉｇｈレベル、ノード２がＬｏｗレベルのときの読み出し動作を説明する図である。また、図９Ｄは、抵抗変化素子がＬＲ状態、ノード１がＬｏｗレベル、ノード２がＨｉｇｈレベルのときの読み出し動作を説明する図である。
まず、図８に示されるように、リストア動作時においては、Ｃｔｒｌ端子からは、絶対値が第１電圧および第２電圧より小さな電圧振幅Ｖｒを有する読み出しパルスが入力される。例えば、シミュレーションを実施した一具体例の値を例示すると、抵抗変化素子１が、ＬＲ＝５ｋΩ、ＨＲ＝１００ｋΩのとき、Ｖｒが１．５Ｖとされる。図９Ａでは、ノード１が、Ｈｉｇｈ電圧に対応した電源電圧ＶＤＤにほぼ等しく、ノード２が、Ｌｏｗ電圧に対応したグランド（ＧＮＤ）に接地されている状態を表している。この時、トランジスタ６および７のゲート端子にはＶｒが１．５Ｖである読み出しパルスが印加される。抵抗変化素子１は高抵抗状態（ＨＲ）である１００ｋΩにあるため、ノード３は、トランジスタの閾値電圧（Ｖｔｈ）が降下した電位となり、具体的には、０．６７Ｖとなる。一方、ノード４はトランジスタ７が完全なオン領域で動作するから、ほぼグランドレベルの０Ｖとされる。
ノード３の電位は加算増幅回路２２の有するトランジスタ８に入力され、ノード４の電位は加算増幅回路２２の有するトランジスタ９に入力される。ノード３の電位が０．６７Ｖであるのでトランジスタ８はＯＮ状態になり、ノード４の電位が０Ｖであるのでトランジスタ９はオフ状態となる。トランジスタ１０および１１で構成される加算増幅回路２２のカレントミラー回路によって、トランジスタ８が流す電流は増幅される。この増幅電流は、例えば、２０ｋΩとした抵抗素子１２を流れ、加算増幅回路２２の出力端子をＨｉｇｈレベルにする。加算増幅回路２２の出力端子はノード２に帰還されているので、ノード２をＨｉｇｈ、ノード１をＬｏｗとしてラッチ回路の論理状態は復元される。
また、同様にして、図９Ｂでは、ノード２が、Ｈｉｇｈ電圧に対応した電源電圧ＶＤＤにほぼ等しく、ノード１が、Ｌｏｗ電圧に対応したグランド（ＧＮＤ）に接地されている状態を表している。この時も図９Ａの状態と同じく、トランジスタ６および７のゲート端子にはＶｒが１．５Ｖである読み出しパルスが印加される。抵抗変化素子１は高抵抗状態（ＨＲ）である１００ｋΩであるため、ノード４の電位は、トランジスタの閾値電圧（Ｖｔｈ）が降下した０．６７Ｖとなる。一方、ノード３の電位は、トランジスタ６が完全なオン領域で動作するので、ほぼグランドレベルの０Ｖとなる。
ノード４の電位が０．６７Ｖの電圧があるのでトランジスタ９はＯＮ状態になり、ノード３の電位が０Ｖであるのでトランジスタ８はオフ状態となる。加算増幅回路２２のカレントミラー回路によって、トランジスタ９が流す電流は増幅され、当該電流は抵抗素子１２を流れ、加算増幅回路２２の出力端子は、図９Ａと同様にＨｉｇｈレベルになる。加算増幅回路２２の出力端子はノード２に帰還されているので、ノード２をＨｉｇｈ、ノード１をＬｏｗとしてラッチ回路の論理状態は復元される。すなわち、抵抗変化素子１がＨＲ状態にあるときは、ラッチ回路の論理状態が如何なる場合であっても、ノード２をＨｉｇｈ、ノード１をＬｏｗとしてラッチ回路の論理状態を復帰せしめる。
次に、図９Ｃでは、ノード１が、Ｈｉｇｈ電圧に対応した電源電圧ＶＤＤにほぼ等しく、ノード２が、Ｌｏｗ電圧に対応したグランド（ＧＮＤ）に接地されている状態を表している。この時、トランジスタ６および７のゲート端子には読み出し電圧（Ｖｒ）である１．５Ｖが印加される。抵抗変化素子１は低抵抗状態（ＬＲ）である５ｋΩにあるため、ノード３の電位は、トランジスタの閾値電圧（Ｖｔｈ）の電圧に加え、トランジスタ６のオン抵抗に起因する電圧降下分を加算した電圧が降下した値となり、具体的に０．１８Ｖとなる。一方、ノード４の電位はトランジスタ７が完全なオン領域で動作しているものの、オン抵抗が無視できないため、わずかに電圧降下が発生し０．１６Ｖとなる。
ノード３の電位はトランジスタ８に入力され、ノード４の電位はトランジスタ９に入力されるが、それぞれ、トランジスタ８および９をオンするための電圧より小さいため、トランジスタ８および９はともにオフ状態となる。よって、抵抗素子１２にながれる電流は少量となり、加算増幅回路２２の出力端子はＬｏｗレベルとなる。加算増幅回路２２の出力端子はノード２に帰還されているので、ノード２をＬｏｗ、ノード１をＨｉｇｈとしてラッチ回路の論理状態は復元される。
また、同様に、図９Ｄでは、ノード２が、Ｈｉｇｈ電圧に対応した電源電圧ＶＤＤにほぼ等しく、ノード１が、Ｌｏｗ電圧に対応したグランド（ＧＮＤ）に接地されている状態を表している。この時、トランジスタ６および７のゲート端子には、図９Ｃの状態と同様に、読み出し電圧（Ｖｒ）である１．５Ｖが印加される。抵抗変化素子１は低抵抗状態（ＬＲ）である５ｋΩにあるため、ノード４の電位は、トランジスタ７の閾値電圧（Ｖｔｈ）の電圧に加え、トランジスタ７のオン抵抗に起因する電圧降下分を加算した電圧が降下した値となり、具体的に０．１８Ｖとなる。一方、ノード３の電位は、トランジスタ６が完全なオン領域で動作しているものの、オン抵抗が無視できないため、わずかに電圧降下が発生し０．１６Ｖとなる。ノード３の電位はトランジスタ８に入力され、ノード４の電位はトランジスタ９に入力されるが、それぞれ、トランジスタ８および９をオンするための電圧より小さいため、トランジスタ８および９はオフ状態となる。よって、抵抗素子１２に流れる電流は少量となり、加算増幅回路２２の出力端子は、図９Ｃと同様にＬｏｗレベルとなる。加算増幅回路２２の出力端子はノード２に帰還されているので、ノード２をＬｏｗ、ノード１をＨｉｇｈとしてラッチ回路の論理状態は復元される。すなわち、抵抗変化素子１がＬＲ状態にあるときは、ラッチ回路の論理状態が如何なる場合であっても、ノード２をＬｏｗ、ノード１をＨｉｇｈとしてラッチ回路の論理状態を復帰せしめる。
つまり、図９Ａ〜図９Ｄに記載されたように、抵抗変化素子の状態がＨＲとＬＲの２種類と、ラッチ回路のノード１がハイレベルまたはローレベルとなる２種類とがあるので、合計４種類の組合せが存在する。抵抗状態を書き換えるときにトランジスタ６および７のゲート端子に印加する電圧よりも絶対値の小さな読み出し電圧（Ｖｒ）が、トランジスタ６および７のゲート端子にそれぞれ印加された場合に、加算増幅回路２２は、ノード３（第１のノード）の電位とノード４（第２のノード）の電位との加算値に応じて、ラッチ動作部の論理状態に相当するハイレベルまたはローレベルを出力する。前述した４種類の組合せ状態の何れの場合であっても、抵抗変化素子がＨＲ状態にあれば、ノード１（第３のノード）をローレベルにし、ノード２（第４のノード）をハイレベルに復帰せしめ、逆に抵抗変化素子がＬＲ状態にあればノード１（第３のノード）をハイレベルにし、ノード２（第４のノード）をローレベルに復帰せしめる。これにより、加算増幅回路２２は、抵抗変化素子１に記憶された抵抗状態から、インバータ回路２０および２１で構成されたラッチ動作部の論理状態を安定に復帰せしめる。
以上のように、本発明の実施の形態１に係る不揮発性ラッチ回路のリストア動作は、従来技術のようなラッチ回路の電源の立ち上がりを利用したリストア動作でない。よって、電源電圧が十分に安定化した状態、あるいはラッチ回路の動作中であっても極めて安定かつ確実にリストア動作が可能となる。なお、上述したＶｒおよび各ノードでの電圧値やカレントミラー回路のミラー比などの具体例は一例に過ぎず、抵抗変化素子１の特性や半導体プロセスの条件に応じて最適化されることは言うまでもない。
［抵抗変化素子のベリファイ（Ｖｅｒｉｆｙ)追加書き込み］
次に、本発明の実施の形態１における重要な機能であるベリファイ追加書き込み工程について説明する。既に述べたように、本発明に係る不揮発性ラッチ回路および不揮発性フリップフロップ回路に用いられる抵抗変化素子は、半導体プロセスの製造工程と非常に親和性が高く、ＣＭＯＳトランジスタを作製した後の工程で容易に作製できる。更には、動作が高速でデータ保持特性や書き換え回数の上限などといった信頼性も優れている。これらの特徴から、非常に高性能な不揮発性ラッチ回路を構成することが可能となる。
しかしながら、抵抗変化素子の書き込みにおいて所望の抵抗レベルに到達できないような、書き込み不具合が稀に発生する。この現象を、図１０Ａを用いて説明する。
図１０Ａは、特性の悪い抵抗変化素子についての、書き込み回数に対する規格化セル電流値をプロットしたグラフである。同図において、横軸は書き込み回数を表し、縦軸は書き込み後の規格化セル電流値を表し、ＬＲに書き込んだ後の規格化セル電流値を△でプロットし、ＨＲに書き込んだ後の規格化セル電流値を×でプロットしている。多くの場合、ＨＲ書き込み後は、規格化セル電流値が１０以下にあり、ＬＲ書き込み後は、規格化セル電流値が４０以上にある。しかし、規格化セル電流値が１０から４０の間の中間レベルにセットされた状態が、時おり発生していることが確認できる。
一方、図１０Ｂは、抵抗変化素子についての、追加書き込みを実行した場合の書き込み回数に対する規格化セル電流値をプロットしたグラフである。つまり、ＨＲの場合、一旦書き込んだ後の規格化セル電流値が１０より大きければ追加書き込みを実行し、ＬＲの場合、一旦書き込んだ後の規格化セル電流値が４０より小さければ、追加書き込みを実行する。このように、書き込み後の抵抗状態を確認することをベリファイといい、さらにベリファイした後に追加書き込み行うことをベリファイ追加書き込み処理という。これにより、図１０Ｂでは、規格化セル電流値が１０〜４０の間にセットされることが無く、広い検出ウインドウが確保された信頼性の高い書き込み状態が保障される。
次に、上述したベリファイ追加書き込み処理を、本発明に係る不揮発性ラッチ回路および不揮発性フリップフロップ回路に適用する場合について説明する。
図４において、比較回路２３の出力端子であるＤｉｆｆ端子は、コントローラ（図示せず）に接続されている。つまり、トランスミッションゲートＴＭＧ２がオフのときに加算増幅回路２２の出力とインバータ回路２０の入力とを比較して、等しい論理状態（ＨｉｇｈまたはＬｏｗ）であれば、Ｄｉｆｆ端子を経由してＬｏｗがコントローラに入力され、異なる論理状態であればＨｉｇｈが入力される。ここで、図１１のフローチャートに従って説明する。
図１１は、実施の形態１に係る不揮発性ラッチ回路のストア工程を説明するフローチャートである。
初めに、コントローラは、不揮発性ラッチ回路１００のトランスミッションゲートＴＭＧ１およびＴＭＧ２をオフし、Ｃｔｒｌ端子をＬｏｗ（ＧＮＤレベル）にした状態から、トランスミッションゲートＴＭＧ１のみをオンとし、Ｄ端子に入力されている論理状態をラッチ回路に取り込み、入力データをラッチする（Ｓ０１）。
次に、コントローラは、トランスミッションゲートＴＭＧ１およびＴＭＧ２をオフとし、Ｃｔｒｌ端子に書き込み電圧パルスＶｗを印加し、抵抗変化素子１にラッチ状態を記憶するためストア動作を実行する（Ｓ０２）。
次に、コントローラは、トランスミッションゲートＴＭＧ１およびＴＭＧ２をオフ状態としたまま、Ｃｔｒｌ端子に読み出し電圧Ｖｒを印加し、抵抗変化素子１から抵抗状態を読み出す（Ｓ０３）。これに応じて加算増幅回路２２は、ＨｉｇｈまたはＬｏｗを出力する。
ステップＳ０２において所望の書き込みが成功していれば、比較回路２３の２つの入力は一致しているので、コントローラは、Ｄｉｆｆ端子を経由してＬｏｗ信号を受け取る。一方、比較回路２３の２つの入力が不一致であれば、コントローラはＨｉｇｈ信号を受け取る。つまり、Ｄｉｆｆ端子がＨｉｇｈであれば（ステップＳ０４でＮｏ）、ステップＳ０２に戻り繰り返しストア動作を実行し、Ｄｉｆｆ端子がＬｏｗであれば（ステップＳ０４でＹｅｓ）、正常書き込みがなされたとしてストア処理を終了する。
つまり、上記コントローラは、第１リード／ライト制御回路に相当し、トランスミッションゲートＴＭＧ２をオフ状態として、加算増幅回路２２がラッチ動作部に向けて出力していない場合に、加算増幅回路２２が出力するハイレベルの電圧またはローレベルの電圧を、ラッチ動作部のラッチ状態と一致度の比較を実行させる。そして、当該比較結果が一致することにより、ラッチ動作部の現在の論理状態を表すべき抵抗変化素子１の抵抗状態と、加算増幅回路２２の出力である書き込みを実行した後の抵抗変化素子１の抵抗変化状態とが等しいことを示す場合は、書き込みを禁止する。さらに、ラッチ動作部の現在の論理状態を表すべき前記抵抗変化素子１の抵抗状態と、加算増幅回路２２の出力である書き込みを実行した後の抵抗変化素子１の抵抗変化状態とが異なることを示す場合には、書き込みを許可する。
以上のようなストア処理により、抵抗変化素子１がＨＲに書き込まれる場合は、少なくともリード判定点（高抵抗状態か低抵抗状態かを判定する読み出し電流等の基準値）に対してノード５が確実にＨｉｇｈとなるように高抵抗状態に書き込まれ、逆に抵抗変化素子１がＬＲに書き込まれる場合には、少なくともリード判定点に対してノード５が確実にＬｏｗとなるように低抵抗状態に書き込まれる。これにより、図１０Ａで説明した抵抗変化素子の書き損じの不具合を解消し、信頼性の高い不揮発性ラッチ回路または不揮発性フリップフロップ回路を提供できる。
図１２は、実施の形態１に係る変形例を示す不揮発性ラッチ回路の回路構成図である。同図に記載された不揮発性ラッチ回路１１０が、図３に記載された不揮発性ラッチ回路１００と異なる点は、抵抗変化素子１の抵抗変化の方向が異なり、それに伴ってノード５がトランスミッションゲートＴＭＧ２を介してインバータ回路２１の入力に接続されている点である。具体的には、抵抗変化素子１は、ノード１がＨｉｇｈでノード２がＬｏｗのときにストア動作を行うと抵抗変化素子１がＨＲ状態に変化し、逆にノード１がＬｏｗでノード２がＨｉｇｈのときにストア動作を行うと抵抗変化素子１がＬＲ状態に変化する。本構成においても、図３に記載された不揮発性ラッチ回路１００と同様の効果が奏される。つまり、抵抗変化素子１の２種類の状態（ＨＲおよびＬＲ）と、ラッチ回路のノード１の２種類のレベル（ハイレベルおよびローレベル）との組合せ状態の何れの場合であっても、抵抗変化素子１がＨＲ状態にあれば、ノード１（第３のノード）をハイレベルにし、ノード２（第４のノード）をローレベルに復帰せしめる。一方、逆に抵抗変化素子１がＬＲ状態にあればノード１（第３のノード）をローレベルにし、ノード２（第４のノード）をハイレベルに復帰せしめる。これにより、抵抗変化の向きが図３と異なる場合であっても、加算増幅回路２２は、抵抗変化素子１に記憶された抵抗状態から、インバータ回路２０および２１で構成されたラッチ動作部の論理状態を安定に復帰せしめる。
（実施の形態２）
次に、本発明の実施の形態２に係る不揮発性ラッチ回路２００について、図１３および図１４を用いて説明する。
図１３は、実施の形態２に係る不揮発性ラッチ回路の回路構成図である。同図において、図４と記号が等しいものは同じ機能であるので説明を省略する。図４と異なる点は、トランジスタ１０に対するゲート幅の比率が変更され、それぞれ、１：５の増幅比率となるトランジスタ３０と、１：２０の増幅比率となるトランジスタ３１とが追加され、トランスミッションゲートＴＭＧ３およびＴＭＧ４の選択により、トランジスタ１１、３０および３１の有する３種類の増幅率を任意に選択できる構成としている。
図１４は、実施の形態２に係る不揮発性ラッチ回路のブロック構成図である。同図は、図１３をブロック図標記したもので、記号が等しいものは同じ動作をする。また、表１は、加算増幅回路２２の増幅比率が、各モードに応じて如何に対応するかを示している。

表１に記載されたＣ１＝１、Ｃ２＝０は、トランスミッションゲートＴＭＧ３がオンでトランスミッションゲートＴＭＧ４がオフである状態であり、前述のトランジスタ１１が選択され、リストア処理を行うリードモードである。この場合、加算増幅回路２２の増幅比率は１：１０の通常比率が選択される。このときに抵抗変化素子がＨＲの場合にノード５がＨｉｇｈとなり、抵抗変化素子がＬＲの場合にノード５がＬｏｗとなるような判定点を第１リード判定点とする。
また、Ｃ１＝０、Ｃ２＝１、かつ、Ｑ＝１、ＱＢ＝０であるストア処理の場合は、ＨＲ書き込みモードとなりトランジスタ３０が選択される。この場合、加算増幅回路２２の増幅比率は１：５のＨＲ書き込み用比率が選択される。このときには、前述した第１リード判定点よりも更に高い抵抗レベルに対応する第２リード判定点がセットされることになる。これは、図１０Ｂで説明したように、規格化セル電流値１０をリード判定点にしたと同様の効果となり、第１リード判定点に対してセットされたＨＲ状態のレベルが所定のマージンを保つ様に書き込まれることとなる。
一方で、Ｃ１＝０、Ｃ２＝１、かつ、Ｑ＝０、ＱＢ＝１であるストア処理の場合は、ＬＲ書き込みモードとなりトランジスタ３１が選択される。この場合、加算増幅回路２２の増幅比率は１：２０のＬＲ書き込み用比率が選択される。このときには、前述した第１リード判定点よりも更に低い抵抗レベルに対応する第３リード判定点がセットされることになる。これは、図１０Ｂで説明したように、規格化セル電流値４０をリード判定点にしたと同様の効果となり、第１リード判定点に対してセットされたＬＲ状態のレベルが所定のマージンを保つ様に書き込まれることとなる。
以上のような書き込み処理を行うことにより、前述の第１リード判定点に対して所定のマージンを確保して、ＬＲ状態およびＨＲ状態の抵抗レベルへと抵抗変化素子が書き込まれるので、不揮発性ラッチ回路および不揮発性フリップフロップ回路、さらにはそれらを用いた不揮発性信号処理装置が、高温環境に保存されたりした場合に抵抗変化素子の抵抗値の劣化が発生しても、所望のデータ保持特性を確保できる。
なお、トランジスタ１０と、トランジスタ１１、トランジスタ３０およびトランジスタ３１との増幅比率の関係において、例示した増幅率は、これに限定されない。また、本発明の特徴は加算増幅回路２２の増幅率を、リストア処理における通常リード（ｎｏｒｍａｌ ｒｅａｄ）と、ストア処理におけるベリファイ追加書き込み時の確認リード（ｖｅｒｉｆｙ ｒｅａｄ）とで変更することにある。つまり、加算増幅回路２２は、抵抗変化素子１からラッチ動作部の論理状態を復帰せしめるために抵抗変化素子１の抵抗状態を表すハイレベルの電圧またはローレベルの電圧をラッチ動作部に向けて出力するような通常リードの場合には、第１の増幅比率（１：１０）により加算電流を増幅する。一方、抵抗変化素子１の抵抗状態を変化させるための書き込み動作の前後で、抵抗状態を確認するために抵抗変化素子１の抵抗状態を表すハイレベルの電圧またはローレベルの電圧を比較回路２３に向けて出力するような確認リードの場合には、上記第１の増幅比率と異なる第２の増幅比率（１：５または１：２０）により加算電流を増幅する。
このように加算増幅回路２２の増幅比率を変更する手法は、例示した方法に限定されず、種々の方法がある。例えば、トランジスタ１０の箇所にゲート幅が異なる複数のトランジスタを接続し、スイッチにより切り替えても良い。また、抵抗素子１２の抵抗値が異なる複数の抵抗素子を接続し、スイッチにより切り替えても良い。なお、本実施例でトランスミッションゲートＴＭＧ３およびＴＭＧ４がオフしたとき、トランジスタ１１または３０および３１のゲートがフローティングして動作が不安定となる場合があるが、この場合に電源電圧ＶＤＤにプルアップすることが望ましい。しかし、このことは従来技術に基づく設計事項につき、図示していない。
（実施の形態３）
次に、本発明の実施の形態３に係る不揮発性ラッチ回路を用いた不揮発性フリップフロップ回路について図１５Ａと図１５Ｂを用いて説明する。
図１５Ａは、実施の形態３に係る不揮発性Ｄフリップフロップ回路の回路構成図である。また、図１５Ｂは、実施の形態３における不揮発性Ｄフリップフロップ回路のブロック構成図である。図１５Ａに記載された不揮発性Ｄフリップフロップ回路１０４は、不揮発性Ｄラッチ回路１０２とＤラッチ回路１０３とを備える。Ｄラッチ回路１０３は、インバータ回路５０および５１と、トランスミッションゲートＴＭＧ６およびＴＭＧ７とを備える。Ｄラッチ回路１０３が有するインバータ回路５０の出力はインバータ回路５１の入力に接続され、インバータ回路５１の出力は、トランスミッションゲートＴＭＧ７を介してインバータ回路５０の入力に接続されている。すなわち、トランスミッションゲートＴＭＧ７がオン状態のときには、Ｄラッチ回路１０３は、一般的なインバータ回路をクロスカップル接続したラッチ回路となる。また、Ｄラッチ回路１０３のＤ２端子とインバータ回路５０の入力端子とは、トランスミッションゲートＴＭＧ６を介して接続される。Ｄラッチ回路１０３のＣｋ２端子に入力される制御信号がＨｉｇｈの場合には、トランスミッションゲートＴＭＧ６がオンでトランスミッションゲートＴＭＧ７がオフし、当該制御信号がＬｏｗの場合には、トランスミッションゲートＴＭＧ６がオフでトランスミッションゲートＴＭＧ７がオンする。Ｄラッチ回路は一般的な教科書に記載された周知の技術であるので詳細は省略するが、Ｃｋ２に入力されるクロック信号がＨｉｇｈのときにＤ２端子に入力されたデータをラッチするように動作する。
一方、不揮発性Ｄラッチ回路１０２のうち、図１４に記載された不揮発性ラッチ回路と記号が同じものは等しい動作を行うので説明を省略する。図１４に記載された不揮発性ラッチ回路と異なる点は、インバータ回路２１の出力が、トランスミッションゲートＴＭＧ５を介してインバータ回路２０の入力に接続されていること、および、Ｃｋ１端子に入力される制御信号がＨｉｇｈのときトランスミッションゲートＴＭＧ１がオンでトランスミッションゲートＴＭＧ５がオフし、ＬｏｗのときトランスミッションゲートＴＭＧ１がオフでトランスミッションゲートＴＭＧ５がオンすることである。つまり、ｉＣｔｒｌ端子がＬｏｗで、Ｒ端子から入力される信号がＬｏｗであれば、トランジスタ６および７とトランスミッションゲートＴＭＧ２とはオフするので、動作に関与する回路ブロックはインバータ回路２０および２１と、トランスミッションゲートＴＭＧ１およびＴＭＧ５のみになる。すなわち、不揮発性Ｄラッチ回路１０２は、Ｄラッチ回路１０３と同様に機能する。
さらに、不揮発性Ｄラッチ回路１０２の出力Ｑ１は、Ｄラッチ回路１０３の入力端子Ｄ２に入力される。Ｃｌｏｃｋ信号と制御信号ＧとをＯＲした第１のＯＲ信号と、ＶＳ端子の反転信号とをＡＮＤしたものが、Ｄラッチ回路１０３のＣｋ２端子に入力され、上記第１のＯＲ信号の反転信号が、不揮発性Ｄラッチ回路１０２のＣｋ１端子に入力されている。上記ｉＣｔｒｌ端子は、トランスミッションゲートＴＭＧ９を介してＣｔｒｌ端子に接続されるとともに、ｉＣｔｒｌ端子はトランスミッションゲートＴＭＧ１０を介してグランドに接続される。さらに、ＶＲ端子とＤラッチ回路１０３の出力であるＱ２とのＯＲを取ったｉＶＲ信号がＨｉｇｈのときトランスミッションゲートＴＭＧ９がオンでトランスミッションゲートＴＭＧ１０がオフし、ｉＶＲ信号がＬｏｗのときにはトランスミッションゲートＴＭＧ９がオフでトランスミッションゲートＴＭＧ１０がオンする。さらに、比較回路２３の出力は、トランスミッションゲートＴＭＧ８を介して、インバータ回路５０の入力と接続され、ＶＳ端子からの制御信号がＨｉｇｈときにトランスミッションゲートＴＭＧ８がオンし、ＬｏｗのときにトランスミッションゲートＴＭＧ８がオフする。
このような回路構成において、ＶＳ端子がＬｏｗ（トランスミッションゲートＴＭＧ８がオフ）で、ＶＲ端子がＨｉｇｈ（トランスミッションゲートＴＭＧ９がオン、トランスミッションゲートＴＭＧ１０がオフ）で、Ｇ端子がＬｏｗであるときに、Ｃｌｏｃｋ端子から入力された信号がＬｏｗからＨｉｇｈに変化する場合に、Ｄｉｎ端子の信号が、不揮発性Ｄラッチ回路１０２とＤラッチ回路１０３に入力され、Ｑｏｕｔ端子に伝達される。すなわち、Ｃｌｏｃｋ信号のＬｏｗからＨｉｇｈに切り替わる立ち上がりエッジで、データラッチの状態が更新され、入力信号が出力端子へと伝播する機能をもつ不揮発性Ｄフリップフロップ回路１０４として動作する。このようなＤラッチ回路を２つ組み合わせたＤ型フリップフロップ回路は、一般的な周知の技術であるので、フリップフロップとしての動作の詳細な説明は省略する。
［リストア動作］
次に、本実施の形態における不揮発性Ｄフリップフロップ回路１０４のリストア動作について説明する。図１５Ａの不揮発性Ｄフリップフロップ回路１０４において、ＶＳ端子はＬｏｗに固定され、Ｇ端子はＨｉｇｈに固定される。これにより、トランスミッションゲートＴＭＧ８はオフとなり、Ｃｋ１はＬｏｗおよびＣｋ２はＨｉｇｈとなるので、トランスミッションゲートＴＭＧ１はオフ、ＴＭＧ５はオン、ＴＭＧ６はオンおよびＴＭＧ７はオフとなる。さらに、ＶＲ端子はＨｉｇｈ、Ｒ端子はＨｉｇｈ、Ｃ端子はＨｉｇｈに固定され、トランスミッションゲートＴＭＧ９はオン、ＴＭＧ１０はオフおよびＴＭＧ２はオンとなる。上記回路状態において、Ｃｔｒｌ端子よりリード電圧が印加されると、実施の形態１で説明したように、加算増幅回路２２により、抵抗変化素子１に記憶された抵抗状態に従って不揮発性Ｄラッチ回路１０２の状態が復元される。さらに、不揮発性Ｄラッチ回路１０２の出力Ｑ１はＤ２に入力されており、インバータ回路５０および５１の状態も確定し、出力Ｑ２およびＱｏｕｔに、ストア直前の不揮発性Ｄフリップフロップ回路１０４の状態が復元される。
［ストア動作］
次に、本実施の形態における不揮発性Ｄフリップフロップ回路１０４のストア動作について説明する。まず、ストア前の確認リード動作（Ｖｅｒｉｆｙ Ｒｅａｄ)について述べる。図１５Ａの不揮発性Ｄフリップフロップ回路１０４において、ＶＳ端子はＨｉｇｈに固定され、Ｇ端子はＨｉｇｈに固定される。これによりトランスミッションゲートＴＭＧ８はオンとなり、Ｃｋ１はＬｏｗおよびＣｋ２はＬｏｗとなるので、トランスミッションゲートＴＭＧ１はオフ、ＴＭＧ５はオン、ＴＭＧ６はオフおよびＴＭＧ７はオンとなる。さらに、ＶＲ端子はＨｉｇｈ、Ｒ端子はＬｏｗ、トランスミッションゲートＴＭＧ９はオン、ＴＭＧ１０はオフおよびＴＭＧ２はオフとなる。また、Ｃ端子はＬｏｗに固定され、不揮発性Ｄラッチ回路１０２内の加算増幅回路２２の増幅比率は、実施の形態２で説明したように、書き込み用リード判定点（第２または第３リード判定点）となる。上記回路状態において、Ｃｔｒｌ端子よりリード電圧が印加されると、実施の形態２で説明したように、加算増幅回路２２により、抵抗変化素子１に記憶された抵抗状態がＨＲ状態であれば、ノード５にＨｉｇｈが出力され、抵抗変化素子１に記憶された抵抗状態がＬＲ状態であれば、ノード５にＬｏｗが出力される。このとき、インバータ回路２０およびインバータ回路２１で構成されるラッチ回路のラッチ状態が、ノード２がＨｉｇｈでノード１がＬｏｗの状態にあるならば、そのときのストア動作は抵抗変化素子１にＨＲを書き込むこととなる。これを“ＨＲ書き込みのラッチ状態”と称すると、上述のストア前の確認リード動作によってノード５がＨｉｇｈとなるような抵抗変化素子１である場合には、書き込みが不要である。また同様に、インバータ回路２０およびインバータ回路２１で構成されるラッチ回路のラッチ状態が、ノード２がＬｏｗでノード１がＨｉｇｈの状態にあるならば、そのときのストア動作は抵抗変化素子１にＬＲを書き込むこととなる。これを“ＬＲ書き込みのラッチ状態”とすると、上述のストア前の確認リード動作によってノード５がＬｏｗとなるような抵抗変化素子１である場合は、書き込みが不要である。そして、“ＨＲ書き込みのラッチ状態”でノード５がＨｉｇｈであれば、比較回路２３の入力はともにＨｉｇｈで等しくなり出力がＬｏｗとなる。同様に“ＬＲ書き込みのラッチ状態”でノード５がＬｏｗであれば、比較回路２３の入力はともにＬｏｗで等しくなり出力がＬｏｗとなる。このとき、比較回路２３の出力であるＤｉｆｆ信号は、トランスミッションゲートＴＭＧ８を介してインバータ回路５０に入力され、Ｄラッチ回路１０３にラッチされ、インバータ回路５１の出力もＬｏｗを出力する。そして、次にストア動作を実行する前にＶＲ端子をＨｉｇｈからＬｏｗにする。このときインバータ回路５１の出力であるＱ２信号もＬｏｗであるので、ｉＶＲはＬｏｗとなり、トランスミッションゲートＴＭＧ１０がオンでトランスミッションゲートＴＭＧ９がオフである。この状態によれば、Ｃｔｒｌ端子から書き込みパルスが入力されても、ｉＣｔｒｌノードは、Ｌｏｗに固定され抵抗変化素子１への書き込みが実行されない。すなわち、既に抵抗変化素子の抵抗状態が、既に書き込みを行う目標の抵抗状態と等しければ、書き込み行為が実行されない。このため不必要な追加書き込みがなくなり、素子へのストレスが軽減され、素子の寿命が増大できるとともに、同じ方向に複数回書き込むことによって極度に高抵抗または低抵抗に推移させて、正常な抵抗変化ができなくなるような不具合の発生も防止する。
次に、抵抗変化素子１の抵抗状態と、書き込みを行う目標の抵抗状態とが異なる場合について述べる。上述したように“ＨＲ書き込みのラッチ状態”でノード５がＬｏｗであれば、比較回路２３の入力は異なり出力がＨｉｇｈとなる。同様に“ＬＲ書き込みのラッチ状態”でノード５がＨｉｇｈであれば、比較回路２３の入力は異なり出力がＨｉｇｈとなる。このとき、比較回路２３の出力であるＤｉｆｆ信号は、トランスミッションゲートＴＭＧ８を介してインバータ回路５０に入力され、Ｄラッチ回路１０３にラッチされ、インバータ回路５１の出力もＨｉｇｈを出力する。そして、次にストア動作を実行する前にＶＲ端子をＨｉｇｈからＬｏｗにする。このときインバータ回路５１の出力であるＱ２信号はＨｉｇｈであるので、ｉＶＲはＨｉｇｈとなり、トランスミッションゲートＴＭＧ１０がオフでトランスミッションゲートＴＭＧ９がオンである。この状態によれば、Ｃｔｒｌ端子から書き込みパルスが入力されると、それに従って抵抗変化素子１への書き込みが実行される。書き込みの動作については実施の形態１と同じなので説明を省略する。
図１５Ａにおいて、比較回路２３の出力であるＤｉｆｆ端子は、コントローラ（図示せず）に接続されている。つまり、上記コントローラは、比較回路２３の出力をラッチするＤラッチ回路１０３の出力に基づいて、トランジスタ６および７のゲート電圧を制御する第２または第３リード／ライト制御回路である。
このように、ストア前のリード動作と書き込み動作とを交互に行うことで、抵抗変化素子１が、所望の抵抗値レベルまで追加書き込みが実行され、目標とする抵抗レベルに到達した時点で書き込み動作が自動的に禁止されるように機能する。これは、不揮発性ディジタル回路を本実施の形態に係る不揮発性Ｄフリップフロップ回路１０４を用いて構成した場合に、同時に複数のストア動作を制御するときに極めて有効である。このときの具体例については、実施の形態４で説明する。
なお、本実施の形態において、２つのＤラッチ回路から構成されるＤフリップフロップ回路において、抵抗変化素子１を用いた不揮発性Ｄフリップフロップ回路１０４を例示したが、これに限定されるものではない。実施の形態３では、正常に書き込みが実行されたものから、書き込みパルスの信号入力を自動的に遮断する機能が大きな特徴である。この機能の具現化においては、書き込みが正常であったか異常であったかの結果を保持するラッチ回路があればよい。本実施の形態の具体例では、このラッチ回路をＤ型フリップフロップの次段のラッチ回路を共用することで回路の増加を抑制している。従って、特に回路および装置上に自由度があれば、この構成限定されない。
（実施の形態４）
本発明の実施の形態４について、図１６を用いて説明する。
図１６は、実施の形態４に係る不揮発性信号処理装置の１構成例を示すブロック構成図である。同図に記載された不揮発性Ｄフリップフロップ回路１０４は、実施の形態３の図１５Ｂに記載された不揮発性Ｄフリップフロップ回路１０４と等しい構成であるので、詳細な説明を省略する。図１６に記載された不揮発性信号処理装置７０は、組合せ論理回路Ａ〜Ｃと、各組合せ論理回路の出力を不揮発性Ｄフリップフロップ回路Ａ〜Ｃでラッチするような一般的なディジタル信号処理の構成を示している。通常の信号処理を行う時には、不揮発性Ｄフリップフロップ回路Ａ〜Ｃを、既に説明したラッチモードで動作させ、Ｃｌｏｃｋ端子にクロック信号を入力することで、クロック同期の信号処理が実行される。
また、制御回路７１からは、全ての不揮発性Ｄフリップフロップ回路にＧ、Ｒ、Ｃ、ＶＲ、ＶＳおよびＣｔｒｌの信号が送られており、既に説明したように全ての不揮発性Ｄフリップフロップ回路に対して一斉にストア動作およびリストア動作を実行できる。ストア動作およびリストア動作における各信号の制御方法は、実施の形態１〜３で述べたものと等しいので詳細な説明は省略する。
本実施の形態における特徴は、各不揮発性Ｄフリップフロップ回路のラッチ状態を抵抗変化素子１に記憶せしめるストア処理にある。既に述べたように、抵抗変化素子１の書き込みにおいては、稀に図１０Ａに示すような書き込み不具合が発生する。これに対し、図１６のような不揮発性Ｄフリップフロップ回路を複数用いた不揮発性信号処理装置７０では、そのうちの１つでも書き込み不具合が発生すると、正確にストア前の装置状態に復帰できず、信号処理の連続性が保たれない。すなわち、不揮発性信号処理装置としての所望の動作が保障されないこととなる。図１６において不揮発性Ｄフリップフロップ回路ＡのＤｉｆｆ端子の出力信号Ｄｉｆｆ１と、不揮発性Ｄフリッププロップ回路ＢのＤｉｆｆ端子の出力信号Ｄｉｆｆ２と、不揮発性Ｄフリップフロップ回路ＣのＤｉｆｆ端子の出力信号Ｄｉｆｆ３とは、全てをＯＲしてＤｉｆｆＩＮとなり制御回路７１に入力されている。実施の形態３で説明したように、正常な書き込みが実行された後の確認のリード動作が実行されるとＤｉｆｆ端子にはＬｏｗが出力され、不具合のある書き込みがなされた場合は、Ｄｉｆｆ端子にＨｉｇｈが出力される。すなわち、全ての不揮発性Ｄフリッププロップ回路が正常に書き込まれるとＤｉｆｆＩＮはＬｏｗとなり、制御回路７１はストア動作を終了する。一方、ＤｉｆｆＩＮがＨｉｇｈであるうちは、書き込み動作と確認リード動作とを繰り返す。このとき、正常書き込みが完了した不揮発性Ｄフリップフロップ回路から順に、Ｃｔｒｌ端子から入力される書き込みパルスが遮断され、不必要な書き込み行為が実行されない。つまり、制御回路７１は、上記３個の不揮発性Ｄフリップフロップ回路のそれぞれに含まれる比較回路２３の出力信号を統合して、上記３個の不揮発性Ｄフリップフロップ回路の有する全ての抵抗変化素子１への書き込み動作が正常に終了することを監視し、上記３個の不揮発性Ｄフリップフロップ回路に対し、抵抗変化素子１への書き込み動作および抵抗変化素子１からの読み出し動作の制御を行う。
以上のように、本発明に係る不揮発性Ｄフリップフロップ回路を用いた不揮発性信号処理装置７０の構成によれば、それぞれの不揮発性Ｄフリップフロップ回路Ａ〜Ｃに含まれる抵抗変化素子１の書き込み動作が、１つずつに正常に完了したかを確認しながら実行される。このため、書き込み不具合が発生したままにストア動作を終了することが無く、確実に所望のフリップフロップのラッチ状態を保存できる。また、正常書き込みが完了した不揮発性Ｄフリップフロップ回路から順に書き込みパルスが自動的に遮断されるので、制御回路７１からの各種制御信号は全ての不揮発性Ｄフリップフロップ回路に対して共通にでき、配線数を極力少なくできる。このことは、装置本来の機能に由来する信号処理回路以外の冗長領域を少なくできる利点がある。
以上、本発明に係る不揮発性ラッチ回路、不揮発性フリップフロップ回路および不揮発性信号処理装置について実施に形態１〜４に基づき説明したが、本発明に係る不揮発性ラッチ回路、不揮発性フリップフロップ回路および不揮発性信号処理装置は、上述した実施の形態１〜４に限定されるものではない。実施の形態１〜４に対して、本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る不揮発性ラッチ回路、不揮発性フリップフロップ回路および不揮発性信号処理装置を内蔵した各種機器も本発明に含まれる。
なお、実施の形態１に記載された第１リード／ライト制御回路と、実施の形態２に記載された第２および第３リード／ライト制御回路とは、同一の制御回路に組み込まれていてもよいし、また、実施の形態４に記載された制御回路７１が、上記第１リード／ライト制御回路および第２および第３リード／ライト制御回路を含んでもよい。
なお、上記の各実施の形態においては、抵抗変化層を構成する酸化物層はタンタル酸化物の積層構造で構成されていたが、実施の形態１でも述べたように、例えば、ハフニウム（Ｈｆ）酸化物の積層構造やジルコニウム（Ｚｒ）酸化物の積層構造などであってもよい。
ハフニウム酸化物の積層構造を採用する場合は、第１のハフニウム酸化物の組成をＨｆＯｘとし、第２のハフニウム酸化物の組成をＨｆＯｙとすると、０．９≦ｘ≦１．６程度であって、ｙが１．８＜ｙ＜２．０程度で、第２のハフニウム酸化物の膜厚は３ｎｍ以上、４ｎｍ以下であってもよい。
また、ジルコニウム酸化物の積層構造を採用する場合は、第１のジルコニウム酸化物の組成をＺｒＯｘとし、第２のジルコニウム酸化物の組成をＺｒＯｙとすると、０．９≦ｘ≦１．４程度であって、ｙが１．９＜ｙ＜２．０程度で、第２のジルコニウム酸化物の膜厚は１ｎｍ以上、５ｎｍ以下であってもよい。
また、金属材料で構成される酸化物層としては、抵抗変化を発現する主たる抵抗変化層として、タンタル等の酸化物層が含まれていればよく、これ以外に例えば微量の他元素が含まれていても構わない。抵抗値の微調整等で、他元素を少量、意図的に含めることも可能であり、このような場合も本発明の範囲に含まれるものである。例えば、抵抗変化層に窒素を添加すれば、抵抗変化層の抵抗値が上がり、抵抗変化の反応性を改善できる。
本発明の不揮発性ラッチ回路、不揮発性フリップフロップ回路および不揮発性信号処理装置は、不揮発性のシステムＬＳＩ、ＣＰＵおよびマイクロプロセッサに応用でき、また、電源を遮断する直前の動作状態に完全に復元することが要求されるエレクトロニクス製品に応用でき、産業上有用である。
１、５００、７１１、７１２、８１１、８１２ 抵抗変化素子
２、３、４、５、６、７、８、９、１０、１１、３０、３１ トランジスタ
１２ 抵抗素子
２０、２１、５０、５１、６１１、６１２、８２１、８２２ インバータ回路
２２ 加算増幅回路
２３ 比較回路
７０ 不揮発性信号処理装置
７１ 制御回路
１００、１１０、２００、６００、７００、８００ 不揮発性ラッチ回路
１０２ 不揮発性Ｄラッチ回路
１０３ Ｄラッチ回路
１０４ 不揮発性Ｄフリップフロップ回路
５０１ 第１電極層
５０２ 第１抵抗変化層
５０３ 第２抵抗変化層
５０４ 第２電極層
５０５ ゲート酸化膜層を有するゲート
５０６ ソース／ドレイン領域
５０７ プラグ層
５０８ 金属配線層
６０１ センス・ラッチ回路
６０２ 書込電流生成回路
６２１、６２３、６２５、６２６ ｐ型ＭＯＳＦＥＴ
６２２、６２４、６２７、６２８、６２９、６３０、６３１、６３２ ｎ型ＭＯＳＦＥＴ
ＴＭＧ１、ＴＭＧ２、ＴＭＧ３、ＴＭＧ４、ＴＭＧ５、ＴＭＧ６、ＴＭＧ７、ＴＭＧ８、ＴＭＧ９、ＴＭＧ１０ トランスミッションゲート

Claims (10)

  1. 第１の論理反転回路と、入力端子が前記第１の論理反転回路の出力端子に接続され出力端子が前記第１の論理反転回路の入力端子に接続された第２の論理反転回路とで構成されたラッチ動作部を備える不揮発性ラッチ回路であって、
    第１端子と第２端子と第１制御端子とを有し、前記第１制御端子の電圧により前記第１端子と前記第２端子との間の導通状態を制御する第１トランジスタと、
    第３端子と第４端子と第２制御端子とを有し、前記第２制御端子の電圧により前記第３端子と前記第４端子との間の導通状態を制御する第２トランジスタと、
    金属酸化物で構成された酸化物層を第１および第２の電極で挟んだ構造である抵抗変化素子と、を備え、
    前記第１トランジスタの前記第１端子と前記抵抗変化素子の前記第１の電極とが第１のノードを介して接続され、前記第２のトランジスタの前記第４端子と前記抵抗変化素子の前記第２の電極とが第２のノードを介して接続され、
    前記第１の論理反転回路の前記出力端子と前記第１のトランジスタの前記第２端子とが第３のノードを介して接続され、前記第２の論理反転回路の前記出力端子と前記第２のトランジスタの前記第３端子とが第４のノードを介して接続され、
    前記抵抗変化素子は、前記第１の電極から前記第２の電極へ電流が流れる向きに所定の第１電圧より大きい第１書き込み電圧を前記第１の電極および前記第２の電極間に印加することで第１の抵抗状態に推移し、前記第２の電極から前記第１の電極へ電流が流れる向きに所定の第２電圧より大きな第２書き込み電圧を前記第１の電極および前記第２の電極間に印加することで前記第１の抵抗状態より大きな抵抗値となる第２の抵抗状態に推移し、
    さらに、前記不揮発性ラッチ回路は、
    前記第１制御端子および前記第２制御端子に、前記第１電圧および前記第２電圧より絶対値の小さな電圧を印加することにより得られる前記第１のノードの電位と前記第２のノードの電位との加算値に基づいて、前記抵抗変化素子の抵抗状態を表すハイレベルの電圧またはローレベルの電圧を前記ラッチ動作部に向けて出力することにより、前記ラッチ動作部の論理状態を復帰せしめる加算増幅回路と、
    前記加算増幅回路が前記ハイレベルの電圧またはローレベルの電圧を前記ラッチ動作部に向けて出力していない場合に、前記加算増幅回路の出力と前記第１の論理反転回路または前記第２の論理反転回路の出力との一致度の比較結果に基づいてハイレベルまたはローレベルの電圧を出力する比較回路とを備える
    不揮発性ラッチ回路。
  2. 前記比較回路による前記比較結果が一致することにより、前記ラッチ動作部の現在の論理状態を表すべき前記抵抗変化素子の抵抗状態と、前記加算増幅回路の出力である書き込みを実行した後の前記抵抗変化素子の抵抗変化状態とが等しいことを示す場合は、書き込みを禁止し、
    前記比較回路による前記比較結果が不一致であることにより、前記ラッチ動作部の現在の論理状態を表すべき前記抵抗変化素子の抵抗状態と、前記加算増幅回路の出力である書き込みを実行した後の前記抵抗変化素子の抵抗変化状態とが異なることを示す場合には、書き込みを許可する第１リード／ライト制御回路を備える
    請求項１に記載の不揮発性ラッチ回路。
  3. 前記加算増幅回路は、前記加算値を増幅することにより、前記抵抗変化素子の抵抗状態を表すハイレベルの電圧またはローレベルの電圧を出力し、
    前記抵抗変化素子から前記ラッチ動作部の論理状態を復帰せしめるために前記抵抗変化素子の抵抗状態を表すハイレベルの電圧またはローレベルの電圧を前記ラッチ動作部に向けて出力する通常リードの場合には、第１の増幅比率により前記加算値を増幅し、
    前記抵抗変化素子の抵抗状態を変化させるための書き込み動作の前後で、前記抵抗状態を確認するために前記抵抗変化素子の抵抗状態を表すハイレベルの電圧またはローレベルの電圧を前記比較回路に向けて出力する確認リードの場合には、前記第１の増幅比率と異なる第２の増幅比率により前記加算値を増幅する
    請求項１に記載の不揮発性ラッチ回路。
  4. 前記酸化物層は、第１の金属で構成される第１酸化物層と、第２の金属で構成される第２酸化物層との積層構造を含み、
    前記第１酸化物層の酸素不足度は、前記第２酸化物層の酸素不足度より大きく、
    前記第２の電極と前記第２酸化物層とが接し、前記第１の電極と前記第１酸化物層とが接している
    請求項１〜３のいずれか１項に記載の不揮発性ラッチ回路。
  5. 前記第１酸化物層は、ＴａＯｘ（但し、０＜ｘ＜２.５）で表される組成を有する第１タンタル酸化物層である
    請求項４に記載の不揮発性ラッチ回路。
  6. 前記第２酸化物層は、ＴａＯｙ（但し、ｘ＜ｙ）で表される組成を有する第２タンタル酸化物層である
    請求項４に記載の不揮発性ラッチ回路。
  7. 前記第２の電極の材料は、前記第１の電極の材料よりも標準電極電位が高い
    請求項１〜６のいずれか１項に記載の不揮発性ラッチ回路。
  8. さらに、
    前記比較回路の出力をラッチするラッチ回路と、
    前記ラッチ回路の出力に基づいて、前記第１制御端子および前記第２制御端子に印加される電圧を制御する第２リード／ライト制御回路とを備える
    請求項１〜７のいずれか１項に記載の不揮発性ラッチ回路。
  9. クロックトリガー型の不揮発性フリップフロップ回路であって、
    請求項１〜７のいずれか１項に記載の不揮発性ラッチ回路である第１のラッチ回路と、
    前記第１のラッチ回路と直列に接続され、入力信号をラッチする機能と、前記比較回路の出力信号をラッチする機能とを兼用する第２のラッチ回路と、
    前記比較回路の出力をラッチしたラッチ信号に基づいて前記第１のラッチ回路の書き込みを制御する第３リード／ライト制御回路とを備える
    不揮発性フリップフロップ回路。
  10. 請求項９に記載のＮ（Ｎは２以上の自然数）個の不揮発性フリップフロップ回路と、
    前記Ｎ個の不揮発性フリップフロップ回路のそれぞれに含まれる前記比較回路の出力信号を統合して、前記Ｎ個の不揮発性フリップフロップ回路の有する全ての前記抵抗変化素子への書き込み動作が正常に終了することを監視し、前記Ｎ個の不揮発性フリップフロップ回路に対し、前記抵抗変化素子への書き込み動作および前記抵抗変化素子からの読み出し動作の制御を行う制御回路とを備える
    不揮発性信号処理装置。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101920719B1 (ko) * 2012-11-19 2019-02-13 삼성전자주식회사 논리 장치, 논리 장치를 포함하는 디지털 필터 및 논리 장치를 제어하는 방법
US20140149773A1 (en) * 2012-11-29 2014-05-29 Agency For Science, Technology And Research Latch circuit and data processing system
KR101925448B1 (ko) * 2012-12-17 2018-12-05 에스케이하이닉스 주식회사 가변 저항 메모리 장치 및 그 제조 방법
FR3002070B1 (fr) * 2013-02-08 2016-06-24 Commissariat Energie Atomique Procede de preprogrammation d'une cellule memoire a changement de phase et cellule memoire a changement de phase
KR102115427B1 (ko) * 2013-02-28 2020-05-28 에스케이하이닉스 주식회사 반도체 장치, 프로세서, 시스템 및 반도체 장치의 동작 방법
JP2015060891A (ja) 2013-09-17 2015-03-30 株式会社東芝 記憶装置
TWI573395B (zh) * 2015-03-10 2017-03-01 新唐科技股份有限公司 輸入輸出緩衝電路
CN107615389B (zh) * 2016-02-25 2021-04-13 慧与发展有限责任合伙企业 忆阻乘法器件、用于复数乘法累加运算的方法及忆阻阵列
US9779812B1 (en) * 2016-03-17 2017-10-03 Toshiba Memory Corporation Semiconductor memory device
US9722584B1 (en) * 2016-04-20 2017-08-01 National Tsing Hua University Non-volatile latch
JP7007173B2 (ja) * 2016-12-16 2022-01-24 ソニーセミコンダクタソリューションズ株式会社 半導体装置
GB201708512D0 (en) 2017-05-26 2017-07-12 Univ Southampton Tunable cmos circuit, template matching module, neural spike recording system, and fuzzy logic gate
TWI684178B (zh) * 2017-12-13 2020-02-01 湯朝景 1t1d dram細胞以及用於動態隨機存取記憶體的存取方法及相關的裝置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4282919B2 (ja) 2001-04-27 2009-06-24 インターナショナル・ビジネス・マシーンズ・コーポレーション レジスタ
JP3834787B2 (ja) 2001-11-22 2006-10-18 インターナショナル・ビジネス・マシーンズ・コーポレーション 不揮発性ラッチ回路
CN100481259C (zh) 2002-11-01 2009-04-22 松下电器产业株式会社 使用变阻元件的非易失性双稳态多谐振荡器电路的驱动方法
JP3835455B2 (ja) * 2003-02-21 2006-10-18 松下電器産業株式会社 不揮発性ラッチの駆動方法
US7336525B2 (en) 2004-10-18 2008-02-26 Kabushiki Kaisha Toshiba Nonvolatile memory for logic circuits
JPWO2006137111A1 (ja) 2005-06-20 2009-01-08 富士通株式会社 不揮発性半導体記憶装置及びその書き込み方法
JP4231887B2 (ja) 2006-09-28 2009-03-04 株式会社東芝 不揮発ラッチ回路および不揮発性フリップフロップ回路
KR101083166B1 (ko) 2007-06-05 2011-11-11 파나소닉 주식회사 비휘발성 기억 소자 및 그 제조 방법, 및 그 비휘발성 기억소자를 이용한 비휘발성 반도체 장치
KR101060793B1 (ko) 2007-10-15 2011-08-30 파나소닉 주식회사 비휘발성 기억 소자 및 이 비휘발성 기억 소자를 이용한 비휘발성 반도체 장치
WO2009060625A1 (ja) 2007-11-08 2009-05-14 Panasonic Corporation 不揮発性ラッチ回路および不揮発性フリップフロップ回路
WO2011121971A1 (ja) 2010-03-30 2011-10-06 パナソニック株式会社 不揮発性記憶装置及び不揮発性記憶装置への書き込み方法
WO2012098897A1 (ja) * 2011-01-20 2012-07-26 パナソニック株式会社 不揮発性ラッチ回路および不揮発性フリップフロップ回路
JP5075294B2 (ja) * 2011-02-07 2012-11-21 パナソニック株式会社 不揮発性ラッチ回路、不揮発性フリップフロップ回路および不揮発性信号処理装置

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