JP2016511606A - 集積回路の二重ランダムビットジェネレータに基づく改ざん防止システム - Google Patents
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Abstract
Description
この本開示は、参照によりここにその全体が取り込まれる2013年3月1日に出願された「DUAL PSEUDO−RANDOM BITS GENERATOR−BASED ACTIVE MESH WIRE ANTI−TAMPER SYSTEM FOR INTEGRATED CIRCUITS」と題された米国仮出願61/771,511の利益を要求する。
Claims (20)
- メッシュブロックにおける第1および第2の数のジェネレータをそれぞれ使用して第1および第2の数を生成する段階と、
前記メッシュブロックから出力信号を生成するために前記第1の数を前記第2の数と比較する段階と、を備え、
前記出力信号は、前記メッシュブロック上での不正行為の発生を示す、方法。 - 前記第1および第2の数は、第1および第2の疑似乱数であり、それぞれ第1および第2の線形フィードバックシフトレジスタ(LFSR)を使用して生成される、請求項1に記載の方法。
- 前記第1および第2の数は、第1および第2の疑似乱数であり、前記第1および第2の数のジェネレータは、それぞれ、第1および第2の疑似乱数のジェネレータ(PRNG)であり、
第1の複数のメッシュワイヤを通じて前記第1の疑似乱数を示す第1の複数の疑似ランダム信号をメッシュバッファに送信する段階と、
前記メッシュバッファを使用して前記第1の複数の疑似ランダム信号を複数の修正信号に変換する段階と、
をさらに備える、請求項1に記載の方法。 - 前記第1の複数の疑似ランダム信号を前記複数の修正信号に変換する段階は、前記複数の修正信号を生成するために前記第1の複数の疑似ランダム信号を反転する段階を含む、請求項3に記載の方法。
- 前記第1の疑似乱数を前記第2の疑似乱数と比較する段階は、
第1の複数の入力信号を生成するために、コンパレータ内で前記複数の修正信号を反転する段階であり、前記第1の複数の入力信号は、それぞれ、前記第1の複数の疑似ランダム信号のそれらに対応する複数の論理値を有する、段階と、
前記第1の複数の入力信号を、前記第2の疑似乱数を示す第2のPRNGからの第2の複数の入力信号と比較する段階と、
を含む、請求項4に記載の方法。 - 前記第1の疑似乱数を前記第2の疑似乱数と比較する段階は、前記第1の複数の入力信号を前記第2の複数の入力信号と並行して比較する段階をさらに含む、請求項5に記載の方法。
- 前記メッシュバッファから延びる第2の複数のメッシュワイヤのうちの第1のメッシュワイヤを介して前記メッシュバッファから前記複数の修正信号のうちの第1の修正信号を出力する段階と、
前記第2の複数のメッシュワイヤのうちの第2のメッシュワイヤを介して前記メッシュバッファから前記複数の修正信号のうちの第2の修正信号を出力する段階と、
をさらに備える、請求項3に記載の方法。 - 前記メッシュブロックは、第1のメッシュブロックであり、前記出力信号は、第1の出力信号であり、
第2のメッシュブロック内でそれぞれ第3および第4のPRNGを使用して第3および第4の疑似乱数を生成する段階と、
前記第2のメッシュブロックから第2の出力信号を生成するために前記第3の疑似乱数を前記第4の疑似乱数と比較する段階であり、前記第2の出力信号は、前記第2のメッシュブロック上での不正行為の発生を示す、段階と、
クロック改ざん検出器内で前記第1および第2の出力信号のOR演算を実行する段階であり、前記クロック改ざん検出器は、クロック改ざん検出信号を生成する、段階と、
をさらに備える、請求項1に記載の方法。 - 前記クロック改ざん検出信号を第1の時間にて論理値に設定する段階と、
前記クロック改ざん検出信号を、前記第1の時間の後の第2の時間にて前記OR演算の結果に設定する段階であり、前記第2の時間は、前記クロック改ざん検出器により受信されるクロック信号の立ち上がりエッジに対応する、段階と、
をさらに備える、請求項8に記載の方法。 - メッシュブロックと、
第1の数を生成する第1の数のジェネレータと、
第2の数を生成する第2の数のジェネレータと、
前記第1の数を前記第2の数と比較して、前記メッシュブロックから出力信号を生成するコンパレータブロックであり、前記出力信号は、前記メッシュブロック上での不正行為の発生を示す、コンパレータブロックと、を備え、
前記第1の数のジェネレータ、前記第2の数のジェネレータ、および前記コンパレータブロックは、前記メッシュブロック内に設けられる、装置。 - 前記第1および第2の数は、第1および第2の疑似乱数であり、それぞれ第1および第2の線形フィードバックシフトレジスタ(LFSR)を使用して生成され、
前記第2の数のジェネレータは、前記コンパレータブロック内にある、請求項10に記載の装置。 - 前記第1および第2の数は、それぞれ第1および第2の疑似乱数であり、前記第1および第2の数のジェネレータは、それぞれ第1および第2の疑似乱数のジェネレータ(PRNG)であり、
前記第1の疑似乱数を示す第1の複数の疑似ランダム信号を送信する第1の複数のメッシュワイヤと、
前記第1の複数の疑似ランダム信号を複数の修正信号に変換するメッシュバッファと、
前記複数の修正信号を前記コンパレータブロックに送信する第2の複数のメッシュワイヤと、
をさらに備える、請求項10に記載の装置。 - 前記第1および第2の複数のメッシュワイヤの中の2つの隣接するワイヤは、互いから約0.4μm離間する、請求項12に記載の装置。
- 前記メッシュバッファは、前記複数の修正信号を生成する前記第1の複数の疑似ランダム信号を反転する複数のインバータを含む、請求項12に記載の装置。
- 前記コンパレータブロックは、
第1の複数の入力信号を生成するために前記複数の修正信号を反転する反転ブロックであり、前記第1の複数の入力信号は、それぞれ前記第1の複数の疑似ランダム信号のそれらに対応する複数の論理値を有する、反転ブロックと、
前記反転ブロックからの前記第1の複数の入力信号を前記第2の疑似乱数を示す第2の複数の入力信号と比較コンパレータと、
を含む、請求項14に記載の装置。 - 前記コンパレータは、複数のセルを有する反復ネットワークを含み、各セルは、前記第1の複数の入力信号の中の第1の入力信号および前記第2の複数の入力信号の中の第2の入力信号を受信し、前記第1および第2の入力信号は、一対の対応する二進数を示す、請求項15に記載の装置。
- 前記メッシュバッファは、前記複数の修正信号のうちの第1の修正信号を前記第2の複数のメッシュワイヤのうちの第1のメッシュワイヤを介して出力し、前記複数の修正信号のうちの第2の修正信号を前記第2の複数のメッシュワイヤのうちの第2のメッシュワイヤを介して出力する、請求項12に記載の装置。
- 前記メッシュブロックは、第1のメッシュブロックであり、前記出力信号は、第1の出力信号であり、
第2の出力信号を生成する第2のメッシュブロックであり、前記第2の出力信号は、前記第2のメッシュブロック上での不正行為が検出されるかどうかを示す、第2のメッシュブロックと、
前記第1および第2の出力信号のOR演算を実行し、クロック改ざん検出信号を生成するクロック改ざん検出器と、
をさらに備える、請求項10に記載の装置。 - 前記クロック改ざん検出器は、前記クロック改ざん検出信号を第1の時間にて論理値に設定し、
前記クロック改ざん検出器は、前記クロック改ざん検出信号を、前記第1の時間の後の第2の時間にて前記OR演算の結果に設定し、前記第2の時間は、前記クロック改ざん検出器により受信されるクロック信号の立ち上がりエッジに対応する、
請求項18に記載の装置。 - 前記第1および第2の数は、第1および第2の疑似乱数であり、それぞれ第1および第2の線形フィードバックシフトレジスタ(LFSR)を使用して生成され、
前記メッシュブロックは、
基板と、
前記基板の上に配設され、複数の電子デバイスを含む素子層と、
前記素子層の上に配設され、前記複数の電子デバイスを相互接続する複数のワイヤを含む複数のより低い相互接続層と、
前記複数のより低い相互接続層の上に配設され、複数のワイヤを含むより高い相互接続層であり、前記複数のワイヤは、前記第1の疑似乱数を示す複数の疑似ランダム信号を送信する、より高い相互接続層と、
前記より高い相互接続層の上に配設されるカバー層と、を含み、
前記複数のより低い相互接続層は、
クロック信号を前記メッシュブロックに与えるクロックワイヤと、
前記出力信号をコントローラに送信するアラームワイヤと、
コンパレータブロック内に配設され、前記複数の疑似ランダム信号を前記コンパレータブロック内のコンパレータに送信する複数のコンパレータブロックワイヤと、を含む、
請求項10に記載の装置。
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