JPH10189821A - 半導体実装用回路基板およびそれを備えた半導体装置 - Google Patents
半導体実装用回路基板およびそれを備えた半導体装置Info
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- JPH10189821A JPH10189821A JP30279197A JP30279197A JPH10189821A JP H10189821 A JPH10189821 A JP H10189821A JP 30279197 A JP30279197 A JP 30279197A JP 30279197 A JP30279197 A JP 30279197A JP H10189821 A JPH10189821 A JP H10189821A
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- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/303—Surface mounted components, e.g. affixing before soldering, aligning means, spacing means
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- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
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- H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
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Abstract
(57)【要約】
【課題】 低コストかつ容易に接続信頼性を向上するこ
とができる半導体実装用回路基板を提供することであ
る。 【解決手段】 半導体実装用回路基板２の接続パッド１
２をＰＣＢ３の配線３０に接続する場合に、補強用パッ
ド１３ａの厚みの方が接続パッド１２の厚みよりも大き
いので、接続パッド１２と配線３０との間に隙間が形成
される。このため、接続パッド１２と前記配線３０との
間に介在される半田２７の形状は円筒の中央部分３３に
凹みが存在するような鼓状に形成される。この半田２７
の形状によって、上下方向の応力に対する緩和が促進さ
れ、接続信頼性を向上することができる。
とができる半導体実装用回路基板を提供することであ
る。 【解決手段】 半導体実装用回路基板２の接続パッド１
２をＰＣＢ３の配線３０に接続する場合に、補強用パッ
ド１３ａの厚みの方が接続パッド１２の厚みよりも大き
いので、接続パッド１２と配線３０との間に隙間が形成
される。このため、接続パッド１２と前記配線３０との
間に介在される半田２７の形状は円筒の中央部分３３に
凹みが存在するような鼓状に形成される。この半田２７
の形状によって、上下方向の応力に対する緩和が促進さ
れ、接続信頼性を向上することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＢＧＡ（Ball Gri
d Array）、ＣＳＰ（Chip Scale Package）等のパッケ
ージにおける基板、及びＭＣＭ（Multi Chip Modules）
などの基板に好適に用いられ、半導体チップとプリント
配線基板との間に介在される半導体実装用回路基板およ
びそれを備えた半導体装置に関する。
d Array）、ＣＳＰ（Chip Scale Package）等のパッケ
ージにおける基板、及びＭＣＭ（Multi Chip Modules）
などの基板に好適に用いられ、半導体チップとプリント
配線基板との間に介在される半導体実装用回路基板およ
びそれを備えた半導体装置に関する。
【０００２】
【従来の技術】図８は、従来の半導体実装用回路基板、
半導体チップ、およびプリント配線基板（以下、ＰＣＢ
と称する）の位置関係を概略的に示す斜視図である。ウ
ェハをダイシング（切断）して半導体チップ１０１を生
成すると、その半導体チップ１０１は半導体実装用回路
基板１０２の半導体実装面１０６の所定位置に載置され
る。半導体チップ１０１の電極パッドには半田バンプが
それぞれ形成されており、そのバンプを前記半導体実装
面１０６上に形成されるリード配線にボンディングする
ことで、半導体チップ１０１は前記リード配線に電気的
に接続される。ボンディング後、半導体チップ１０１が
載置された半導体実装面１０６を覆うように樹脂封止な
どによりパッケージ（図示しない）を行なう。
半導体チップ、およびプリント配線基板（以下、ＰＣＢ
と称する）の位置関係を概略的に示す斜視図である。ウ
ェハをダイシング（切断）して半導体チップ１０１を生
成すると、その半導体チップ１０１は半導体実装用回路
基板１０２の半導体実装面１０６の所定位置に載置され
る。半導体チップ１０１の電極パッドには半田バンプが
それぞれ形成されており、そのバンプを前記半導体実装
面１０６上に形成されるリード配線にボンディングする
ことで、半導体チップ１０１は前記リード配線に電気的
に接続される。ボンディング後、半導体チップ１０１が
載置された半導体実装面１０６を覆うように樹脂封止な
どによりパッケージ（図示しない）を行なう。
【０００３】また前記半導体実装用回路基板１０２は、
前記半導体実装面１０６とは反対側にＰＣＢ対向面１０
５を備える。このＰＣＢ対向面１０５は、接続用パッド
を備える。この接続用パッドは、スルーホールを介して
前記リード配線に接続されている。そして、前記接続用
パッドをＰＣＢ１０３上に形成された配線パターンにバ
ンプ接続することで、ＰＣＢ１０３上の配線パターンと
半導体チップ１０１とが電気的に接続される。
前記半導体実装面１０６とは反対側にＰＣＢ対向面１０
５を備える。このＰＣＢ対向面１０５は、接続用パッド
を備える。この接続用パッドは、スルーホールを介して
前記リード配線に接続されている。そして、前記接続用
パッドをＰＣＢ１０３上に形成された配線パターンにバ
ンプ接続することで、ＰＣＢ１０３上の配線パターンと
半導体チップ１０１とが電気的に接続される。
【０００４】上述のＰＣＢ対向面１０５とＰＣＢ１０３
との間において、従来から上述のように実装されたＰＣ
Ｂ１０３は、接続時のＰＣＢ１０３への加熱および冷却
による温度変化によって固有の曲げやねじれを発生す
る。このＰＣＢ１０３固有の曲げ等によって、接続用パ
ッドと配線パターンとの間の半田バンプに亀裂が生じ、
断線するという問題が生じている。
との間において、従来から上述のように実装されたＰＣ
Ｂ１０３は、接続時のＰＣＢ１０３への加熱および冷却
による温度変化によって固有の曲げやねじれを発生す
る。このＰＣＢ１０３固有の曲げ等によって、接続用パ
ッドと配線パターンとの間の半田バンプに亀裂が生じ、
断線するという問題が生じている。
【０００５】前述の問題について、特開昭５８−５３８
３７号公報に示される従来技術は、半田バンプを亀裂さ
せる力が大きく作用する半導体実装用回路基板の４隅に
電気的に通電がなされない補強用パッドを形成し、ＰＣ
Ｂ上のパッドとバンプ接続することで、断線を防止して
いる。また特開昭６１−２２４４４４号公報に示される
従来技術は、半導体実装用回路基板の接続用パッドから
０．５ｍｍ程突出する電極リードを形成し、この電極リ
ードをＰＣＢに設けた半田溜めの孔に挿入して半田で接
続している。これによって、前記半田バンプを亀裂させ
るような力が生じても、電極リードが変形するので、前
記力が緩和され、断線が防止されている。なお米国特許
５３８１３０７に示される従来技術は、半導体実装用回
路基板の接続パッドとＰＣＢ上の配線パターンとのずれ
を半田バンプの表面張力によって補正する目的で半導体
実装用回路基板の４隅に他の接続用パッドよりも接触面
積の大きい接続用パッドを設けているが、結果的に４隅
の接続強度が増加して断線を防止している。
３７号公報に示される従来技術は、半田バンプを亀裂さ
せる力が大きく作用する半導体実装用回路基板の４隅に
電気的に通電がなされない補強用パッドを形成し、ＰＣ
Ｂ上のパッドとバンプ接続することで、断線を防止して
いる。また特開昭６１−２２４４４４号公報に示される
従来技術は、半導体実装用回路基板の接続用パッドから
０．５ｍｍ程突出する電極リードを形成し、この電極リ
ードをＰＣＢに設けた半田溜めの孔に挿入して半田で接
続している。これによって、前記半田バンプを亀裂させ
るような力が生じても、電極リードが変形するので、前
記力が緩和され、断線が防止されている。なお米国特許
５３８１３０７に示される従来技術は、半導体実装用回
路基板の接続パッドとＰＣＢ上の配線パターンとのずれ
を半田バンプの表面張力によって補正する目的で半導体
実装用回路基板の４隅に他の接続用パッドよりも接触面
積の大きい接続用パッドを設けているが、結果的に４隅
の接続強度が増加して断線を防止している。
【０００６】
【発明が解決しようとする課題】しかしながら、特開昭
５８−５３８３７号公報および米国特許５３８１３０７
に開示される従来技術は、半田バンプを亀裂させる力が
大きく作用する半導体実装用回路基板の４隅の補強して
いるけれども、電気的にバンプ接続されている接続パッ
ドと配線パターンとの間は、前述の半田バンプを亀裂さ
せる力に十分耐えうるものではない。また、特開昭６１
−２２４４４４号公報に示される従来技術は、半導体実
装用回路基板の電極パッドに電極リードを設ける必要が
あり、さらにＰＣＢには前記電極パッドに対応する半田
溜めを作成する必要があるので、別の製造工程が必要で
あり、コストアップの原因になっている。
５８−５３８３７号公報および米国特許５３８１３０７
に開示される従来技術は、半田バンプを亀裂させる力が
大きく作用する半導体実装用回路基板の４隅の補強して
いるけれども、電気的にバンプ接続されている接続パッ
ドと配線パターンとの間は、前述の半田バンプを亀裂さ
せる力に十分耐えうるものではない。また、特開昭６１
−２２４４４４号公報に示される従来技術は、半導体実
装用回路基板の電極パッドに電極リードを設ける必要が
あり、さらにＰＣＢには前記電極パッドに対応する半田
溜めを作成する必要があるので、別の製造工程が必要で
あり、コストアップの原因になっている。
【０００７】ところで、従来から半導体実装面１０６に
は、基板認識用パターンが形成されている。そして、半
導体チップ１０１を載置するときに、その基板認識用パ
ターンの位置を認識することで、半導体実装用回路基板
１０２の向きを検出している。半導体実装用回路基板１
０２の向きの検出に基づいて、半導体チップ１０１を規
定の方向に合わせて所定位置に載置している。なお上述
の従来技術が、特開平１−３０２８２４および特開昭６
４−７３７３３に開示されている。
は、基板認識用パターンが形成されている。そして、半
導体チップ１０１を載置するときに、その基板認識用パ
ターンの位置を認識することで、半導体実装用回路基板
１０２の向きを検出している。半導体実装用回路基板１
０２の向きの検出に基づいて、半導体チップ１０１を規
定の方向に合わせて所定位置に載置している。なお上述
の従来技術が、特開平１−３０２８２４および特開昭６
４−７３７３３に開示されている。
【０００８】しかしながら、半導体実装面１０６にパッ
ケージを設けると、前記基板認識用パターンは隠れてし
まう。したがって、半導体実装用回路基板１０２をＰＣ
Ｂ１０３に載置するときおよび載置後の検査を行うとき
に、半導体実装用回路基板１０２の向きおよびＰＣＢ１
０３上の半導体実装用回路基板１０２の載置状態などを
把握することができない。
ケージを設けると、前記基板認識用パターンは隠れてし
まう。したがって、半導体実装用回路基板１０２をＰＣ
Ｂ１０３に載置するときおよび載置後の検査を行うとき
に、半導体実装用回路基板１０２の向きおよびＰＣＢ１
０３上の半導体実装用回路基板１０２の載置状態などを
把握することができない。
【０００９】なお、高周波信号が供給される半導体チッ
プも上述のように半導体実装用回路基板に載置されＰＣ
Ｂに接続される。前記高周波信号にはノイズが混入しや
すく信号レベルが不安定になることが多い。これによっ
て、ＰＣＢ上に前記半導体実装用回路基板にコンデンサ
を併設し、ノイズの混入した高周波の信号からノイズを
除去している。したがって、高周波信号が入力される半
導体チップを実装するときには、前記半導体実装用回路
基板の外部にコンデンサを設ける必要があるので、回路
規模が増大するという問題も生じている。
プも上述のように半導体実装用回路基板に載置されＰＣ
Ｂに接続される。前記高周波信号にはノイズが混入しや
すく信号レベルが不安定になることが多い。これによっ
て、ＰＣＢ上に前記半導体実装用回路基板にコンデンサ
を併設し、ノイズの混入した高周波の信号からノイズを
除去している。したがって、高周波信号が入力される半
導体チップを実装するときには、前記半導体実装用回路
基板の外部にコンデンサを設ける必要があるので、回路
規模が増大するという問題も生じている。
【００１０】本発明の目的は、低コストかつ容易に接続
信頼性を向上することができる半導体実装用回路基板を
提供することである。また、容易に半導体実装用回路基
板自体の向きなどを認識することができる半導体実装用
回路基板を提供することである。さらにまた、回路規模
の縮小化を図ることができる半導体実装用回路基板およ
びそれを備えた半導体装置を提供することである。
信頼性を向上することができる半導体実装用回路基板を
提供することである。また、容易に半導体実装用回路基
板自体の向きなどを認識することができる半導体実装用
回路基板を提供することである。さらにまた、回路規模
の縮小化を図ることができる半導体実装用回路基板およ
びそれを備えた半導体装置を提供することである。
【００１１】
【課題を解決するための手段】本発明の半導体実装用回
路基板は、上記の課題を解決するために、基板の一主面
には半導体チップが載置されると共に、基板の他面には
プリント配線基板の配線パターンと電気的に接続される
接続パッドが形成された半導体実装用回路基板におい
て、前記接続パッドの厚さよりも厚い厚さを有する補強
用パッドを前記他面に形成したことを特徴とする。
路基板は、上記の課題を解決するために、基板の一主面
には半導体チップが載置されると共に、基板の他面には
プリント配線基板の配線パターンと電気的に接続される
接続パッドが形成された半導体実装用回路基板におい
て、前記接続パッドの厚さよりも厚い厚さを有する補強
用パッドを前記他面に形成したことを特徴とする。
【００１２】また前記他面の形状は矩形であり、前記補
強用パッドは、前記他面の少なくとも対角の２隅に配置
してもよい。
強用パッドは、前記他面の少なくとも対角の２隅に配置
してもよい。
【００１３】また前記プリント配線基板と接触する前記
補強用パッドの面積は、前記配線パターンと接触する前
記接続パッドの面積よりも大きくしてもよい。
補強用パッドの面積は、前記配線パターンと接触する前
記接続パッドの面積よりも大きくしてもよい。
【００１４】上述の構成によれば、半導体実装用回路基
板をプリント配線基板に載置し、補強用パッドとプリン
ト配線基板とをバンプ接続している。このとき、前記補
強用パッドの厚さは前記接続パッドの厚さよりも大きい
ので、接続パッドと配線パターンとの間にはある程度大
きい隙間が生じる。バンプ接続を行うと、この隙間によ
って中央部分の凹んだ鼓状の半田バンプが形成される。
この鼓状の半田バンプは、隙間が狭小な時に形成される
中央部分が凸状の半田バンプよりも接続強度が大きい。
これによって、半導体実装用回路基板の前記裏面と、プ
リント配線基板との間の接続強度を増加させることがで
きる。なお補強用パッドを、半田バンプを亀裂させる力
が大きく作用する半導体実装用回路基板の４隅に設ける
ことで、さらに接続強度を増加することができる。
板をプリント配線基板に載置し、補強用パッドとプリン
ト配線基板とをバンプ接続している。このとき、前記補
強用パッドの厚さは前記接続パッドの厚さよりも大きい
ので、接続パッドと配線パターンとの間にはある程度大
きい隙間が生じる。バンプ接続を行うと、この隙間によ
って中央部分の凹んだ鼓状の半田バンプが形成される。
この鼓状の半田バンプは、隙間が狭小な時に形成される
中央部分が凸状の半田バンプよりも接続強度が大きい。
これによって、半導体実装用回路基板の前記裏面と、プ
リント配線基板との間の接続強度を増加させることがで
きる。なお補強用パッドを、半田バンプを亀裂させる力
が大きく作用する半導体実装用回路基板の４隅に設ける
ことで、さらに接続強度を増加することができる。
【００１５】また本発明の半導体実装用回路基板は、基
板の一主面が半導体チップの載置される領域よりも大き
く形成され、基板認識用パターンを前記基板の一主面の
前記半導体チップの載置される領域以外に形成したこと
を特徴とする。
板の一主面が半導体チップの載置される領域よりも大き
く形成され、基板認識用パターンを前記基板の一主面の
前記半導体チップの載置される領域以外に形成したこと
を特徴とする。
【００１６】前記基板認識用パターンは複数個形成さ
れ、前記基板認識用パターンの１つの形状が他の基板認
識用パターンの形状とは異なるようにしてもよい。
れ、前記基板認識用パターンの１つの形状が他の基板認
識用パターンの形状とは異なるようにしてもよい。
【００１７】上述の構成によれば、前記一主面に半導体
チップを載置する場合に、半導体チップが載置される領
域以外に形成される基板認識用パターンを用いて、半導
体実装用回路基板の向きを検出する。検出後に、前記半
導体チップを所定の載置領域に載置する。したがって、
半導体載置後においても基板認識用パターンを確認する
ことができるので、半導体載置後の工程においても前記
半導体実装用回路基板の向きを検出することができる。
また、前記基板認識用パターンを複数個形成し、その中
の１つの形状を異なるように形成することで、容易に半
導体実装用回路基板を認識することができ、迅速に半導
体実装回路基板の向きを検出することができる。
チップを載置する場合に、半導体チップが載置される領
域以外に形成される基板認識用パターンを用いて、半導
体実装用回路基板の向きを検出する。検出後に、前記半
導体チップを所定の載置領域に載置する。したがって、
半導体載置後においても基板認識用パターンを確認する
ことができるので、半導体載置後の工程においても前記
半導体実装用回路基板の向きを検出することができる。
また、前記基板認識用パターンを複数個形成し、その中
の１つの形状を異なるように形成することで、容易に半
導体実装用回路基板を認識することができ、迅速に半導
体実装回路基板の向きを検出することができる。
【００１８】また本発明の半導体実装用回路基板は、基
板の一主面に電極パッドを備える半導体チップが載置さ
れる半導体実装用回路基板において、前記電極パッドの
幅よりも長いリード配線を前記一主面の前記半導体チッ
プの電極パッドが配置される位置に形成したことを特徴
とする。
板の一主面に電極パッドを備える半導体チップが載置さ
れる半導体実装用回路基板において、前記電極パッドの
幅よりも長いリード配線を前記一主面の前記半導体チッ
プの電極パッドが配置される位置に形成したことを特徴
とする。
【００１９】また前記リード配線の長手方向両端部の少
なくとも一方を前記位置から所定距離だけ有するように
形成してもよい。
なくとも一方を前記位置から所定距離だけ有するように
形成してもよい。
【００２０】上述の構成によれば、前記電極パッドは、
例えば半田バンプを備える。また前記リード配線は前記
位置を含み、且つ長手方向の一端部または両端部は例え
ば前記位置から０．２〜０．３ｍｍ程の位置に配置され
ている。これによって、半導体チップが半導体実装用回
路基板の予め定める位置に載置されることは、勿論、多
少ずれるようなことが生じても、前記電極パッドの半田
バンプの設置された位置には所望のリード配線が存在す
ることとなり、前記電極パッドを所望のリード配線に確
実にバンプ接続することができる。
例えば半田バンプを備える。また前記リード配線は前記
位置を含み、且つ長手方向の一端部または両端部は例え
ば前記位置から０．２〜０．３ｍｍ程の位置に配置され
ている。これによって、半導体チップが半導体実装用回
路基板の予め定める位置に載置されることは、勿論、多
少ずれるようなことが生じても、前記電極パッドの半田
バンプの設置された位置には所望のリード配線が存在す
ることとなり、前記電極パッドを所望のリード配線に確
実にバンプ接続することができる。
【００２１】また本発明の半導体実装用回路基板は、基
板の一主面には載置される半導体チップと電気的に接続
されるリード配線が形成され、基板の他面にはプリント
配線基板の配線パターンに電気的に接続される接続パッ
ドが形成された半導体実装用回路基板において、基板内
部に設けられ、前記半導体チップに供給する電源電圧が
印加される前記リード配線および前記接続パッドのいず
れか一方と接続された第１導体層と、基板内部に前記第
１導体層と対向するように設けられ、接地される前記リ
ード配線および前記接続パッドのいずれか一方と接続さ
れた第２導体層と、基板内部の前記第１導体層と前記第
２導体層との間に介在された誘電体層とを構成したこと
を特徴とする。
板の一主面には載置される半導体チップと電気的に接続
されるリード配線が形成され、基板の他面にはプリント
配線基板の配線パターンに電気的に接続される接続パッ
ドが形成された半導体実装用回路基板において、基板内
部に設けられ、前記半導体チップに供給する電源電圧が
印加される前記リード配線および前記接続パッドのいず
れか一方と接続された第１導体層と、基板内部に前記第
１導体層と対向するように設けられ、接地される前記リ
ード配線および前記接続パッドのいずれか一方と接続さ
れた第２導体層と、基板内部の前記第１導体層と前記第
２導体層との間に介在された誘電体層とを構成したこと
を特徴とする。
【００２２】上述の構成によれば、半導体実装用回路基
板は、前記第１導体層、前記第２導体層および前記誘電
体層で形成されたコンデンサを備える。このコンデンサ
は、第１導体層に基板内部の電源電圧が印加される配線
パターンを用い、第２導体層に基板内部の接地される配
線パターンを用い、それらの配線パターンの間に誘電体
層を介在させることで形成される。これによって、ノイ
ズ等が混入されやすい高周波信号を載置された半導体チ
ップに供給するときでも、前記コンデンサによってノイ
ズ等を取り除くことができるので、常に安定した電圧レ
ベルの信号を半導体チップに供給することができる。こ
のように、ノイズ等を取り除くコンデンサを、半導体実
装用回路基板の外部に併設する必要がないので、全体の
回路規模を縮小することができる。
板は、前記第１導体層、前記第２導体層および前記誘電
体層で形成されたコンデンサを備える。このコンデンサ
は、第１導体層に基板内部の電源電圧が印加される配線
パターンを用い、第２導体層に基板内部の接地される配
線パターンを用い、それらの配線パターンの間に誘電体
層を介在させることで形成される。これによって、ノイ
ズ等が混入されやすい高周波信号を載置された半導体チ
ップに供給するときでも、前記コンデンサによってノイ
ズ等を取り除くことができるので、常に安定した電圧レ
ベルの信号を半導体チップに供給することができる。こ
のように、ノイズ等を取り除くコンデンサを、半導体実
装用回路基板の外部に併設する必要がないので、全体の
回路規模を縮小することができる。
【００２３】また本発明の半導体装置は、半導体実装用
回路基板の一主面が半導体チップの載置された領域より
も大きく形成され、所定領域を前記半導体実装用回路基
板の一主面の前記半導体チップの載置された領域以外の
領域中の一部に設け、前記半導体チップを被覆するパッ
ケージが前記半導体実装用回路基板の一主面の前記所定
領域以外の全ての領域に設けられたことを特徴とする。
回路基板の一主面が半導体チップの載置された領域より
も大きく形成され、所定領域を前記半導体実装用回路基
板の一主面の前記半導体チップの載置された領域以外の
領域中の一部に設け、前記半導体チップを被覆するパッ
ケージが前記半導体実装用回路基板の一主面の前記所定
領域以外の全ての領域に設けられたことを特徴とする。
【００２４】また前記所定領域は複数個形成され、前記
所定領域の１つの形状が他の所定領域の形状とは異なる
ようにしてもよい。
所定領域の１つの形状が他の所定領域の形状とは異なる
ようにしてもよい。
【００２５】上述の構成によれば、基板の一主面に半導
体チップが載置した後、前記半導体チップを被覆するパ
ッケージを前記基板の一主面の前記所定領域以外の全て
領域に行なう。これによって、半導体装置をパターン配
線基板に載置するときの検査時に、前記所定領域の位置
を認識することで、半導体装置の向きを検出することが
できる。また実装後のパターン配線基板の検査時にも、
前記所定領域を認識することで、半導体装置の実装状態
を検出している。また、前記所定領域を複数個形成し、
その中の１つの所定領域の形状を他の所定領域の形状と
異なるようにすることで、容易に半導体装置の向き等を
検出するすることができる。なお、前記基板認識用パタ
ーンを前記所定領域内に形成し、前記基板認識用パター
ンを認識するようにしてもよい。
体チップが載置した後、前記半導体チップを被覆するパ
ッケージを前記基板の一主面の前記所定領域以外の全て
領域に行なう。これによって、半導体装置をパターン配
線基板に載置するときの検査時に、前記所定領域の位置
を認識することで、半導体装置の向きを検出することが
できる。また実装後のパターン配線基板の検査時にも、
前記所定領域を認識することで、半導体装置の実装状態
を検出している。また、前記所定領域を複数個形成し、
その中の１つの所定領域の形状を他の所定領域の形状と
異なるようにすることで、容易に半導体装置の向き等を
検出するすることができる。なお、前記基板認識用パタ
ーンを前記所定領域内に形成し、前記基板認識用パター
ンを認識するようにしてもよい。
【００２６】
【発明の実施の形態】以下、図を用いつつ本発明の半導
体実装用回路基板について説明する。
体実装用回路基板について説明する。
【００２７】本発明の半導体実装用回路基板は、矩形の
平らな基板で構成されており、主面である半導体実装面
には半導体チップが載置される。また半導体実装用回路
基板は、前記半導体実装面の反対側の裏面であるプリン
ト配線基板対向面（以下、ＰＣＢ対向面と称する）が配
線パターンが形成されたプリント配線基板（以下、ＰＣ
Ｂと略称する）に対向するように載置される。以下に、
第１にＰＣＢ対向面について説明を行い、第２に半導体
実装面について説明を行い、第３に半導体実装回路基板
の基板内について説明を行う。
平らな基板で構成されており、主面である半導体実装面
には半導体チップが載置される。また半導体実装用回路
基板は、前記半導体実装面の反対側の裏面であるプリン
ト配線基板対向面（以下、ＰＣＢ対向面と称する）が配
線パターンが形成されたプリント配線基板（以下、ＰＣ
Ｂと略称する）に対向するように載置される。以下に、
第１にＰＣＢ対向面について説明を行い、第２に半導体
実装面について説明を行い、第３に半導体実装回路基板
の基板内について説明を行う。
【００２８】（ＰＣＢ対向面に関する説明）図１は、半
導体実装用回路基板２のＰＣＢ対向面５を示す平面図で
あり、図２は図１に示される半導体実装用回路基板２の
側面図である。
導体実装用回路基板２のＰＣＢ対向面５を示す平面図で
あり、図２は図１に示される半導体実装用回路基板２の
側面図である。
【００２９】半導体実装用回路基板２は、ＰＣＢ対向面
５に、複数の電極パッド１２および４つの補強用パッド
１３ａ〜１３ｄを備える。各電極パッド１２は、直径
０．５ｍｍ、厚さ３０〜４０μｍの半田バンプで構成さ
れ、載置される半導体チップの電極数に対応して形成さ
れる。補強用パッド１３ａ〜１３ｄは、直径０．６〜
１．０ｍｍであり、前記電極パッド１２の厚さよりは所
定の厚さ（例えば、１０μｍ）だけ大きい厚さ４０〜５
０μｍの半田バンプで構成される。
５に、複数の電極パッド１２および４つの補強用パッド
１３ａ〜１３ｄを備える。各電極パッド１２は、直径
０．５ｍｍ、厚さ３０〜４０μｍの半田バンプで構成さ
れ、載置される半導体チップの電極数に対応して形成さ
れる。補強用パッド１３ａ〜１３ｄは、直径０．６〜
１．０ｍｍであり、前記電極パッド１２の厚さよりは所
定の厚さ（例えば、１０μｍ）だけ大きい厚さ４０〜５
０μｍの半田バンプで構成される。
【００３０】電極パッド１２および補強用パッド１３ａ
〜１３ｄは、たとえば図１に示されるように縦６列、横
６列に配列され、４隅の部分が補強用パッド１３ａ〜１
３ｄに相当する。補強用パッド１３ａ，１３ｂは、図面
上の右端の縦１列の両端に、その間に配列される４つの
電極パッド１２の図面上の共通接線である点線１６に接
するように配置される。補強用パッド１３ａ，１３ｄ
は、図面上の上端の横１列の両端に、その間に４つの電
極パッド１２の図面上の下側の共通接線である点線１６
に接するように配置される。このようにして、補強用パ
ッド１３ａは、その中心が基板外側よりに設けられるよ
うに配置されている。なお他の補強用パッド１３ｂ〜１
３ｄについても同様に配置されるので、説明を省略す
る。
〜１３ｄは、たとえば図１に示されるように縦６列、横
６列に配列され、４隅の部分が補強用パッド１３ａ〜１
３ｄに相当する。補強用パッド１３ａ，１３ｂは、図面
上の右端の縦１列の両端に、その間に配列される４つの
電極パッド１２の図面上の共通接線である点線１６に接
するように配置される。補強用パッド１３ａ，１３ｄ
は、図面上の上端の横１列の両端に、その間に４つの電
極パッド１２の図面上の下側の共通接線である点線１６
に接するように配置される。このようにして、補強用パ
ッド１３ａは、その中心が基板外側よりに設けられるよ
うに配置されている。なお他の補強用パッド１３ｂ〜１
３ｄについても同様に配置されるので、説明を省略す
る。
【００３１】次に上述の構成の半導体実装用回路基板２
が、ＰＣＢに接続された状態について説明を行う。半導
体実装用回路基板２は、ＰＣＢ対向面５が配線パターン
およびパッドが形成されるＰＣＢ上の所定位置に対向す
るように載置される。
が、ＰＣＢに接続された状態について説明を行う。半導
体実装用回路基板２は、ＰＣＢ対向面５が配線パターン
およびパッドが形成されるＰＣＢ上の所定位置に対向す
るように載置される。
【００３２】図３は、半導体実装用回路基板２がＰＣＢ
３上の所定位置に載置されたときの概略的な断面図を示
す。半導体実装用回路基板２の補強用パッド１３ａはＰ
ＣＢ３に構成されるパッド２４にバンプ接続される。各
電極パッド１２はＰＣＢ３上に形成された配線パターン
２５にバンプ接続される。なお他の補強用パッド１３ｂ
〜１３ｄについても同様であり、以下説明を省略する。
３上の所定位置に載置されたときの概略的な断面図を示
す。半導体実装用回路基板２の補強用パッド１３ａはＰ
ＣＢ３に構成されるパッド２４にバンプ接続される。各
電極パッド１２はＰＣＢ３上に形成された配線パターン
２５にバンプ接続される。なお他の補強用パッド１３ｂ
〜１３ｄについても同様であり、以下説明を省略する。
【００３３】補強用パッド１３ａ〜１３ｄの厚さは、各
電極パッド１２の厚さよりも大きい。またＰＣＢ３上に
形成されるパッド２４の厚さと配線パターン２５の厚さ
は、ほぼ同一である。したがって、補強用パッド１３ａ
とパッド２４とを接続すると、電極パッド１２と配線パ
ターン２５との間にはある程度大きい隙間（例えば、１
０μｍ）が形成される。
電極パッド１２の厚さよりも大きい。またＰＣＢ３上に
形成されるパッド２４の厚さと配線パターン２５の厚さ
は、ほぼ同一である。したがって、補強用パッド１３ａ
とパッド２４とを接続すると、電極パッド１２と配線パ
ターン２５との間にはある程度大きい隙間（例えば、１
０μｍ）が形成される。
【００３４】このある程度大きな隙間において、バンプ
接続を行うと、中央部分３３が凹んだ鼓状の半田バンプ
２７が形成される。この鼓状の半田バンプ２７は、電極
パッド１２と配線パターン２５との間が狭小なときに形
成される中央部分が凸状の半田バンプよりも、半田バン
プ部にかかる歪等の力を軽減しやすい。即ち、電極パッ
ド１２と配線パターン２５との間のバンプ接続の信頼性
は、ある程度大きい隙間に形成された半田バンプ２７の
方が狭小な隙間に形成された中央部分が凸状の半田バン
プよりも大きい。上述の内容は、「ＣＯＢ，ＴＡＢ実装
を中心とするベアチップ実装」Ｐ４３〜４４，Ｐ１４４
〜１４６に記載されている。
接続を行うと、中央部分３３が凹んだ鼓状の半田バンプ
２７が形成される。この鼓状の半田バンプ２７は、電極
パッド１２と配線パターン２５との間が狭小なときに形
成される中央部分が凸状の半田バンプよりも、半田バン
プ部にかかる歪等の力を軽減しやすい。即ち、電極パッ
ド１２と配線パターン２５との間のバンプ接続の信頼性
は、ある程度大きい隙間に形成された半田バンプ２７の
方が狭小な隙間に形成された中央部分が凸状の半田バン
プよりも大きい。上述の内容は、「ＣＯＢ，ＴＡＢ実装
を中心とするベアチップ実装」Ｐ４３〜４４，Ｐ１４４
〜１４６に記載されている。
【００３５】上述のように、電極パッド１２と配線パタ
ーン２５との間にある程度の隙間を形成し、その隙間に
鼓状の半田バンプ２７を形成することで、実装後の温度
変化によるＰＣＢ３固有の曲げによって半田バンプに亀
裂を生じさせる力が作用しても、電極パッド１２と配線
パターン２５との間の断線を防止することができる。
ーン２５との間にある程度の隙間を形成し、その隙間に
鼓状の半田バンプ２７を形成することで、実装後の温度
変化によるＰＣＢ３固有の曲げによって半田バンプに亀
裂を生じさせる力が作用しても、電極パッド１２と配線
パターン２５との間の断線を防止することができる。
【００３６】また補強用パッド１３ａ〜１３ｄと４つパ
ッド２４との接触面は、前記電極パッド１２と配線パタ
ーン２５との接触面よりも大きいので、半導体実装用回
路基板２をＰＣＢ３に載置するときに、電極パッド１２
と配線パターン２５との位置関係がずれても、補強用パ
ッド１３ａ〜１３ｄと４つのパッド２４とは重なり合う
こととなる。この補強用パッド１３ａ〜１３ｄと４つの
パッド２４とを接続するときの半田バンプ２６の液体状
になった半田の表面張力によって、半導体実装用回路基
板２は正常な位置に設置されるように移動し、電極パッ
ド１２と配線パターン２５とが重なり合うようになる。
さらに、この移動が不十分であっても重なり合うように
なった電極パッド１２と配線パターン２５とを接続する
半田バンプ２７の液体状になった半田の表面張力によっ
て、半導体実装用回路基板２は正常な位置に設置される
ように移動する。これによって、半導体実装用回路基板
２をＰＣＢ３に載置するときに多少のずれが生じても、
半導体実装用回路基板２自体が自動的に移動して正確な
位置に載置される。
ッド２４との接触面は、前記電極パッド１２と配線パタ
ーン２５との接触面よりも大きいので、半導体実装用回
路基板２をＰＣＢ３に載置するときに、電極パッド１２
と配線パターン２５との位置関係がずれても、補強用パ
ッド１３ａ〜１３ｄと４つのパッド２４とは重なり合う
こととなる。この補強用パッド１３ａ〜１３ｄと４つの
パッド２４とを接続するときの半田バンプ２６の液体状
になった半田の表面張力によって、半導体実装用回路基
板２は正常な位置に設置されるように移動し、電極パッ
ド１２と配線パターン２５とが重なり合うようになる。
さらに、この移動が不十分であっても重なり合うように
なった電極パッド１２と配線パターン２５とを接続する
半田バンプ２７の液体状になった半田の表面張力によっ
て、半導体実装用回路基板２は正常な位置に設置される
ように移動する。これによって、半導体実装用回路基板
２をＰＣＢ３に載置するときに多少のずれが生じても、
半導体実装用回路基板２自体が自動的に移動して正確な
位置に載置される。
【００３７】また接触面の大きい補強用パッド１３ａ〜
１３ｄを前記半田バンプに亀裂を生じさせる力の作用の
受けやすい半導体実装用回路基板２の４隅に設けられる
ので、前記半田バンプに亀裂を生じさせる力を受けても
半導体実装用回路基板２とＰＣＢ３との間の接続状態を
保つことができ、より接続信頼性を向上することができ
る。なお、半導体実装用回路基板２とＰＣＢ３との間の
接続強度が十分な強さになるのであれば、半導体実装用
回基板２の対角の２隅以上に設ける構成にしてもよい。
１３ｄを前記半田バンプに亀裂を生じさせる力の作用の
受けやすい半導体実装用回路基板２の４隅に設けられる
ので、前記半田バンプに亀裂を生じさせる力を受けても
半導体実装用回路基板２とＰＣＢ３との間の接続状態を
保つことができ、より接続信頼性を向上することができ
る。なお、半導体実装用回路基板２とＰＣＢ３との間の
接続強度が十分な強さになるのであれば、半導体実装用
回基板２の対角の２隅以上に設ける構成にしてもよい。
【００３８】（半導体実装面についての説明）図４は、
半導体実装用回路基板２の半導体チップが実装される半
導体実装面６を示す平面図である。
半導体実装用回路基板２の半導体チップが実装される半
導体実装面６を示す平面図である。
【００３９】半導体実装用回路基板２の半導体実装面６
は、載置される半導体チップよりも大きい面積を有す
る。そして半導体実装面６は、４隅に配線パターンの形
成されないパッケージ禁止領域５１ａ〜５１ｄを備え、
中央部に半導体チップが実装されるチップ実装領域５０
を備える。
は、載置される半導体チップよりも大きい面積を有す
る。そして半導体実装面６は、４隅に配線パターンの形
成されないパッケージ禁止領域５１ａ〜５１ｄを備え、
中央部に半導体チップが実装されるチップ実装領域５０
を備える。
【００４０】前記パッケージ禁止領域５１ａ〜５１ｃ
は、例えば一辺が１．０ｍｍの正方形の領域である。パ
ッケージ禁止領域５１ａには円形（直径０．２〜０．３
ｍｍ）の基板認識用パターン４１が形成される。半導体
実装面の対角に形成されるパッケージ禁止領域５１ｃに
は、前記基板認識用パターン４１よりも大きい円形（直
径０．４〜０．５ｍｍ）の基板認識用パターン４２が形
成される。またパッケージ禁止領域５１ｂには、例えば
基板認識用パターン４２と同一の形状の基板認識用パタ
ーン４３が形成される。なお、基板認識用パターン４１
〜４３は円形に限定されない。
は、例えば一辺が１．０ｍｍの正方形の領域である。パ
ッケージ禁止領域５１ａには円形（直径０．２〜０．３
ｍｍ）の基板認識用パターン４１が形成される。半導体
実装面の対角に形成されるパッケージ禁止領域５１ｃに
は、前記基板認識用パターン４１よりも大きい円形（直
径０．４〜０．５ｍｍ）の基板認識用パターン４２が形
成される。またパッケージ禁止領域５１ｂには、例えば
基板認識用パターン４２と同一の形状の基板認識用パタ
ーン４３が形成される。なお、基板認識用パターン４１
〜４３は円形に限定されない。
【００４１】パッケージ禁止領域５１ｄは、上述のパッ
ケージ禁止領域５１ａ〜５１ｃの形状とは相違するよう
な領域、例えば図４に示されるような５角形の領域に形
成される。なお図４に示さないが、この領域に基板認識
用パターンを形成してもよい。
ケージ禁止領域５１ａ〜５１ｃの形状とは相違するよう
な領域、例えば図４に示されるような５角形の領域に形
成される。なお図４に示さないが、この領域に基板認識
用パターンを形成してもよい。
【００４２】図５（ａ）はチップ実装領域５０の４隅の
縁に沿って形成された精度算出パターン５５を示し、図
５（ｂ）は連続の十字状に形成された精度算出パターン
５６を示し、図５（ｃ）は中央部分が取り除かれた十字
状に形成された精度算出パターン５７を示す。半導体実
装面６のチップ実装領域５０の４隅の外側には、図５
（ａ）〜（ｃ）に示されるような精度算出パターン５５
〜５７が形成され、このチップ実装領域５０に載置され
た半導体チップの位置精度の測定が行われる。
縁に沿って形成された精度算出パターン５５を示し、図
５（ｂ）は連続の十字状に形成された精度算出パターン
５６を示し、図５（ｃ）は中央部分が取り除かれた十字
状に形成された精度算出パターン５７を示す。半導体実
装面６のチップ実装領域５０の４隅の外側には、図５
（ａ）〜（ｃ）に示されるような精度算出パターン５５
〜５７が形成され、このチップ実装領域５０に載置され
た半導体チップの位置精度の測定が行われる。
【００４３】図６は、半導体チップの電極用パッドがバ
ンプ接続される半導体実装面６の配線パターンを示す図
である。半導体実装用回路基板２のチップ実装領域５０
近傍には、前述の精度算出パターン５５〜５７以外にリ
ード配線６１が半導体チップの電極用パッド数と同じ数
だけ形成される。各リード配線６１は、幅０．１ｍｍ、
長手方向０．５ｍｍの導体で構成されおり、各リード配
線６１の長手方向一端部にはＰＣＢ対向面に形成される
電極パッド１２に接続するためのスルーホール６２が形
成されている。また前記各リード配線６１は、長手方向
が半導体実装用回路基板２の外縁の辺と垂直、かつ長手
方向他端部が、チップ実装領域５０に正確に半導体チッ
プが配置されたときの半導体チップの電極用パッドに形
成された半田バンプ（直径０．１ｍｍ）の位置を示す仮
想電極位置５３よりも内側および外側に０．２〜０．３
ｍｍ程長くなるように配置される。
ンプ接続される半導体実装面６の配線パターンを示す図
である。半導体実装用回路基板２のチップ実装領域５０
近傍には、前述の精度算出パターン５５〜５７以外にリ
ード配線６１が半導体チップの電極用パッド数と同じ数
だけ形成される。各リード配線６１は、幅０．１ｍｍ、
長手方向０．５ｍｍの導体で構成されおり、各リード配
線６１の長手方向一端部にはＰＣＢ対向面に形成される
電極パッド１２に接続するためのスルーホール６２が形
成されている。また前記各リード配線６１は、長手方向
が半導体実装用回路基板２の外縁の辺と垂直、かつ長手
方向他端部が、チップ実装領域５０に正確に半導体チッ
プが配置されたときの半導体チップの電極用パッドに形
成された半田バンプ（直径０．１ｍｍ）の位置を示す仮
想電極位置５３よりも内側および外側に０．２〜０．３
ｍｍ程長くなるように配置される。
【００４４】次に上述の半導体実装面６に半導体チップ
を載置するときおよび半導体実装用回路基板２をＰＣＢ
に載置するときについて説明を行う。
を載置するときおよび半導体実装用回路基板２をＰＣＢ
に載置するときについて説明を行う。
【００４５】半導体実装用回路基板２のチップ実装領域
５０に半導体チップが載置される前に、半導体実装面６
の基板認識用パターン４１および基板認識用パターン４
２を認識することによって、半導体実装用回路基板２の
位置角度を検出する。
５０に半導体チップが載置される前に、半導体実装面６
の基板認識用パターン４１および基板認識用パターン４
２を認識することによって、半導体実装用回路基板２の
位置角度を検出する。
【００４６】半導体実装用回路基板２の位置角度が検出
されると、その位置角度に基づいて規定の方向に合わせ
られた半導体チップがチップ実装領域５０に載置され
る。半導体チップがチップ実装領域５０に載置される
と、載置された半導体チップの４隅と４つの精度算出パ
ターンとの距離を測定することによって、半導体チップ
の位置精度が正確測定される。正確な位置に載置されて
いない場合はこの測定された位置精度に基づいて、半導
体チップの載置位置が調整される。そして、半導体チッ
プの電極用パッドに形成された半田バンプは前記リード
配線６１に接続される。
されると、その位置角度に基づいて規定の方向に合わせ
られた半導体チップがチップ実装領域５０に載置され
る。半導体チップがチップ実装領域５０に載置される
と、載置された半導体チップの４隅と４つの精度算出パ
ターンとの距離を測定することによって、半導体チップ
の位置精度が正確測定される。正確な位置に載置されて
いない場合はこの測定された位置精度に基づいて、半導
体チップの載置位置が調整される。そして、半導体チッ
プの電極用パッドに形成された半田バンプは前記リード
配線６１に接続される。
【００４７】なお、調整が行われてもまだ誤差などによ
って、半導体チップの載置位置がずれることによって電
極用パッドに形成された半田バンプが前記仮想電極用パ
ッド位置５３からずれたとしても、リード配線６１の長
手方向は仮想電極用パッド位置５３よりもチップは実装
領域５０の内側または外側に０．２〜０．３ｍｍ程長く
なるように配置されているので、前記半田バンプを所望
のリード配線６１に接続することができる。半導体チッ
プの電極用パッドがリード配線６１にバンプ接続される
と、半導体実装面６のパッケージ禁止領域５１ａ〜５１
ｄ以外の領域に樹脂封止などによりパッケージがなされ
る。
って、半導体チップの載置位置がずれることによって電
極用パッドに形成された半田バンプが前記仮想電極用パ
ッド位置５３からずれたとしても、リード配線６１の長
手方向は仮想電極用パッド位置５３よりもチップは実装
領域５０の内側または外側に０．２〜０．３ｍｍ程長く
なるように配置されているので、前記半田バンプを所望
のリード配線６１に接続することができる。半導体チッ
プの電極用パッドがリード配線６１にバンプ接続される
と、半導体実装面６のパッケージ禁止領域５１ａ〜５１
ｄ以外の領域に樹脂封止などによりパッケージがなされ
る。
【００４８】パッケージが成された半導体実装用回路基
板２をＰＣＢ上に載置するときに、他のパッケージ禁止
領域５１ａ〜５１ｃとは形状の異なるパッケージ禁止領
域５１ｄの位置を確認することで、半導体実装用回路基
板２の向きを検出する。そして、規定方向に合わせて半
導体実装用回路基板２をＰＣＢ上に載置する。
板２をＰＣＢ上に載置するときに、他のパッケージ禁止
領域５１ａ〜５１ｃとは形状の異なるパッケージ禁止領
域５１ｄの位置を確認することで、半導体実装用回路基
板２の向きを検出する。そして、規定方向に合わせて半
導体実装用回路基板２をＰＣＢ上に載置する。
【００４９】したがって、半導体実装用回路基板２をＰ
ＣＢ上の規定方向に正確に設置することができる。また
載置後の検査時における半導体実装用回路基板２の載置
状態も、前記パッケージ禁止領域５１ｄの位置を認識す
ることで容易に検出することができる。なお、パッケー
ジがなされていないパッケージ禁止領域５１ａの基板認
識用パターン４１とパッケージ禁止領域５１ｃの基板認
識用パターン４２とを認識しても、半導体実装用回路基
板２の向き等を検出することができる。
ＣＢ上の規定方向に正確に設置することができる。また
載置後の検査時における半導体実装用回路基板２の載置
状態も、前記パッケージ禁止領域５１ｄの位置を認識す
ることで容易に検出することができる。なお、パッケー
ジがなされていないパッケージ禁止領域５１ａの基板認
識用パターン４１とパッケージ禁止領域５１ｃの基板認
識用パターン４２とを認識しても、半導体実装用回路基
板２の向き等を検出することができる。
【００５０】また、パッケージ禁止領域５１ａ〜５１ｃ
とパッケージ禁止領域５１ｄとは、基板認識用パターン
だけで半導体実装用回路基板２の位置角度が検出できる
場合は、同一形状でもよい。さらに、半導体実装用回路
基板２の位置方向が検出できる位置に前記パッケージ禁
止領域を形成する場合、前記パッケージ禁止領域を形成
する数は限定されない。即ち、４隅の中の１つに形成す
るだけでもよい。
とパッケージ禁止領域５１ｄとは、基板認識用パターン
だけで半導体実装用回路基板２の位置角度が検出できる
場合は、同一形状でもよい。さらに、半導体実装用回路
基板２の位置方向が検出できる位置に前記パッケージ禁
止領域を形成する場合、前記パッケージ禁止領域を形成
する数は限定されない。即ち、４隅の中の１つに形成す
るだけでもよい。
【００５１】（ノイズを除去するための半導体実装用回
路基板の構成の説明）図７（ａ）（ｂ）は、半導体実装
用回路基板２をＰＣＢ対向面５から半導体実装面６まで
の厚み方向の構成を概略的に示す断面図である。半導体
実装用回路基板２は、一主面が半導体実装面６となる絶
縁層８１および一主面がＰＣＢ対向面５となる絶縁層８
５と、その間に形成される第１導体層８２、誘電体層８
３および第２導体層８４とで構成される。
路基板の構成の説明）図７（ａ）（ｂ）は、半導体実装
用回路基板２をＰＣＢ対向面５から半導体実装面６まで
の厚み方向の構成を概略的に示す断面図である。半導体
実装用回路基板２は、一主面が半導体実装面６となる絶
縁層８１および一主面がＰＣＢ対向面５となる絶縁層８
５と、その間に形成される第１導体層８２、誘電体層８
３および第２導体層８４とで構成される。
【００５２】第１導体層８２は、例えば０．１ｍｍのア
ルミナ基板などから成る絶縁層８１の他面に形成される
電源電圧（Ｖｄｄ）が印加される配線パターンである。
即ち、前記配線パターンは電源電圧（Ｖｄｄ）が印加さ
れるリード配線６１および電極パッド１２の少なくとも
いずれか一方にスルーホールを介して或いは前記配線パ
ターンを延在させることにより接続されている。また第
２導体層８４は、上述の絶縁層８１と同一の絶縁層８５
の他面に形成される接地（ＧＮＤ）用の配線パターンで
ある。即ち、前記配線パターンは、接地（ＧＮＤ）用の
リード配線６１および電極パッド１２の少なくともいず
れか一方にスルーホールを介して或いは前記配線パター
ンを延在させることにより接続されている。第１導体層
８２と第２導体層８４とを対向させて、チタン酸バリウ
ム等から成る誘電層８３を挟み接合することによって、
図７（ａ）に示すような半導体実装用回路基板２が形成
される。
ルミナ基板などから成る絶縁層８１の他面に形成される
電源電圧（Ｖｄｄ）が印加される配線パターンである。
即ち、前記配線パターンは電源電圧（Ｖｄｄ）が印加さ
れるリード配線６１および電極パッド１２の少なくとも
いずれか一方にスルーホールを介して或いは前記配線パ
ターンを延在させることにより接続されている。また第
２導体層８４は、上述の絶縁層８１と同一の絶縁層８５
の他面に形成される接地（ＧＮＤ）用の配線パターンで
ある。即ち、前記配線パターンは、接地（ＧＮＤ）用の
リード配線６１および電極パッド１２の少なくともいず
れか一方にスルーホールを介して或いは前記配線パター
ンを延在させることにより接続されている。第１導体層
８２と第２導体層８４とを対向させて、チタン酸バリウ
ム等から成る誘電層８３を挟み接合することによって、
図７（ａ）に示すような半導体実装用回路基板２が形成
される。
【００５３】これによって、半導体実装用回路基板２
は、第１導体層８２、第２導体層８４および誘電体層８
３から構成されるコンデンサを備えることとなる。この
コンデンサの容量は、第１導体層８２および第２導体層
８４を構成する配線パターンの形状および厚さと、前記
誘電体層８３の材料および厚さとを選択することで決定
される。
は、第１導体層８２、第２導体層８４および誘電体層８
３から構成されるコンデンサを備えることとなる。この
コンデンサの容量は、第１導体層８２および第２導体層
８４を構成する配線パターンの形状および厚さと、前記
誘電体層８３の材料および厚さとを選択することで決定
される。
【００５４】パッケージされた半導体実装用回路基板２
がＰＣＢに載置されて実際に電子部品として使用される
場合に、回路構成によって高周波の信号が入力される場
合がある。この高周波の信号はノイズが混入しやすく電
圧レベルが不安定であるが、前記コンデンサで前記高周
波の信号に混入されたノイズを除去することで、安定な
電圧レベルの高周波の信号を半導体チップに供給するこ
とができる。したがって、従来技術のようにノイズを除
去するために半導体実装用回路基板の外部にコンデンサ
を併設する必要がないので、全体の回路規模を縮小する
ことができる。またコンデンサは半導体実装用回路基板
２内部の信号線を用いるので、容易に形成することがで
きる。
がＰＣＢに載置されて実際に電子部品として使用される
場合に、回路構成によって高周波の信号が入力される場
合がある。この高周波の信号はノイズが混入しやすく電
圧レベルが不安定であるが、前記コンデンサで前記高周
波の信号に混入されたノイズを除去することで、安定な
電圧レベルの高周波の信号を半導体チップに供給するこ
とができる。したがって、従来技術のようにノイズを除
去するために半導体実装用回路基板の外部にコンデンサ
を併設する必要がないので、全体の回路規模を縮小する
ことができる。またコンデンサは半導体実装用回路基板
２内部の信号線を用いるので、容易に形成することがで
きる。
【００５５】なお、上述のように第１導体層８２および
第２導体層８４が互いに対向し、その間に誘電体層８３
が介在する構成であれば、これらが基板内部のどの位置
に構成されてもよい。また、第１導体層８２を前記配線
パターンを用いずに基板内部に別途構成し、前記第２導
体層８４も前記配線パターンを用いずに基板内部に別途
構成してもよい。
第２導体層８４が互いに対向し、その間に誘電体層８３
が介在する構成であれば、これらが基板内部のどの位置
に構成されてもよい。また、第１導体層８２を前記配線
パターンを用いずに基板内部に別途構成し、前記第２導
体層８４も前記配線パターンを用いずに基板内部に別途
構成してもよい。
【００５６】図７（ｂ）は、このような構成の一例を示
している。この図では、前記絶縁層８１の下層には電源
側の配線パターン８７（部分的にＧＮＤ側の配線パター
ンが混在することもある）が存在し、更にその下層側に
は絶縁膜８６を介して第１導体層８２（配線パターンで
はなく、例えば、べた塗りの金属膜から成る）が存在し
ている。第１導体層８２は例えば絶縁膜８６に形成され
たコンタクトホール（図示せず）を介して前記配線パタ
ーン８７（ＧＮＤ側の部分が混在する場合には電源側部
分）に接続されている。
している。この図では、前記絶縁層８１の下層には電源
側の配線パターン８７（部分的にＧＮＤ側の配線パター
ンが混在することもある）が存在し、更にその下層側に
は絶縁膜８６を介して第１導体層８２（配線パターンで
はなく、例えば、べた塗りの金属膜から成る）が存在し
ている。第１導体層８２は例えば絶縁膜８６に形成され
たコンタクトホール（図示せず）を介して前記配線パタ
ーン８７（ＧＮＤ側の部分が混在する場合には電源側部
分）に接続されている。
【００５７】一方、前記絶縁層８５の上層にはＧＮＤ側
の配線パターン８８（部分的に電源側の配線パターンが
混在することもある）が存在し、更にその上層側には絶
縁膜８６を介して第２導体層８４（配線パターンではな
く、例えば、べた塗りの金属膜から成る）が存在する。
第２の導体層８４は例えば絶縁膜８６に形成されたコン
タクトホール（図示せず）を介して前記配線パターン８
８（電源側の部分が混在する場合にはＧＮＤ側部分）に
接続されている。そして、第１導体層８４と第２導体層
８４との間に誘電体層８３を介在させてある。なお、第
１導体層８２と第２導体層８４の配置関係を逆にしても
よい。この場合には、第１導体層８２を配線パターンの
うち電源側の部分に接続し、第２導体層８４を配線パタ
ーンのうちＧＮＤ側に接続すればよい。
の配線パターン８８（部分的に電源側の配線パターンが
混在することもある）が存在し、更にその上層側には絶
縁膜８６を介して第２導体層８４（配線パターンではな
く、例えば、べた塗りの金属膜から成る）が存在する。
第２の導体層８４は例えば絶縁膜８６に形成されたコン
タクトホール（図示せず）を介して前記配線パターン８
８（電源側の部分が混在する場合にはＧＮＤ側部分）に
接続されている。そして、第１導体層８４と第２導体層
８４との間に誘電体層８３を介在させてある。なお、第
１導体層８２と第２導体層８４の配置関係を逆にしても
よい。この場合には、第１導体層８２を配線パターンの
うち電源側の部分に接続し、第２導体層８４を配線パタ
ーンのうちＧＮＤ側に接続すればよい。
【００５８】
【発明の効果】上述の本発明によれば、接続パッドの厚
さよりも大きい厚さを有する補強用パッドによって、接
続パッドと前記配線との間にある程度大きい隙間を作成
し、その隙間に形成される半田バンプの形状が鼓状にな
るので、接続パッドと前記配線との間の接続信頼性の向
上を図ることができる。
さよりも大きい厚さを有する補強用パッドによって、接
続パッドと前記配線との間にある程度大きい隙間を作成
し、その隙間に形成される半田バンプの形状が鼓状にな
るので、接続パッドと前記配線との間の接続信頼性の向
上を図ることができる。
【００５９】また半導体実装用回路基板の半導体実装面
上において、半導体チップの載置位置が多少ずれても、
半導体チップの電極を確実に所望のリード配線にバンプ
接続することができる。
上において、半導体チップの載置位置が多少ずれても、
半導体チップの電極を確実に所望のリード配線にバンプ
接続することができる。
【００６０】また半導体実装用回路基板は基板内部にコ
ンデンサを備え、供給される信号に混入されるノイズを
前記コンデンサで取り除くことができるので、外部にコ
ンデンサを併設する必要がなくなり、全体の回路規模を
縮小することができる。
ンデンサを備え、供給される信号に混入されるノイズを
前記コンデンサで取り除くことができるので、外部にコ
ンデンサを併設する必要がなくなり、全体の回路規模を
縮小することができる。
【００６１】また半導体チップを被覆するパッケージが
前記半導体実装用回路基板の一主面に成された後でも、
所定領域を確認することでパターン配線基板の方向のチ
ェックおよび実装後の製品検査時の製品の方向のチェッ
ク等を容易かつ高速に行うことができる。なお、半導体
実装用回路基板の複数の所定領域の中の１つだけ形状が
異なる所定領域の位置を確認するだけで、上述と同様の
効果を得ることができる。
前記半導体実装用回路基板の一主面に成された後でも、
所定領域を確認することでパターン配線基板の方向のチ
ェックおよび実装後の製品検査時の製品の方向のチェッ
ク等を容易かつ高速に行うことができる。なお、半導体
実装用回路基板の複数の所定領域の中の１つだけ形状が
異なる所定領域の位置を確認するだけで、上述と同様の
効果を得ることができる。
【図１】本発明の半導体実装用回路基板のＰＣＢ対向面
を示す平面図である。
を示す平面図である。
【図２】図１に示される半導体実装用回路基板における
側面図である。
側面図である。
【図３】半導体実装用回路基板がＰＣＢ上の所定位置に
載置された状態を概略的に示す断面図である。
載置された状態を概略的に示す断面図である。
【図４】本発明の半導体実装用回路基板の半導体チップ
が載置される半導体実装面を示す平面図である。
が載置される半導体実装面を示す平面図である。
【図５】半導体実装用回路基板の半導体実装面に形成さ
れた精度算出パターンの例を示す図である。
れた精度算出パターンの例を示す図である。
【図６】実装される半導体チップの電極に形成された半
田バンプに接続される半導体実装用回路基板上の配線パ
ターン示す図である。
田バンプに接続される半導体実装用回路基板上の配線パ
ターン示す図である。
【図７】同図（ａ）は半導体実装用回路基板の半導体実
装面からの厚み方向の構成を概略的に示す断面図であ
り、同図（ｂ）は同変形例を示す断面図である。
装面からの厚み方向の構成を概略的に示す断面図であ
り、同図（ｂ）は同変形例を示す断面図である。
【図８】従来からの半導体実装用回路基板、半導体チッ
プおよびプリント配線基板の接続関係を概略的に示した
斜視図である。
プおよびプリント配線基板の接続関係を概略的に示した
斜視図である。
２ 半導体実装用回路基板 １２ 接続パッド １３ａ〜１３ｄ 補強パッド ２７ 半田バンプ ２５ 配線パターン ４１〜４３ 基板認識用パターン ５０ 半導体チップ実装領域 ５１ａ〜５１ｄ パッケージ禁止領域 ５３ 仮想電極パッド位置 ６１ リード配線 ８２ 第１導体層 ８３ 誘電体層 ８４ 第２導体層
Claims (10)
- 【請求項１】 基板の一主面には半導体チップが載置さ
れると共に、基板の他面にはプリント配線基板の配線パ
ターンと電気的に接続される接続パッドが形成された半
導体実装用回路基板において、 前記接続パッドの厚さよりも厚い厚さを有する補強用パ
ッドを前記他面に形成したことを特徴とする半導体実装
用回路基板。 - 【請求項２】 前記他面の形状は矩形であり、 前記補強用パッドは、前記他面の少なくとも対角の２隅
に配置されることを特徴とする請求項１記載の半導体実
装用回路基板。 - 【請求項３】 前記プリント配線基板と接触する前記補
強用パッドの面積は、前記配線パターンと接触する前記
接続パッドの面積よりも大きいことを特徴とする請求項
１記載の半導体実装用回路基板。 - 【請求項４】 基板の一主面が半導体チップの載置され
る領域よりも大きく形成され、基板認識用パターンを前
記基板の一主面の前記半導体チップの載置される領域以
外に形成したことを特徴とする半導体実装用回路基板。 - 【請求項５】 前記基板認識用パターンは複数個形成さ
れ、前記基板認識用パターンの１つの形状が他の基板認
識用パターンの形状とは異なることを特徴とする請求項
４記載の半導体実装用回路基板。 - 【請求項６】 基板の一主面に電極パッドを備える半導
体チップが載置される半導体実装用回路基板において、 前記一主面の前記半導体チップの電極パッドが配置され
る位置に前記電極パッドの幅よりも長いリード配線を形
成したことを特徴とする半導体実装用回路基板。 - 【請求項７】 前記リード配線の長手方向両端部の少な
くとも一方を前記位置から所定距離だけ延在させて形成
したことを特徴とする請求項６記載の半導体実装用回路
基板。 - 【請求項８】 基板の一主面には載置される半導体チッ
プと電気的に接続されるリード配線が形成され、基板の
他面にはプリント配線基板の配線パターンに電気的に接
続される接続パッドが形成された半導体実装用回路基板
において、 前記半導体チップに供給する電源電圧を印加する前記リ
ード配線および前記接続パッドの少なくともいずれか一
方と接続される前記リード配線または接続パッドが設け
られる面とは異なる面に形成された第１導体層と、 誘電体層を介して前記第１導体層と対向するように設け
られ、接地される前記リード配線および前記接続パッド
の少なくともいずれか一方と接続された第２導体層とを
備えることを特徴とする半導体実装用回路基板。 - 【請求項９】 半導体実装用回路基板の一主面が半導体
チップの載置された領域よりも大きく形成され、所定領
域を前記半導体実装用回路基板の一主面の前記半導体チ
ップの載置された領域以外の領域中の一部に設け、前記
半導体チップを被覆するパッケージが前記半導体実装用
回路基板の一主面の前記所定領域以外の全ての領域に設
けられたことを特徴とする半導体装置。 - 【請求項１０】 前記所定領域は複数個形成され、前記
所定領域の１つの形状が他の所定領域の形状とは異なる
ことを特徴とする請求項９記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30279197A JP3555828B2 (ja) | 1996-11-08 | 1997-11-05 | 半導体実装用回路基板を備えた半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8-296465 | 1996-11-08 | ||
| JP29646596 | 1996-11-08 | ||
| JP30279197A JP3555828B2 (ja) | 1996-11-08 | 1997-11-05 | 半導体実装用回路基板を備えた半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004110855A Division JP3990679B2 (ja) | 1996-11-08 | 2004-04-05 | 半導体実装用回路基板を備えた半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10189821A true JPH10189821A (ja) | 1998-07-21 |
| JP3555828B2 JP3555828B2 (ja) | 2004-08-18 |
Family
ID=26560689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30279197A Expired - Lifetime JP3555828B2 (ja) | 1996-11-08 | 1997-11-05 | 半導体実装用回路基板を備えた半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3555828B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000058700A (ja) * | 1998-08-05 | 2000-02-25 | Nec Kyushu Ltd | Ｂｇａ型半導体装置 |
| JP2006237064A (ja) * | 2005-02-22 | 2006-09-07 | Alps Electric Co Ltd | 面実装型電子回路ユニット |
| JP2006303029A (ja) * | 2005-04-18 | 2006-11-02 | Aoi Electronics Co Ltd | 半導体装置 |
| JP2006303305A (ja) * | 2005-04-22 | 2006-11-02 | Aoi Electronics Co Ltd | 半導体装置 |
-
1997
- 1997-11-05 JP JP30279197A patent/JP3555828B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000058700A (ja) * | 1998-08-05 | 2000-02-25 | Nec Kyushu Ltd | Ｂｇａ型半導体装置 |
| JP2006237064A (ja) * | 2005-02-22 | 2006-09-07 | Alps Electric Co Ltd | 面実装型電子回路ユニット |
| JP4555119B2 (ja) * | 2005-02-22 | 2010-09-29 | アルプス電気株式会社 | 面実装型電子回路ユニット |
| JP2006303029A (ja) * | 2005-04-18 | 2006-11-02 | Aoi Electronics Co Ltd | 半導体装置 |
| JP2006303305A (ja) * | 2005-04-22 | 2006-11-02 | Aoi Electronics Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3555828B2 (ja) | 2004-08-18 |
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