DE102005005622B4 - Sicherheits-Chipstapel und ein Verfahren zum Herstellen eines Sicherheits-Chipstapels - Google Patents

Sicherheits-Chipstapel und ein Verfahren zum Herstellen eines Sicherheits-Chipstapels Download PDF

Info

Publication number
DE102005005622B4
DE102005005622B4 DE102005005622A DE102005005622A DE102005005622B4 DE 102005005622 B4 DE102005005622 B4 DE 102005005622B4 DE 102005005622 A DE102005005622 A DE 102005005622A DE 102005005622 A DE102005005622 A DE 102005005622A DE 102005005622 B4 DE102005005622 B4 DE 102005005622B4
Authority
DE
Germany
Prior art keywords
chip
functional layer
opening
connecting element
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE102005005622A
Other languages
English (en)
Other versions
DE102005005622A1 (de
Inventor
Berndt Dr. Gammel
Holger Dr. Hübner
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE102005005622A priority Critical patent/DE102005005622B4/de
Priority to US11/351,322 priority patent/US7436072B2/en
Publication of DE102005005622A1 publication Critical patent/DE102005005622A1/de
Application granted granted Critical
Publication of DE102005005622B4 publication Critical patent/DE102005005622B4/de
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/57Protection from inspection, reverse engineering or tampering
    • H01L23/573Protection from inspection, reverse engineering or tampering using passive means
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16135Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818Bonding techniques
    • H01L2224/81801Soldering or alloying
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06596Structural arrangements for testing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657Stacked arrangements of devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00011Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01022Titanium [Ti]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/0105Tin [Sn]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01068Erbium [Er]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01073Tantalum [Ta]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01074Tungsten [W]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/0132Binary Alloys
    • H01L2924/01327Intermediate phases, i.e. intermetallics compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3025Electromagnetic shielding

Abstract

Sicherheits-Chipstapel, mit
– einem ersten Chip (1) und einem zweiten Chip (2) auf dem ersten Chip (1)
– einer Funktionsschicht (3) in zumindest dem ersten oder dem zweitem Chip, wobei die Funktionsschicht (3) für die Funktionsfähigkeit des Chips unbedingt erforderlich ist,
– einer Passivierungsschicht (5) auf der Funktionsschicht (3), wobei die Passiverungsschicht (5) mindestens eine erste Öffnung (6) aufweist, und wobei die erste Öffnung (6) einen ersten Kontaktbereich der Funktionsschicht freilegt,
– jeweils einem Verbindungselement (4) an dem ersten Chip (1) und an dem zweitem Chip (2), wobei das Verbindungselement (4) zumindest bei dem ersten Chip (1) oder bei dem zweiten Chip (2) in der ersten Öffnung (6) angebracht ist, und mit der Funktionsschicht (3) in direktem Kontakt zueinander steht, wobei das Verbindungselement (4) an dem ersten Chip (1) mit dem Verbindungselement (4) an dem zweiten Chip (2) eine mechanische Verbindung zwischen den beiden Chips bildet...

Description

  • Die Erfindung betrifft einen Sicherheits-Chipstapel und ein Verfahren zum Herstellen eines Sicherheits-Chipstapels.
  • Bei gegenwärtigen Halbleiterbausteinen (Chips) besteht die Gefahr, dass darin gespeicherte Informationen von Unbefugten herausgelesen werden können, in dem die Chips in ihrer Funktionsweise analysiert werden.
  • Es existieren deshalb bereits eine Vielzahl von Schutzmassnahmen, welche die Chips vor unberechtigten Zugriffen schützen sollen.
  • So gibt es zum Beispiel Abschirmungen, sicherheitserhöhende Sensoren (Lichtsensoren, Glitch-Sensoren, etc.) oder spezielle Verkapselungen des Chips, die dessen Analyse verhindern sollen.
  • Ein weiteres Beispiel ist aus WO 00/67319 A1 bekannt, bei der ein multidimensionaler Leitungsmäander in einen Chipverbund integriert wird, durch den ständig oder in bestimmten Zeitabständen elektrische Signale von einem ersten Punkt zu einem zweiten Punkt gesendet werden. Durch die Detektierung der Signale am zweiten Punkt lässt sich auf die Unversehrheit des dazwischen liegenden Signalwegs schließen.
  • Eine weitere Möglichkeit, die Chips von unberechtigten Zugriffen zu schützen, bietet die so genannte „Face-to-Face" (F2F)-Technologie.
  • Bei der F2F-Technologie werden die Chips so aneinander zugewandt, dass die jeweiligen Oberflächen mit den darin enthaltenen Funktionselementen des Chips aufeinander angeordnet sind. Diese Oberflächen werden über spezielle Kontaktstellen elektrisch leitfähig miteinander verbunden, z. B. durch löten oder kleben. Ein Beispiel hierfür ist aus US 5,824,571 A bekannt.
  • Bei einem Sicherheits-Chipstapel wird diese Verbindung der Chipoberflächen so ausgebildet, dass die beiden übereinander liegenden Chips nur noch mit hohem Aufwand getrennt werden können. Trennungsversuche durch Temperaturerhöhung oder me chanischem Abscheren führen zu einer Zerstörung der Chips, bevor die gebildete Verbindung aufgetrennt wird.
  • Unter einem Sicherheits-Chipstapel ist also ein Stapel von Chips zu verstehen, der ein Ausspähen von darin enthaltenen sicherheitskritischen Informationen durch eine sichere Verbindung zwischen den gestapelten Chips verhindern soll.
  • Trotzdem besteht bei den derzeitigen Sicherheits-Chipstapeln immer noch die Möglichkeit, die beiden verbundenen Chips durch chemische Angriffe zerstörungsfrei zu trennen und somit durch Analyse des Chips die darin enthaltenen Informationen auszulesen.
  • Ein solcher Angriff kann durch kryptographische Protokolle abgewehrt werden. Dies erfordert jedoch den Einsatz von Verschlüsselungsalgorithmen wie z. B. einer Blockchiffre (z. B. DES, AES) oder einer Stromchiffre. In vielen Produkten kommt die Implementierung solcher aufwändiger Algorithmen entweder aus Kostengründen oder aus Leistungsfähigkeitsgründen nicht in Frage.
  • Aufgabe der Erfindung ist es, einen Sicherheits-Chipstapel mit einer sicheren Verbindung zwischen den Chips bereitzustellen.
  • Die Aufgabe wird erfindungsgemäß gelöst durch einen Sicherheits-Chipstapel mit den Merkmalen des unabhängigen Patentanspruchs 1 und einem Verfahren zur Herstellung eines Sicherheits-Chipstapels mit den Merkmalen des unabhängigen Patentanspruchs 15.
  • Der erfindungsgemäße Sicherheits-Chipstapel hat
    • – einen ersten Chip und einen zweiten Chip auf dem ersten Chip
    • – eine Funktionsschicht in zumindest dem ersten oder dem zweitem Chip, wobei die Funktionsschicht für die Funktionsfähigkeit des Chips unbedingt erforderlich ist,
    • – jeweils ein Verbindungselement an dem ersten Chip und an dem zweitem Chip, wobei das Verbindungselement an dem ersten Chip mit dem Verbindungselement an dem zweiten Chip eine mechanische Verbindung zwischen den beiden Chips bildet, und wobei das Verbindungselement und die Funktionsschicht aus dem gleichen Material sind und zumindest bei dem ersten Chip oder bei dem zweiten Chip das Verbindungselement mit der Funktionsschicht in direktem Kontakt zueinander stehen.
  • Auf der Funktionsschicht ist eine Passivierungsschicht mit mindestens einer ersten Öffnung so aufgebracht ist, dass die erste Öffnung einen ersten Kontaktbereich der Funktionsschicht freilegt, und wobei in der ersten Öffnung das Verbindungselement angebracht ist.
  • Die Passivierungsschicht schützt dabei die Funktionsschicht vor störenden Umwelteinflüssen, während der freigelegte Kontaktbereich die direkte Kontaktierung der Funktionsschicht mit dem Verbindungselement durch die Öffnung hindurch ermöglicht.
  • Das grundlegende Prinzip der Erfindung liegt darin, dass ein Trennungsversuch der Chips in einem Chipstapel durch einen chemischen Angriff zu Zerstörung mindestens eines Chips führt.
  • Zur Trennung des Chipstapels in seine Einzel-Chips müsste notwendigerweise die mechanische Verbindung zwischen den Chips aufgelöst werden. Dazu müssten die Verbindungselemente zerstört werden. Die dafür benötigte Chemikalie würde aber auch die direkt mit dem Verbindungselement im Kontakt stehende Funktionsschicht des Chips zerstören, da diese Funktionsschicht aus dem gleichen Material besteht wie das Verbindungselement und somit die gleichen chemischen Reaktionen aufweist.
  • Dadurch, dass diese Funktionsschicht für die Funktionsfähigkeit des Chips unbedingt notwendig ist, würde ein solcher chemischer Angriff also auch zur Zerstörung der Funktionsfähigkeit des Chips führen.
  • Mit dieser rein strukturellen Maßnahme im Aufbau des Sicherheits-Chipstapels wird eine aufwendige Kryptographie zur Verschlüsselung der Kommunikation zwischen dem ersten Chip und dem zweiten Chip vermieden. Damit werden Chipfläche und Kosten eingespart.
  • Vorteilhafte Weiterbildungen sind in den abhängigen Patentansprüchen angegeben.
  • In einer Ausführungsform des Sicherheits-Chipstapels ist das Material des Verbindungselements und der Funktionsschicht Kupfer. Kupfer wird als Leitbahnmetall in modernen Chiptechnologien bereits seit einiger Zeit eingesetzt. Die Verwendung vom Kupfer für die Funktionsschicht und für das Verbindungselement stellt somit keine neue Herausforderung für die zu verwendende Technologie dar, besitzt aber alle notwendigen Eigenschaften wie z. B. gute elektrische Leitfähigkeit, Verarbeitbarkeit, Prozesskompatibilität etc., um als Verbindungselement und als Funktionsschicht verwendet werden zu können.
  • Eine Ausgestaltung des Sicherheits-Chipstapels sieht vor, dass die erste Öffnung einen Durchmesser D > 10 μm hat. Dadurch werden auftretende Justageungenauigkeiten bei einer Kontaktlithographie in nachfolgenden Verfahrenschritten vermieden.
  • Eine weitere Ausgestaltung ist es, wenn an Flanken der ersten Öffnung eine Barriereschicht aufgebracht ist. Dadurch wird vermieden, dass das durch die Öffnung hindurchragende Verbindungselement in Kontakt mit der Passivierungsschicht kommt. Dadurch wird die Zuverlässigkeit erhöht, weil es an dem mit einer Barriereschicht versehenen Stellen zu keiner Bildung von Löchern (Voids) durch Diffusionsvorgänge zwischen der Passivierungsschicht und dem Verbindungselement kommt. Die Barriereschicht dient zugleich als Haftschicht für das Verbindungselement.
  • In einer weiteren Ausführungsform existiert mindestens eine zweite Öffnung, die einen zweiten Kontaktbereich der Funktionsschicht freilegt. Die zweite Öffnung erlaubt den direkten Zugang zu der Funktionsschicht, weil in der zweiten Öffnung kein Verbindungselement angebracht ist. Dadurch, dass die zweite Öffnung frei ist würde bei einem chemischen Angriff zur Trennung des Chipstapels die dabei verwendete Chemikalie durch diese zweite Öffnung hindurch einen besonders schweren Schaden an der Funktionsschicht anrichten, weil die Chemikalie im gesamten Zeitraum bis zur Trennung des Chipstapels auf die Funktionsschicht einwirken kann.
  • Eine Ausgestaltung des Sicherheits-Chipstapels sieht vor, dass die zweite Öffnung einen Durchmesser D > 20 μm hat. Durch diese große Öffnung kann die für einen Trennungsversuch des Chipstapels verwendete Chemikalie besonders leicht an die Funktionsschicht gelangen und somit zu einer besonders schweren Zerstörung der Funktionsschicht führen.
  • Eine weitere Ausführungsform des erfindungsgemäßen Sicherheits-Chipstapels sieht vor, dass die zweite Öffnung im Randbereich des Chips in die Passivierungsschicht eingebracht ist. Somit soll sichergestellt werden, dass die verwendete Chemikalie zur Trennung des Chipstapels schnell seine zerstörerische Wirkung auf die Funktionsschicht entfaltet. Mehr in der Mitte liegende Strukturen sind besser geschützt und werden erst später und langsamer von der Chemikalie angegriffen.
  • In einer Weiterbildung ist die erste Öffnung über feinstrukturierten Stellen der Funktionsschicht in die Passivierungsschicht eingebracht. Unter feinstrukturiert ist in diesem Zu sammenhang die kleinstmögliche Strukturgröße zu verstehen, die mit einer zur Herstellung der Chips verwendeten Technologie hergestellt werden kann. Die feinstrukturierten Stellen mit Strukturgrößen von derzeit kleiner 0,2–0,3 μm zeichnen sich dadurch aus, dass sie gar nicht oder nur mit erheblichem Aufwand repariert werden können. Dies bedeutet, dass bei einem chemischen Angriff die Funktionsschicht durch die strategische Platzierung der Öffnung eine nahezu irreversible Schädigung erfährt.
  • Eine wesensgleiche Weiterbildung ist es, wenn die zweite Öffnung über feinstrukturierten Stellen der Funktionsschicht in die Passivierungsschicht eingebracht ist.
  • Eine Ausführungsform des erfindungsgemäßen Sicherheits-Chipstapels sieht vor, das sich neben dem Verbindungselement ein Füllmaterial zwischen dem ersten und dem zweitem Chip befindet. Durch das Füllmaterial wird der chemische Angriff auf das Verbindungselement erschwert, insbesondere dann, wenn das Füllmaterial und das Verbindungselement unterschiedliche chemische Eigenschaften aufweisen. Durch das Füllmaterial wird der Zugang zu den Verbindungselementen versperrt. Deshalb muss vor einem chemischen Angriff auf das Verbindungselement zunächst das Füllmaterial mit einem separaten chemischen Angriff entfernt werden. Als Füllmaterial wird beispielsweise Benzocyclobuten (BCB) oder Polybenzoxazol (PBO) oder Teflon verwendet. Außerdem dient das Füllmaterial als zusätzliche mechanische Verbindung der Chips im Sicherheits-Chipstapel.
  • In einer zusätzlichen Ausführungsform ist über der Funktionsschicht eine Barriereschicht aufgebracht. Diese Barriereschicht dient als Haft- und Barriereschicht für das Verbindungselement. Somit wird die Zuverlässigkeit der Verbindung erhöht.
  • Eine Ausgestaltung des Sicherheitschipstapels ist es, wenn der erste Chip einen ersten Bereich und einen zweiten Bereich aufweist, wobei über dem ersten Bereich der zweite Chip angeordnet ist und an dem zweiten Bereich mindestens ein Anschlusskontakt angebracht ist. Der Anschlusskontakt dient für eine Kontaktierung des gesamten Chipstapels mit einer externen Einheit. Somit lässt sich der Chipstapel mit anderen Komponenten zu einem System verbinden.
  • In einer weiteren Ausgestaltung des Sicherheits-Chipstapels ist der zweite Chip auf eine Dicke d < 30 μm gedünnt. Dadurch liefert der gedünnte zweite Chip neben dem Vorteil, dass der Chipstapel sehr dünn gemacht werden kann, noch ein zusätzliches Sicherheitsmerkmal. Bei einer Trennung des zweiten Chips vom ersten Chip würde der zweite Chip aufgrund seines gedünnten Zustands ohne Hilfsmittel nicht mehr handhabbar. Besonders in flüssigen Medien würde er sofort zerbrechen.
  • Des weiterem wird die Aufgabe erfindungsgemäß gelöst durch ein Verfahren zum Herstellen eines Sicherheits-Chipstapels mit den folgenden Schritten:
    • – Bereitstellen eines ersten Chip und eines zweiten Chip, wobei sich zumindest in dem erstem Chip oder in dem zweitem Chip eine Funktionsschicht befindet, die für die Funktionsfähigkeit des Chips unbedingt erforderlich ist,
    • – Anbringen eines Verbindungselements an den ersten Chip und an den zweiten Chip derart, dass das Verbindungselement zumindest bei dem ersten Chip oder bei dem zweiten Chip mit der Funktionsschicht direkt kontaktiert wird, wobei das Verbindungselement und die Funktionsschicht aus dem gleichem Material bestehen,
    • – Verbinden des ersten Chip mit dem zweiten Chip derart, dass das Verbindungselement des ersten Chip mit dem Verbindungselement des zweiten Chip eine Verbindung bildet.
  • Vor dem Anbringen des Verbindungselements wird eine Passivierungsschicht auf die Funktionsschicht derart aufgebracht und strukturiert, dass mindestens eine Öffnung entsteht, die einen Kontaktbereich der Funktionsschicht freilegt.
  • Die Aufbringung der Passivierungsschicht schützt die Funktionsschicht vor schädlichen Umwelteinflüssen, während die eingebrachte Öffnung in der Passivierungsschicht weiterhin den direkten Zugang zu der Funktionsschicht erlaubt. Somit ist die gewünschte Schädigung der Funktionsschicht bei einem chemischen Angriff weiterhin gewährleistet.
  • Der nach diesem Verfahren hergestellte Chipstapel würde bei einem Trennungsversuch mit chemischen Mitteln zur Zerstörung der Funktionsschicht und somit zur Zerstörung des Chips führen. Das chemische Mittel zur Auflösung der Verbindung würde nämlich nicht nur das Verbindungselement angreifen, sondern auch die aus dem gleichem Material bestehende Funktionsschicht. Da die intakte Funktionsschicht aber für die Funktionsfähigkeit des gesamten Chips unbedingt erforderlich ist, wäre eine Zerstörung der Funktionsschicht gleichbedeutend mit der Zerstörung des Chips.
  • In einer weiteren Ausführungsform wird vor der Strukturierung der Passivierungsschicht eine Barriereschicht auf die Passivierungsschicht aufgebracht. Anschließend erfolgt die Strukturierung der Barriereschicht und der Passivierungsschicht mit einer gemeinsamen Ätzmaske. Die Barriereschicht wird benötigt, damit keine Löcher (Voids) aufgrund von Diffusionsvorgängen zwischen der Passivierungsschicht und dem Verbindungselement verursacht werden. Außerdem dient die Barriereschicht auch als Haftschicht für das Verbindungselement.
  • Durch die Strukturierung der Barriereschicht und der Passivierungsschicht mit einer gemeinsamen Ätzmaske zur Herstellung der Öffnung spart man sich einen Prozessschritt im Herstellungsverfahren. Außerdem werden Justierungenauigkeiten, die bei zwei unterschiedlichen Ätzmasken auftreten würden, vermieden. Die Öffnung wird somit an exakt definierter Stelle durch die Barriereschicht und die Passivierungsschicht hindurch hergestellt.
  • In einer alternativen Ausführungsform wird nach der Strukturierung der Passivierungsschicht eine Barriereschicht auf die Passivierungsschicht, auf Flanken der Öffnung und auf den Kontaktbereich aufgebracht und derart strukturiert, dass der Kontaktbereich wieder freigelegt wird. Dabei ist von besonderer Bedeutung, das diese Herstellungsweise auch die Bereitstellung einer Barriereschicht auf den Flanken der Öffnungen erlaubt. Somit wird eine Löcherbildung aufgrund von Diffusionsvorgängen zwischen der Passivierungsschicht und dem Verbindungselement auch an den Flanken der Öffnung vermieden und die Zuverlässigkeit des Chipstapels wird somit erhöht. Zusätzlich wird die Barriereschicht auch als Haftschicht für das Verbindungselement verwendet, was ebenfalls zur einen Erhöhung der Zuverlässigkeit durch die gute Haftung der Verbindungselemente in der Öffnung führt.
  • Die Erfindung wird nachfolgend anhand der Figuren näher erläutert. Es zeigen
  • 1 eine schematische Querschnittsansicht eines Sicherheits-Chipstapel,
  • 2a bis c schematische Schnittdarstellung zur Erläuterung eines Verfahrens zum Herstellen eines Sicherheits-Chipstapels,
  • 3a bis c schematische Schnittdarstellung zur Erläuterung eines alternativen Verfahrens zum Herstellen eines Sicherheits-Chipstapels.
  • Gleichbleibende Strukturmerkmale sind im Nachfolgenden mit den gleichen Bezugskennzeichen versehen.
  • In 1 ist in einer schematischen Querschnittsansicht der Aufbau eines erfindungsgemäßen Sicherheits-Chipstapels dargestellt.
  • Der Sicherheits-Chipstapel ist aus einem unteren ersten Chip 1 und einem darauf aufgesetzten zweiten Chip 2 zusammengesetzt.
  • Der erste Chip 1 weist ebenso wie der zweite Chip 2 ein Substrat 15 auf, in dem eine Funktionsschicht 3 aus Kupfer enthalten ist.
  • Auf dieser Funktionsschicht 3 ist eine Passivierungsschicht 5. In diese Passivierungsschicht 5 sind Öffnungen eingebracht, die die Funktionsschicht 3 teilweise offen legen.
  • Eine erste Öffnung 6 ist mit einem Verbindungselement 4 gefüllt. Das Verbindungselement 4 besteht ebenfalls aus Kupfer und grenzt unmittelbar an die Funktionsschicht 3 an.
  • Zwischen dem Verbindungselement 4 und der Passivierungsschicht 5 befindet sich eine Barriereschicht 8 aus Titanwolfram oder Tantal. Die Barriereschicht 8 bedeckt die Flanken 7 der ersten Öffnung 6 und die Passivierungsschicht 5 von oben.
  • Eine zweite Öffnung 9 befindet sich in der Passivierungsschicht 5 und legt die Funktionsschicht 3 offen.
  • Der bisher beschriebene Aufbau gilt sowohl für den ersten Chip 1 als auch für den zweiten Chip 2.
  • Der zweite Chip 2 ist derart auf den ersten Chip 1 gesetzt, dass die jeweiligen Verbindungselemente 4 des ersten und des zweiten Chips einander gegenüberliegen. Diese Anordnung ist als "Face-to-Face"-Technologie bekannt.
  • Die mechanische Verbindung zwischen den jeweils gegenüberliegenden Verbindungselementen 4 bildet eine intermetallische Verbindung 21.
  • Diese intermetallische Verbindung 21 bildet sich zu Cu3Sn aus, wenn entsprechend zu den Kupferverbindungselementen eine Zinnschicht zwischen den Verbindungselementen thermisch behandelt wird.
  • Verbleibende Lücken zwischen dem ersten Chip 1 und dem zweiten Chip 2 sind mit einem Füllmaterial 10 wie z. B. Benzocyklobuten (BCB), Polybenzoxazol (PBO) oder Teflon gefüllt.
  • Die Lücken können in Form eines Mäander, als Sacklöcher oder als enge Spalten ausgeführt sein.
  • Der erste Chip 1 ist in seiner Grundfläche größer als der zweite Chip 2. Der zweite Chip 2 bedeckt somit nur einen Teil der Grundfläche des ersten Chips 1.
  • Auf den vom zweiten Chip 2 unbedeckten Teil des Chips 1 befindet sich ein Anschlusskontakt 12 aus Aluminium. Zusammen mit weiteren in 1 nicht dargestellten Anschlusskontakten bildet dieser eine "Wanne", in die der zweite Chip 2 eingesetzt ist.
  • In 2 ist in mehreren Fertigungsschritten a bis c ein Verfahren zum Herstellen eines Verbindungselements für einen Sicherheits-Chipstapel dargestellt.
  • Ein Substrat 15, das in der Regel ein Halbleitersubstrat ist, und das eine Funktionsschicht 3 enthält, wird mit einer Passivierungsschicht 5 über der Funktionsschicht 3 bereitgestellt.
  • Auf diese Passivierungsschicht 5 wird ganzflächig eine Barriereschicht 8 aus Titanwolfram gesputtert. Sowohl diese Barriereschicht 8, wie auch die Passivierungsschicht 5 wird mit einem gemeinsamen Lithographieverfahren strukturiert, so dass eine erste Öffnung 6 entsteht. Die erste Öffnung 6 legt einen Teil der Funktionsschicht 3 frei.
  • Anschließend wird die erste Öffnung 6 mit einem Verbindungselement 4 aus Kupfer gefüllt. Das Verbindungselement 4 erstreckt sich außerhalb der ersten Öffnung 6 auch über einen Teil der Passivierungsschicht 5, wobei die zwischen der Passivierungsschicht 5 und dem Verbindungselement 4 bestehende Barriereschicht 8 sowohl als Haftschicht zur ausreichenden Haftung des Verbindungselements 4 auf der Passivierungsschicht 5 als auch als Barriereschicht gegen auftretende Diffusionsvorgänge zwischen der Passivierungsschicht 5 und dem Verbindungselement 4 dient.
  • Die neben dem Verbindungselement 4 auf der Passivierungsschicht 5 liegende Barriereschicht 8 wird für nachfolgende Prozessschritte entfernt.
  • Die Grenzfläche zwischen dem Verbindungselement 4 und der Funktionsschicht 3 weist somit keine Grenzschicht auf, sondern es existiert ein nahtloser Übergang zwischen den beiden Kupferelementen.
  • In 3 ist in nacheinander folgenden Fertigungsschritten a bis c ein alternatives Verfahren zum Herstellen eines Verbindungselements für einen Sicherheits-Chipstapel dargestellt.
  • Ein Substrat 15, das eine Funktionsschicht 3 enthält, wird mit einer über der Funktionsschicht 3 befindlichen Passivierungsschicht 5 bereitgestellt, wobei in die Passivierungsschicht bereits eine erste Öffnung 6 eingebracht wurde, die einen Teil der Funktionsschicht 3 offen legt.
  • Auf die Passivierungsschicht 5, auf die Flanken 7 der ersten Öffnung 6 und auf den offen gelegten Teil der Funktionsschicht 3 wird eine Barriereschicht 8 aus Titanwolfram gesputtert.
  • Diese Barriereschicht 8 wird nun mit Hilfe einer zusätzlichen Maske 25 in einem Lithographieverfahren derart strukturiert, dass ein Fenster in der Barriereschicht 8 entsteht, das wiederum einen Teil der Funktionsschicht in der ersten Öffnung 6 offen legt.
  • Anschließend wird die Maske 25 entfernt und eine weitere Maske 26 auf der Barriereschicht 8 über der Passivierungsschicht 5 aufgebracht.
  • Die weitere Maske 26 enthält eine Maskenöffnung, wobei sich diese Maskenöffnung über die erste Öffnung 6 und über die an die erste Öffnung 6 angrenzenden Bereiche der Passivierungsschicht 5 erstreckt.
  • Somit erlaubt die Maskenöffnung den Zugang zu dem offen gelegten Teil der Funktionsschicht 3.
  • Die Maskenöffnung wird mit dem Verbindungselement 4 aus Kupfer gefüllt. Dadurch wird auch die erste Öffnung 6 mit dem Verbindungselement 4 aus Kupfer gefüllt und das Verbindungselement 4 erstreckt sich außerhalb der ersten Öffnung 6 auch über einen Teil der Passivierungsschicht 5. Zwischen der Passivierungsschicht 5 und dem Verbindungselement 4 und zwischen den Flanken 7 der ersten Öffnung 6 und dem Verbindungselement 4 besteht nach wie vor die Barriereschicht 8, die ebenso wie in dem Ausführungsbeispiel zu 2 als Barriere- und Haftschicht dient.
  • Die Grenzfläche zwischen dem Verbindungselement 4 und der Funktionsschicht 3 weist keine Grenzschicht auf, sondern es wird auch hier ein nahtloser Übergang Kupfer-Kupfer zwischen dem Verbindungselement 4 und der Funktionsschicht 3 geschaffen.
  • 1
    erster Chip
    2
    zweiter Chip
    3
    Funktionsschicht
    4
    Verbindungselement
    5
    Passivierungsschicht
    6
    erste Öffnung
    7
    Flanke
    8
    Barriereschicht
    9
    zweite Öffnung
    10
    Füllmaterial
    12
    Anschlusskontakt
    15
    Substrat
    20
    SOLID-Interface
    25
    Maske
    26
    Maske

Claims (17)

  1. Sicherheits-Chipstapel, mit – einem ersten Chip (1) und einem zweiten Chip (2) auf dem ersten Chip (1) – einer Funktionsschicht (3) in zumindest dem ersten oder dem zweitem Chip, wobei die Funktionsschicht (3) für die Funktionsfähigkeit des Chips unbedingt erforderlich ist, – einer Passivierungsschicht (5) auf der Funktionsschicht (3), wobei die Passiverungsschicht (5) mindestens eine erste Öffnung (6) aufweist, und wobei die erste Öffnung (6) einen ersten Kontaktbereich der Funktionsschicht freilegt, – jeweils einem Verbindungselement (4) an dem ersten Chip (1) und an dem zweitem Chip (2), wobei das Verbindungselement (4) zumindest bei dem ersten Chip (1) oder bei dem zweiten Chip (2) in der ersten Öffnung (6) angebracht ist, und mit der Funktionsschicht (3) in direktem Kontakt zueinander steht, wobei das Verbindungselement (4) an dem ersten Chip (1) mit dem Verbindungselement (4) an dem zweiten Chip (2) eine mechanische Verbindung zwischen den beiden Chips bildet und wobei das Verbindungselement (4) und die Funktionsschicht (3) aus dem gleichen Material sind.
  2. Sicherheits-Chipstapel nach Anspruch 1, dadurch gekennzeichnet, dass die mechanische Verbindung durch eine intermetallische Verbindung (20) gebildet ist.
  3. Sicherheits-Chipstapel nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass das Material des Verbindungselements (4) und der Funktionsschicht (3) Kupfer ist
  4. Sicherheits-Chipstapel nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die erste Öffnung (6) einen Durchmesser D > 10 μm hat.
  5. Sicherheits-Chipstapel nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass an Flanken (7) der ersten Öffnung (6) eine Barriereschicht (8) aufgebracht ist.
  6. Sicherheits-Chipstapel nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass mindestens eine zweite Öffnung (9) existiert, die einen zweiten Kontaktbereich der Funktionsschicht (3) freilegt.
  7. Sicherheits-Chipstapel nach Anspruch 6, dadurch gekennzeichnet, dass die zweite Öffnung (9) einen Durchmesser D > 20 μm hat.
  8. Sicherheits-Chipstapel nach einem der Ansprüche 6 oder 7, dadurch gekennzeichnet, dass die zweite Öffnung (9) im Randbereich des Chips in die Passivierungsschicht (5) eingebracht ist.
  9. Sicherheits-Chipstapel nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die erste Öffnung (8) über feinstrukturierten Stellen der Funktionsschicht (3) in die Passivierungsschicht (5) eingebracht ist.
  10. Sicherheits-Chipstapel nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, dass die zweite Öffnung (9) über feinstrukturierten Stellen der Funktionsschicht (3) in die Passivierungsschicht (5) eingebracht ist.
  11. Sicherheits-Chipstapel nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass sich neben den Verbindungselementen (4) ein Füllmaterial (10) zwischen dem ersten und zweiten Chip befindet.
  12. Sicherheits-Chipstapel nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass über der Funktionsschicht (3) eine Barriereschicht (8) aufgebracht ist.
  13. Sicherheits-Chipstapel nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der erste Chip (1) einen ersten Bereich und einen zweiten Bereich aufweist, und wobei über dem ersten Bereich der zweite Chip (2) angeordnet ist und an dem zweiten Bereich mindestens ein Anschlusskontakt (12) angebracht ist.
  14. Sicherheits-Chipstapel nach einem der vorhergehende Ansprüche, dadurch gekennzeichnet, daß der zweite Chip (2) eine Dicke d < 30 μm aufweist.
  15. Verfahren zum Herstellen eines Sicherheits-Chipstapel, mit den folgenden Schritten: – Bereitstellen eines ersten Chip (1) und eines zweiten Chip (2), wobei sich zumindest in dem ersten Chip (1) oder in dem zweiten Chip (2) eine Funktionsschicht (3) befindet, die für die Funktionsfähigkeit des Chips unbedingt erforderlich ist, – Aufbringen und strukturieren einer Passivierungsschicht (5) auf die Funktionsschicht (3) derart, dass mindestens eine Öffnung (6) entsteht, die einen Kontaktbereich der Funktionsschicht (3) freilegt. – Anbringen jeweils eines Verbindungselements an den ersten Chip (1) und an den zweiten Chip (2) derart, dass das Verbindungselement (4) zumindest bei dem ersten Chip (1) oder bei dem zweiten Chip (2) mit der Funktionsschicht (3) direkt kontaktiert wird, wobei das Verbindungselement (4) und die Funktionsschicht (3) aus dem gleichem Material bestehen, – Verbinden des ersten Chip (1) mit dem zweiten Chip (2) derart, dass das Verbindungselement des ersten Chip (1) mit dem Verbindungselement des zweiten Chip (2) eine intermetallische Verbindung (20) bildet.
  16. Verfahren nach Anspruch 15, dadurch gekennzeichnet, dass vor der Strukturierung der Passivierungsschicht (5) eine Barriereschicht (8) auf die Passivierungsschicht (5) aufgebracht wird und anschließend die Strukturierung der Barriereschicht (8) und der Passivierungsschicht (5) mit einer gemeinsamen Ätzmaske erfolgt.
  17. Verfahren nach Anspruch 15, dadurch gekennzeichnet, dass nach der Strukturierung der Passivierungsschicht (5) eine Barriereschicht (8) auf die Passivierungsschicht (5), auf Flanken (7) der Öffnung (6) und auf dem Kontaktbereich aufgebracht und derart strukturiert wird, dass der Kontaktbereich wieder freigelegt wird.
DE102005005622A 2005-02-08 2005-02-08 Sicherheits-Chipstapel und ein Verfahren zum Herstellen eines Sicherheits-Chipstapels Expired - Fee Related DE102005005622B4 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE102005005622A DE102005005622B4 (de) 2005-02-08 2005-02-08 Sicherheits-Chipstapel und ein Verfahren zum Herstellen eines Sicherheits-Chipstapels
US11/351,322 US7436072B2 (en) 2005-02-08 2006-02-08 Protected chip stack

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102005005622A DE102005005622B4 (de) 2005-02-08 2005-02-08 Sicherheits-Chipstapel und ein Verfahren zum Herstellen eines Sicherheits-Chipstapels

Publications (2)

Publication Number Publication Date
DE102005005622A1 DE102005005622A1 (de) 2006-08-17
DE102005005622B4 true DE102005005622B4 (de) 2008-08-21

Family

ID=36745937

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102005005622A Expired - Fee Related DE102005005622B4 (de) 2005-02-08 2005-02-08 Sicherheits-Chipstapel und ein Verfahren zum Herstellen eines Sicherheits-Chipstapels

Country Status (2)

Country Link
US (1) US7436072B2 (de)
DE (1) DE102005005622B4 (de)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5824571A (en) * 1995-12-20 1998-10-20 Intel Corporation Multi-layered contacting for securing integrated circuits
WO2000067319A1 (de) * 1999-05-03 2000-11-09 Infineon Technologies Ag Verfahren und vorrichtung zur sicherung eines mehrdimensional aufgebauten chipstapels

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4933898A (en) * 1989-01-12 1990-06-12 General Instrument Corporation Secure integrated circuit chip with conductive shield
US5072331A (en) * 1991-04-26 1991-12-10 Hughes Aircraft Company Secure circuit structure
US5369299A (en) * 1993-07-22 1994-11-29 National Semiconductor Corporation Tamper resistant integrated circuit structure
US5468990A (en) * 1993-07-22 1995-11-21 National Semiconductor Corp. Structures for preventing reverse engineering of integrated circuits
US6414884B1 (en) * 2000-02-04 2002-07-02 Lucent Technologies Inc. Method and apparatus for securing electronic circuits

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5824571A (en) * 1995-12-20 1998-10-20 Intel Corporation Multi-layered contacting for securing integrated circuits
WO2000067319A1 (de) * 1999-05-03 2000-11-09 Infineon Technologies Ag Verfahren und vorrichtung zur sicherung eines mehrdimensional aufgebauten chipstapels

Also Published As

Publication number Publication date
US7436072B2 (en) 2008-10-14
US20060279002A1 (en) 2006-12-14
DE102005005622A1 (de) 2006-08-17

Similar Documents

Publication Publication Date Title
DE102006043484B4 (de) Fuse-Struktur und Verfahren zum Herstellen derselben
DE60208328T2 (de) Fingerabdrucksensor
DE69529883T2 (de) Anpassungsmetallschicht
DE102005008750B4 (de) Struktur zum Enthalten von Trocknungsmitteln, Verfahren zum Herstellen und Verwendung der Struktur
EP1412978A2 (de) Elektronisches bauteil mit einem kunststoffgehäuse und verfahren zu seiner herstellung
EP2287916A2 (de) Verfahren zum Kontaktieren und Gehäusen von integrierten Schaltungen
DE19548048C2 (de) Elektronisches Bauelement, insbesondere mit akustischen Oberflächenwellen arbeitendes Bauelement (OFW-Bauelement)
DE10158809B4 (de) Herstellungsverfahren für eine Leiterbahn auf einem Substrat und eine entsprechende Leiterbahn
WO2003057618A2 (de) Verfahren zum erzeugen einer schutzabdeckung für ein bauelement
DE19901384A1 (de) Elektronisches Bauelement und Verwendung einer darin enthaltenen Schutzstruktur
DE4414970A1 (de) Mikromechanisches Bauteil mit einem Schaltelement als beweglicher Struktur, Mikrosystem und Herstellverfahren
DE102005005622B4 (de) Sicherheits-Chipstapel und ein Verfahren zum Herstellen eines Sicherheits-Chipstapels
DE10231729B4 (de) Bauelement mit einer oberflächenmikromechanischen Struktur
DE3343367A1 (de) Halbleiterbauelement mit hoeckerartigen, metallischen anschlusskontakten und mehrlagenverdrahtung
EP2225921B1 (de) Sicherungseinrichtung und sicherheitskappenanordnung mit sprödem deckelement
DE102004005361B4 (de) Verfahren zur Herstellung von metallischen Leitbahnen und Kontaktflächen auf elektronischen Bauelementen
DE102013224060A1 (de) Erschweren von optischem Reverse Engineering
EP1821091B1 (de) Verfahren zur Herstellung von elektronischen Bauelementen und Drucksensor
DE102013211562B4 (de) Verfahren zum Erzeugen einer Metallstruktur in einem Halbleitersubstrat
DE19634135C2 (de) Halbleiterschaltung, insbesondere zur Verwendung in einem integrierten Baustein
DE10034018A1 (de) Trägermatrix für integrierte Halbleiter und Verfahren zu ihrer Herstellung
EP1276151B1 (de) Gegen Analyse geschütztes Halbleiterbauelement und zugehöriges Herstellungsverfahren
DE102014118340B4 (de) Verfahren zur Herstellung eines Wafer-Level-Package für ein MEMS-Mikrofon
EP1170793B1 (de) Trägermatrix mit Bondkanal für integrierte Halbleiter und Verfahren zu ihrer Herstellung
EP4045882B1 (de) Sensorelement und verfahren zur herstellung eines sensorelements

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee