KR102587147B1 - 주입을 통한 콘택트 플러그의 저부 횡방향 확장 - Google Patents

주입을 통한 콘택트 플러그의 저부 횡방향 확장 Download PDF

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수-하오 리우
쿠오-주 첸
리앙-인 첸
후이쳉 창
이-치아 여
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Abstract

방법은, 금속 피쳐를 형성하는 것, 금속 피쳐 위에 에칭 정지 층을 형성하는 것, 금속 피쳐에 도펀트를 주입하는 것, 에칭 정지 층 위에 유전체 층을 형성하는 것, 제1 개구를 형성하기 위해 유전체 층 및 에칭 정지 층을 에칭하는 제1 에칭 프로세스를 수행하는 것, 금속 피쳐를 에칭하기 위해 그리고 금속 피쳐에 제2 개구를 형성하기 위해 제2 에칭 프로세스를 수행하는 것 - 제2 개구는 제1 개구와 연결됨 - , 및 콘택트 플러그를 형성하기 위해 제1 개구 및 제2 개구를 금속 재료로 충전하는 것을 포함한다.

Description

주입을 통한 콘택트 플러그의 저부 횡방향 확장{BOTTOM LATERAL EXPANSION OF CONTACT PLUGS THROUGH IMPLANTATION}
집적 회로의 제조에서, 콘택트 플러그는 트랜지스터의 소스 및 드레인 영역 및 게이트에 전기적으로 커플링하기 위해 사용된다. 소스/드레인 콘택트 플러그는 통상적으로 소스/드레인 실리사이드(silicide) 영역에 연결되었고, 그 형성 프로세스는 소스/드레인 영역을 노출시키는 콘택트 개구를 형성하는 것, 금속 층을 성막하는 것, 금속 층 위에 배리어 층을 성막하는 것, 금속 층을 소스/드레인 영역과 반응시키기 위해 어닐 프로세스를 수행하는 것, 텅스텐 또는 코발트와 같은 금속을 나머지 콘택트 개구에 충전하는 것, 및 잉여 금속을 제거하기 위해 화학적 기계적 연마(Chemical Mechanical Polish; CMP) 프로세스를 수행하는 것을 포함한다. 하나보다 더 많은 레벨의 콘택트 플러그가 형성될 수도 있다.
종래에는, 상위 레벨 콘택트 플러그(upper-level contact plug)를 형성할 때, 하위 레벨 콘택트 플러그(lower-level contact plug)의 부식과 같은 문제를 해결하기 위해 상위 레벨 콘택트 플러그의 저부 부분이 확장되었다. 저부 부분은 하위 레벨 콘택트 플러그로 연장된다. 그러나, 횡방향 확장(lateral expansion)은, 상위 레벨 콘택트 플러그가 형성되는 개구로 하여금 더 깊어지게 할 것이기 때문에, 달성하기 어려웠다.
본 개시의 양태는 첨부의 도면과 함께 판독될 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 피쳐는 일정한 축척으로 묘사되지 않는다는 것을 유의한다. 실제, 다양한 피쳐의 치수는 논의의 명확화를 위해 임의적으로 증가 또는 감소될 수도 있다.
도 1 내지 도 7, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 11, 도 12a, 도 12b, 및 도 13 내지 도 17은, 몇몇 실시형태에 따른, 트랜지스터 및 각각의 콘택트 플러그의 형성에서의 중간 단계의 사시도 및 단면도이다.
도 18 및 도 19는, 각각, 몇몇 실시형태에 따른, 콘택트 플러그 및 레벨간 유전체에서의 주입된 종의 프로파일이다.
도 20은 몇몇 실시형태에 따른 콘택트 플러그의 상면도를 예시한다.
도 21은 몇몇 실시형태에 따른 횡방향 리세싱(recessing) 거리 대 리세싱 깊이의 플롯을 예시한다.
도 22는, 몇몇 실시형태에 따른, 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET) 및 대응하는 콘택트 플러그를 형성하기 위한 프로세스 플로우를 예시한다.
다음의 개시는 본 발명의 상이한 피쳐를 구현하기 위한 많은 상이한 실시형태, 또는 예를 제공한다. 본 개시를 단순화하기 위해, 컴포넌트 및 배열(arrangement)의 특정한 예가 하기에서 설명된다. 이들은, 물론, 예에 불과하며 제한하도록 의도되는 것은 아니다. 예를 들면, 후속하는 설명에서 제2 피쳐 위에 또는 상에 제1 피쳐를 형성하는 것은, 제1 및 제2 피쳐가 직접 접촉하여 형성되는 실시형태를 포함할 수도 있고, 또한 제1 및 제2 피쳐가 직접 접촉하지 않을 수도 있도록 제1 피쳐와 제2 피쳐 사이에 추가적인 피쳐가 형성될 수도 있는 실시형태를 포함할 수도 있다. 게다가, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수도 있다. 이 반복은 간략화 및 명확화의 목적을 위한 것이며, 그 자체로는, 논의되는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
또한, 도면에서 예시되는 바와 같은 다른 엘리먼트(들) 또는 피쳐(들)에 대한 하나의 엘리먼트 또는 피쳐의 관계를 설명하는 설명의 용이성을 위해, "기저의(underlying)", "아래의(below)", "하부의(lower)", "위에 놓이는(overlying)", "상부의(upper)" 및 등등과 같은 공간적으로 상대적인 용어가 본원에서 사용될 수도 있다. 공간적으로 상대적인 용어는, 도면에서 묘사되는 방위 외에, 사용 또는 동작에서 디바이스의 상이한 방위를 포괄하도록 의도된다. 장치는 다르게 배향될 수도 있고(90 도 회전될 수도 있거나 또는 다른 방위에 있을 수도 있고), 본원에서 사용되는 공간적으로 상대적인 서술어(descriptor)는 마찬가지로 그에 따라 해석될 수도 있다.
몇몇 실시형태에 따른 콘택트 플러그 및 그 형성 방법이 제공된다. 상위 콘택트 플러그는 하위 콘택트 플러그 위에 형성된다. 하위 콘택트 플러그의 상부 부분(top portion)에 도펀트를 도핑하기 위해 주입 프로세스가 수행된다. 하위 콘택트 플러그 위에 유전체 층이 형성되고, 유전체 층에 콘택트 개구가 형성된다. 그 다음, 하위 콘택트 플러그는 수직 및 횡방향 둘 모두에서 리세싱된다(recessed). 하위 콘택트 플러그의 상부 부분에 있는 도펀트에 의해, 수직 리세싱 레이트에 비해 횡방향 리세싱 레이트가 증가된다. 따라서, 상위 콘택트 플러그의 저부 부분은 수직으로 확대되는 것보다 훨씬 더 많이 횡방향으로(laterally) 확대된다. 본원에서 논의되는 실시형태는 본 개시의 주제를 만들거나 또는 사용하는 것을 가능하게 하는 예를 제공할 것이며, 기술 분야에서의 통상의 지식을 가진 자는, 상이한 실시형태의 고려되는 범위 내에서 유지되면서 이루어질 수도 있는 변형예를 쉽게 이해할 것이다. 다양한 도면 및 예시적인 실시형태 전체에 걸쳐, 동일한 참조 번호는 동일한 엘리먼트를 가리키기 위해 사용된다. 방법 실시형태가 특정한 순서로 수행되는 것으로 논의될 수도 있지만, 다른 방법 실시형태는 임의의 논리적인 순서로 수행될 수도 있다.
도 1 내지 도 7, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 11, 도 12a, 도 12b, 및 도 13 내지 도 17은, 본 개시의 몇몇 실시형태에 따른, 핀 전계 효과 트랜지스터(FinFET) 및 대응하는 콘택트 플러그의 형성에서의 중간 단계의 단면도를 예시한다. 대응하는 프로세스는 또한 도 22에서 도시되는 프로세스 플로우에서 개략적으로 반영된다.
도 1은 웨이퍼(10) 상에서 형성되는 초기 구조체의 사시도를 예시한다. 웨이퍼(10)는 기판(20)을 포함한다. 기판(20)은, 실리콘 기판, 실리콘 게르마늄(silicon germanium) 기판, 또는 다른 반도체 재료로 형성되는 기판일 수도 있는 반도체 기판일 수도 있다. 기판(20)은 p 타입 또는 n 타입 불순물로 도핑될 수도 있다. 얕은 트렌치 분리(Shallow Trench Isolation; STI) 영역과 같은 분리 영역(22)이 기판(20)의 상부 표면(top surface)으로부터 기판(20)으로 연장되도록 형성될 수도 있다. 각각의 프로세스는 도 22에서 도시되는 프로세스 플로우(200)에서 프로세스(202)로서 예시된다. 이웃하는 STI 영역(22) 사이의 기판(20)의 부분은 반도체 스트립(semiconductor strip)(24)으로 지칭된다. 반도체 스트립(24)의 상부 표면과 STI 영역(22)의 상부 표면은 실질적으로 서로 수평일 수도 있다. 본 개시의 몇몇 실시형태에 따르면, 반도체 스트립(24)은 원래의 기판(20)의 일부이고, 그러므로, 반도체 스트립(24)의 재료는 기판(20)의 것과 동일하다. 본 개시의 대안적인 실시형태에 따르면, 반도체 스트립(24)은, STI 영역(22) 사이에서 기판(20)의 부분을 에칭하여 리세스(recess)를 형성하는 것, 및 에피택시를 수행하여 리세스 내에서 다른 반도체 재료를 재성장시키는 것에 의해 형성되는 대체 스트립(replacement strip)이다. 따라서, 반도체 스트립(24)은 기판(20)의 것과는 상이한 반도체 재료로 형성된다. 몇몇 실시형태에 따르면, 반도체 스트립(24)은 실리콘 게르마늄, 실리콘 탄소(silicon carbon), 또는 III-V족 화합물 반도체 재료로 형성된다.
STI 영역(22)은, 기판(20)의 표면 층의 열 산화를 통해 형성되는 열 산화물일 수도 있는 라이너 유전체(도시되지 않음)를 포함할 수도 있다. 라이너 산화물은 또한, 예를 들면, 원자 층 성막(Atomic Layer Deposition; ALD), 고밀도 플라즈마 화학적 기상 증착(High-Density Plasma Chemical Vapor Deposition; HDPCVD), 화학적 기상 증착(Chemical Vapor Deposition; CVD), 또는 등등을 사용하여 형성되는 성막된 실리콘 산화물 층일 수도 있다. STI 영역(22)은 또한 라이너 산화물 위에 유전체 재료를 포함할 수도 있는데, 유전체 재료는 유동 가능 화학적 기상 증착(Flowable Chemical Vapor Deposition; FCVD), 스핀 온 코팅(spin-on coating), 또는 등등을 사용하여 형성될 수도 있다.
도 2을 참조하면, 반도체 스트립(24)의 상부 부분이 STI 영역(22)의 나머지 부분의 상부 표면(22A)보다 더 높게 돌출되어 돌출 핀(24')을 형성하도록, STI 영역(22)이 리세스된다. 각각의 프로세스는 도 22에서 도시되는 프로세스 플로우(200)에서 프로세스(204)로서 예시된다. 에칭은 건식 에칭 프로세스(dry etching process)를 사용하여 수행될 수도 있는데, 여기서, NF3 및 NH3이 에칭 가스로서 사용된다. 에칭 프로세스 동안, 플라즈마가 생성될 수도 있다. 아르곤도 또한 포함될 수도 있다. 본 개시의 대안적인 실시형태에 따르면, STI 영역(22)의 리세싱은 습식 에칭 프로세스(wet etching process)를 사용하여 수행된다. 에칭 화학 물질(etching chemical)는, 예를 들면, HF를 포함할 수도 있다.
상기에서 예시되는 실시형태에서, 핀은 임의의 적절한 방법에 의해 패터닝될 수도 있다. 예를 들면, 핀은, 이중 패터닝 또는 다중 패터닝 프로세스를 비롯한, 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수도 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 프로세스는 포토리소그래피 및 자기 정렬식 프로세스(self-aligned process)를 결합하여, 예를 들면, 다르게는, 단일의 직접적인 포토리소그래피 프로세스를 사용하여 획득 가능한 것보다 더 작은 피치를 갖는 패턴이 생성되는 것을 허용한다. 예를 들면, 한 실시형태에서, 희생 층(sacrificial layer)이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서는 자기 정렬식 프로세스를 사용하여 패터닝된 희생 층과 나란히 형성된다. 그 다음, 희생 층은 제거되고, 그 다음, 남아 있는 스페이서 또는 맨드렐(mandrel)은 핀을 패터닝하기 위해 사용될 수도 있다.
도 3을 참조하면, 더미 게이트 스택(dummy gate stack)(30)이 (돌출) 핀(24')의 상부 표면 및 측벽 상으로부터 연장되도록 형성된다. 각각의 프로세스는 도 22에서 도시되는 프로세스 플로우(200)에서 프로세스(206)로서 예시된다. 더미 게이트 스택(30)은, 더미 게이트 유전체(32) 및 더미 게이트 유전체(32) 위의 더미 게이트 전극(34)을 포함할 수도 있다. 더미 게이트 전극(34)은, 예를 들면, 폴리실리콘을 사용하여, 형성될 수도 있고, 다른 재료가 또한 사용될 수도 있다. 더미 게이트 스택(30)의 각각은 또한 더미 게이트 전극(34) 위에 하나의(또는 복수의) 하드 마스크 층(36)을 포함할 수도 있다. 하드 마스크 층(36)은, 실리콘 질화물(silicon nitride), 실리콘 산화물(silicon oxide), 실리콘 탄질화물(silicon carbo-nitride), 또는 이들의 다층으로 형성될 수도 있다. 더미 게이트 스택(30)은 단일의 하나의 또는 복수의 돌출 핀(24') 및/또는 STI 영역(22)에 걸칠 수도 있다. 더미 게이트 스택(30)은 또한 돌출 핀(24')의 길이 방향에 수직인 길이 방향을 갖는다.
다음으로, 게이트 스페이서(38)가 더미 게이트 스택(30)의 측벽 상에서 형성된다. 각각의 프로세스는 도 22에서 도시되는 프로세스 플로우(200)에서 프로세스(206)로서 예시된다. 본 개시의 몇몇 실시형태에 따르면, 게이트 스페이서(38)는 실리콘 질화물, 실리콘 탄질화물, 또는 등등과 같은 유전체 재료(들)로 형성되며, 단일의 층 구조체 또는 복수의 유전체 층을 포함하는 다층 구조체를 가질 수도 있다.
그 다음, 에칭 프로세스가 수행되어 더미 게이트 스택(30) 및 게이트 스페이서(38)에 의해 피복되지 않은 돌출 핀(24')의 부분을 에칭하여, 도 4에서 도시되는 구조체로 된다. 각각의 프로세스는 도 22에서 도시되는 프로세스 플로우(200)에서 프로세스(208)로서 예시된다. 리세싱은 이방성(anisotropic)일 수도 있고, 그러므로, 더미 게이트 스택(30) 및 게이트 스페이서(38) 바로 아래에 있는 핀(24')의 부분은 보호되고 에칭되지 않는다. 리세스된 반도체 스트립(24)의 상부 표면은, 몇몇 실시형태에 따르면, STI 영역(22)의 상부 표면(22A)보다 더 낮을 수도 있다. 에칭된 돌출 핀(24') 및 반도체 스트립(24)에 의해 남겨지는 공간은 리세스(40)로 지칭된다. 리세스(40)는 더미 게이트 스택(30)의 반대 측 상에 위치된다.
다음으로, 도 5에서 도시되는 바와 같이, 에피택시 영역(소스/드레인 영역)(42)은 리세스(40)에서 반도체 재료를 (에피택시를 통해) 선택적으로 성장시키는 것에 의해 형성된다. 각각의 프로세스는 도 22에서 도시되는 프로세스 플로우(200)에서 프로세스(210)로서 예시된다. 결과적으로 나타나는 FinFET이 p 타입 FinFET인지 또는 n 타입 FinFET인지의 여부에 따라, p 타입 또는 n 타입 불순물이 에피택시의 진행과 함께 인시튜 도핑될(in-situ doped) 수도 있다. 예를 들면, 결과적으로 나타나는 FinFET이 p 타입 FinFET인 경우, 실리콘 게르마늄 붕소(silicon germanium boron; SiGeB), 실리콘 붕소(silicon boron; SiB), 또는 등등이 성장될 수도 있다. 반대로, 결과적으로 나타나는 FinFET이 n 타입 FinFET인 경우, 실리콘 인(silicon phosphorous; SiP), 실리콘 탄소 인(silicon carbon phosphorous; SiCP), 또는 등등이 성장될 수도 있다. 본 개시의 대안적인 실시형태에 따르면, 에피택시 영역(42)은, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, 이들의 조합, 또는 이들의 다층과 같은 III-V족 화합물 반도체를 포함한다. 리세스(40)가 에피택시 영역(42)으로 충전된 이후, 에피택시 영역(42)의 추가적인 에피택셜 성장은, 에피택시 영역(42)으로 하여금 수평으로 확장하게 하고, 패싯이 형성될 수도 있다. 에피택시 영역(42)의 추가적인 성장은 또한, 이웃하는 에피택시 영역(42)으로 하여금 서로 병합되게 할 수도 있다. 공극(void)(에어 갭)(44)이 생성될 수도 있다. 본 개시의 몇몇 실시형태에 따르면, 에피택시 영역(42)의 상부 표면이 여전히 물결 형상일 때, 또는 병합된 에피택시 영역(42)의 상부 표면이 평탄하게 되었을 때 - 이것은 도 6에서 도시되는 바와 같이 에피택시 영역(42) 상에서의 추가적인 성장에 의해 달성됨 - , 에피택시 영역(42)의 형성이 완료될 수도 있다.
에피택시 단계 이후, 에피택시 영역(42)에는 p 타입 또는 n 타입 불순물이 추가로 주입되어 소스 및 드레인 영역을 형성할 수도 있는데, 소스 및 드레인 영역도 또한 참조 번호 42를 사용하여 나타내어진다. 본 개시의 대안적인 실시형태에 따르면, 에피택시 영역(42)이 에피택시 동안 p 타입 또는 n 타입 불순물로 인시튜 도핑되는 경우 주입 단계는 생략된다.
도 7은 콘택트 에칭 정지 층(Contact Etch Stop Layer; CESL)(46) 및 층간 유전체(Inter-Layer Dielectric; ILD)(48)의 형성 이후의 구조체의 사시도를 예시한다. 각각의 프로세스는 도 22에서 도시되는 프로세스 플로우(200)에서 프로세스(212)로서 예시된다. CESL(46)은, 실리콘 산화물, 실리콘 질화물, 실리콘 탄질화물, 또는 등등으로 형성될 수도 있고, CVD, ALD, 또는 등등을 사용하여 형성될 수도 있다. ILD(48)는, 예를 들면, FCVD, 스핀 온 코팅, CVD, 또는 다른 성막 방법을 사용하여 형성되는 유전체 재료를 포함할 수도 있다. ILD(48)은 산소 함유 유전체 재료로 형성될 수도 있는데, 산소 함유 유전체 재료는, 실리콘 산화물 기반의 유전체 재료 예컨대 실리콘 산화물(예를 들면, 프로세스 가스로서 테트라 에틸 오르쏘 실리케이트(Tetra Ethyl Ortho Silicate; TEOS)를 사용하여 형성됨), 포스포 실리케이트 유리(Phospho-Silicate Glass; PSG), 보로 실리케이트 유리(Boro-Silicate Glass; BSG), 붕소 도핑된 포스포 실리케이트 유리(Boron-Doped Phospho-Silicate Glass; BPSG), 또는 등등일 수도 있다. ILD(48), 더미 게이트 스택(30), 및 게이트 스페이서(38)의 상부 표면을 서로 수평이 되게 하기 위해, 화학적 기계적 연마(CMP) 프로세스 또는 기계적 연삭 프로세스와 같은 평탄화 프로세스가 수행될 수도 있다.
다음으로, 하드 마스크 층(36), 더미 게이트 전극(34), 및 더미 게이트 유전체(32)를 포함하는 더미 게이트 스택(30)은, 도 8에서 도시되는 바와 같이 금속 게이트 전극(54) 및 게이트 유전체(52)를 포함하는 대체 게이트 스택(56)으로 대체된다. 각각의 프로세스는 도 22에서 도시되는 프로세스 플로우(200)에서 프로세스(214)로서 예시된다. 대체 게이트 스택(56)을 형성할 때, 도 7에서 도시되는 바와 같이 하드 마스크 층(36), 더미 게이트 전극(34), 및 더미 게이트 유전체(32)가 하나의 또는 복수의 에칭 프로세스에서 먼저 제거되어, 게이트 스페이서(38) 사이에서 형성되는 트렌치/개구로 나타나게 된다. 돌출되는 반도체 핀(24')의 상부 표면 및 측벽은 결과적으로 나타나는 트렌치에 노출된다.
다음으로, 사시도 및 단면도를 각각 예시하는 도 8a 및 도 8b에서 도시되는 바와 같이, 게이트 스페이서(38) 사이의 트렌치로 연장되는 대체 게이트 유전체 층(52)이 형성된다. 도 8b는, 도 8a에서 도시되는 바와 같은 단면 8B-8B를 예시한다. STI 영역의 상부 표면(22A) 및 저부 표면(22B)은 STI 영역의 위치에 대한 예시된 피쳐의 위치를 나타내기 위해 도 8b에서 예시된다. 본 개시의 몇몇 실시형태에 따르면, 게이트 유전체 층(52)의 각각은, 대응하는 돌출 핀(24')의 노출된 표면과 접촉하는 계면 층(Interfacial Layer; IL)을 자신의 하위 부분으로서 포함한다. IL은, 돌출 핀(24')의 열 산화, 화학적 산화 프로세스, 또는 성막 프로세스를 통해 형성되는 실리콘 산화물 층과 같은 산화물 층을 포함할 수도 있다. 게이트 유전체 층(52)은 또한 IL 위에 형성되는 고유전율 유전체 층을 포함할 수도 있다. 고유전율 유전체 층은, 하프늄 산화물(hafnium oxide), 란타늄 산화물(lanthanum oxide), 알루미늄 산화물(aluminum oxide), 지르코늄 산화물(zirconium oxide), 실리콘 질화물, 또는 등등과 같은 고유전율 유전체 재료를 포함한다. 고유전율 유전체 재료의 유전 상수(k 값)는 3.9보다 더 높고, 약 7.0보다 더 높을 수도 있다. 고유전율 유전체 층은 등각 층으로서 형성되고, 돌출 핀(24')의 측벽 및 게이트 스페이서(38)의 측벽 상에서 연장된다. 본 개시의 몇몇 실시형태에 따르면, 고유전율 유전체 층은 ALD 또는 CVD를 사용하여 형성된다.
도 8a 및 도 8b를 더 참조하면, 게이트 전극(54)이 게이트 유전체(52) 상에서 형성된다. 게이트 전극(54)은 적층된 전도성 층을 포함한다. 적층된 전도성 층은 개별적으로 도시되지 않지만, 적층된 전도성 층은 서로 구별 가능할 수도 있다. 적층된 전도성 층의 성막은 ALD 또는 CVD와 같은 등각적 성막(들)을 사용하여 수행될 수도 있다. 적층된 전도성 층은 확산 배리어 층 및 확산 배리어 층 위의 하나의(또는 그 이상의) 일 함수 층(work-function layer)을 포함할 수도 있다. 확산 배리어 층은, 실리콘으로 도핑될 수도 있는(또는 도핑되지 않을 수도 있는) 티타늄 질화물(titanium nitride)(TiN)로 형성될 수도 있다. 일 함수 층은 게이트 전극의 일 함수를 결정하고, 적어도 하나의 층, 또는 상이한 재료로 형성되는 복수의 층을 포함한다. 일 함수 층의 재료는, 각각의 FinFET이 n 타입 FinFET인지 또는 p 타입 FinFET인지의 여부에 따라 선택된다. 예를 들면, FinFET이 n 타입 FinFET인 경우, 일 함수 층은 TaN 층 및 TaN 층 위의 티타늄 알루미늄(titanium aluminum)(TiAl) 층을 포함할 수도 있다. FinFET이 p 타입 FinFET인 경우, 일 함수 층은 TaN 층 및 TaN 층 위의 TiN 층을 포함할 수도 있다. 일 함수 층(들)의 성막 이후, 다른 TiN 층일 수도 있는 배리어(접착제) 층이 형성된다. 배리어 층은 제거된 더미 게이트 스택에 의해 남겨지는 트렌치를 완전히 충전할 수도 있거나 또는 충전하지 않을 수도 있다.
성막된 게이트 유전체 층 및 전도성 층은 트렌치로 연장되는 등각 층으로서 형성되고, ILD(48) 위의 일부 부분을 포함한다. 다음으로, 배리어 층이 트렌치를 완전히 충전하지 않는 경우, 나머지 트렌치를 충전하기 위해 금속 재료가 성막된다. 금속 재료는, 예를 들면, 텅스텐 또는 코발트로 형성될 수도 있다. 후속하여, 게이트 유전체 층, 적층된 전도성 층, 및 ILD(48) 위의 금속 재료의 일부가 제거되도록, CMP 프로세스 또는 기계적 연삭 프로세스와 같은 평탄화 프로세스가 수행된다. 결과적으로, 게이트 전극(54) 및 게이트 유전체(52)가 형성된다. 게이트 전극(54) 및 게이트 유전체(52)는 통칭하여 대체 게이트 스택(56)으로 지칭된다. 대체 게이트 스택(56), 게이트 스페이서(38), CESL(46), 및 ILD(48)의 상부 표면은 이 때 실질적으로 동일 평면일 수도 있다.
도 8a 및 도 8b는 또한 몇몇 실시형태에 따른 (자기 정렬식) 하드 마스크(58)의 형성을 예시한다. 각각의 프로세스는 도 22에서 도시되는 프로세스 플로우(200)에서 프로세스(216)로서 예시된다. 하드 마스크(58)의 형성은, 게이트 스페이서(38) 사이에 리세스가 형성되도록 게이트 스택(56)을 리세스하기 위한 에칭 프로세스를 수행하는 것, 리세스를 유전체로 충전하는 것, 및 그 다음, 유전체 재료의 잉여 부분을 제거하기 위해 CMP 프로세스 또는 기계적 연삭 프로세스와 같은 평탄화 프로세스를 수행하는 것을 포함할 수도 있다. 하드 마스크(58)는 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄질화물, 또는 등등으로 형성될 수도 있다.
도 9a 및 도 9b는, 소스/드레인 콘택트 개구(60)의 형성에 있어서의 각각의 사시도 및 단면도를 각각 예시한다. 각각의 프로세스는 도 22에서 도시되는 프로세스 플로우(200)에서 프로세스(218)로서 예시된다. 콘택트 개구(60)의 형성은 CESL(46)의 기저의 부분을 노출시키기 위해 ILD(48)를 에칭하는 것, 및 에피택시 영역(42)을 드러내기 위해 CESL(46)의 노출된 부분을 에칭하는 것을 포함한다. 본 개시의 몇몇 실시형태에 따르면, 도 9a에서 도시되는 바와 같이, 게이트 스페이서(38)는 ILD(48)의 몇몇 나머지 부분에 의해 가장 가까운 콘택트 개구(60)로부터 서로 이격된다. 다른 실시형태에 따르면, 게이트 스페이서 또는 CESL(46)의 측벽은 콘택트 개구(60)에 노출된다.
도 10a 및 도 10b를 참조하면, 실리사이드 영역(66) 및 소스/드레인 콘택트 플러그(70)가 형성된다. 몇몇 실시형태에 따르면, 금속 층(62)(예컨대 티타늄 층 또는 코발트 층, 도 10b)은, 예를 들면, 물리적 기상 증착(Physical Vapor Deposition; PVD) 또는 유사한 방법을 사용하여 성막된다. 금속 층(62)은 등각 층이고, 소스/드레인 영역(42)의 상부 표면 및 ILD(48) 및 CESL(46)의 측벽 상으로 연장된다. 그 다음, 금속 질화물 층(예컨대 티타늄 질화물 층)(64)이 캐핑 층(capping layer)으로서 성막된다. 그 다음, 도 10a 및 도 10b에서 도시되는 바와 같이, 소스/드레인 실리사이드 영역(66)을 형성하기 위해 어닐링 프로세스가 수행된다. 각각의 프로세스는 도 22에서 도시되는 프로세스 플로우(200)에서 프로세스(220)로서 예시된다. 다음으로, 코발트, 텅스텐, 또는 등등과 같은 금속 재료(68)가 콘택트 개구의 나머지 부분에 충전된다. 그 다음, 콘택트 플러그(70)를 남겨두면서, 금속 층(62) 및 금속 재료의 잉여 부분을 제거하기 위해, CMP 프로세스 또는 기계적 연삭 프로세스와 같은 평탄화 프로세스가 수행된다. 각각의 프로세스는 도 22에서 도시되는 프로세스 플로우(200)에서 프로세스(220)로서 예시된다.
도 11을 참조하면, 에칭 정지 층(72)이 성막된다. 각각의 프로세스는 도 22에서 도시되는 프로세스 플로우(200)에서 프로세스(222)로서 예시된다. 에칭 정지 층(72)은 SiN, SiCN, SiC, SiOCN, 또는 등등과 같은 실리콘 함유 재료로 형성될 수도 있다. 형성 방법은 PECVD, ALD, CVD, 또는 등등을 포함할 수도 있다.
다음으로, 도 12a를 참조하면, 주입 프로세스(74)가 수행된다. 각각의 프로세스는 도 22에서 도시되는 프로세스 플로우(200)에서 프로세스(224)로서 예시된다. 주입 프로세스에서, 후속하여 상세하게 논의될 바와 같이, 금속 영역(68)의 에칭 특성을 수정할 수도 있는 도펀트가 주입된다. 몇몇 실시형태에 따르면, 도펀트는 Ge, Xe, Ar, Si, 또는 이들의 조합을 포함한다. 주입의 에너지는 너무 높지도 않고 너무 낮지도 않은 범위 내에 있도록 선택된다. 주입 에너지가 너무 높은 경우, 도펀트는 에칭 정지 층(72), ILD(48) 및 CESL(46)을 관통하여 소스/드레인 영역(42)에 도달할 수도 있다. 이것은 결과적으로 나타나는 FinFET의 속성을 제어 불가능한 방식으로 부정적으로 변경할 수도 있다. 더구나, 도펀트는 너무 깊게 금속 영역(68) 안으로 연장될 수도 있다. 이것은 결과적으로 나타나는 리세스(82)(도 15)로 하여금 너무 깊게 하여, 주입의 목적을 무너지게 할 것이다. 주입 에너지가 너무 낮은 경우, 도펀트는 금속 영역(68) 안으로 충분히 연장될 수 없어서, 리세스(82)가 너무 얕을 때 그것을 횡방향으로 확장시키는 것이 어렵기 때문에 리세스(82)(도 16)의 횡방향 확장을 다시 어렵게 만든다. 몇몇 실시형태에 따르면, 주입은 약 2 keV와 약 50 keV 사이의 범위 내의 에너지를 사용하여 수행될 수도 있다. 도펀트의 선량(dosage)은 또한, 에칭 정지 층, 주입된 ILD(48), CESL(46)의 특성을 너무 많이 변경할 만큼 너무 높지 않도록, 그리고 금속 영역(68)의 주입된 부분의 에칭 특성이 적절하게 수정되지 않도록 너무 낮지 않도록 선택된다. 몇몇 구현예 예에 따르면, 선량은 약 1E14/cm2와 1E16/cm2 사이의 범위 내에 있다. 주입은 수직으로 수행될 수도 있거나, 또는 약 60 도 미만의 경사각을 가지고 기울어질 수도 있다. 주입 동안, 웨이퍼(10)는 냉각 또는 가열될 수도 있거나, 또는 실온에 있을 수도 있다. 예를 들면, 온도는 주입 동안 약 -100 ℃와 약 500 ℃ 사이의 범위 내에 있을 수도 있다.
도 12a 및 도 12b에서, 에칭 정지 층(72)은, 에칭 정지 층(72)이 주입 프로세스(74) 이전에 또는 이후에 형성될 수도 있다는 것을 나타내기 위해 점선으로 묘화된다. 따라서, 주입 프로세스(74)가 수행될 때, 에칭 정지 층(72)이 형성될 수도 있거나 또는 형성되지 않을 수도 있다.
도 12a를 참조하면, 주입의 결과로서, 도핑된 영역(76A)이 금속 영역(68)에서 형성되고, 도핑된 영역(76B)이 ILD(48), 게이트 스페이서(38), 및 하드 마스크(58)와 같은 유전체 층에서 형성된다. 설명 전반에 걸쳐, 도핑된 영역(76A 및 76B)은 통칭하여 도핑된 영역(76)으로 지칭된다. 도핑된 영역(76B)의 상부 표면은, 도펀트가 금속 영역(68)의 상부 표면에 쌓일(pile up) 가능성이 더 높다는 것을 나타내기 위해 도핑된 영역(76A)의 상부 표면보다 더 낮은 것으로 묘화된다. 후속하는 프로세스는 어닐링 프로세스를 포함할 수도 있다는 것이 인식되는데, 어닐링 프로세스는 도핑된 영역(76A 및 76B)으로 하여금 외부로 확산되게 한다. 따라서, 도핑된 영역(76A 및 76B)의 위치 및 깊이는 주입된 종(species)의 확산에 기인하여 어닐 이전에/이후에 변경될 수도 있다. 그러나, 도핑된 영역(76A 및 76B)은 실제로 에칭 정지 층(72)의 전체 두께를 통해 연장될 수도 있다. 따라서 예시된 도핑 영역(76A 및 76B)은, 예를 들면, 두 자릿수(order)보다 더 작은(또는 세 자릿수일 수도 있음) 차이만큼 각각의 피크 농도 값보다 더 작은 농도를 갖는, 상대적으로 높은 농도를 갖는 영역을 나타낼 수도 있다. 도펀트는 에칭 정지 층(72)을 관통한다. 게이트 스페이서(38)의 도핑된 영역(76B)의 부분 및 하드 마스크(58)의 부분 중 어떤 것이 더 깊게 연장되는지는, 게이트 스페이서(38) 및 하드 마스크(58)의 밀도 값의 비교에 의존하고, 도핑된 영역은 더 조밀한 재료에서 더 얕게 연장된다. 따라서, 게이트 스페이서(38)에서의 도핑된 영역(76B)의 부분은 하드 마스크(58)에서의 것과 유사한 깊이를 갖는다. 더구나, 게이트 스페이서(38)에서의 도핑된 영역(76B)의 부분의 저부는 하드 마스크(58)에서의 도핑된 영역(76B)의 부분의 저부보다 더 높을 수도 있거나, 그와 수평일 수도 있거나, 또는 더 낮을 수도 있다. 도 12a 및 도 12b에서, 도핑된 76A 및 76B의 가능한 상부 표면이 예시된다. 에칭 정지 층(72)의 상부 표면과 수평인 상부 표면(76BT 및 76AT)은, 도핑된 영역(76A 및 76B)이 에칭 정지 층의 상부 표면으로 연장되는 실시형태를 나타낸다. 또한, 도 18 및 도 19에서 도시되는 바와 같이, 금속 영역(68)과 위에 놓이는 에칭 정지 층(72) 사이의 경계 근처에서, 도핑 농도에서 급격한 변화가 있고, 한편, ILD(48)와 위에 놓이는 에칭 정지 층(72) 사이에서는 도핑 농도에서 덜 급격한 변화가 있다. 또한 도 12a 및 도 12b를 참조하면, 도핑된 영역(76A)과 이웃하는 도핑된 영역(76B) 사이의 경계에서 급격한 농도 변화가 있다.
금속 영역(68)이 더 조밀하고, 유전체 층이 상대적으로 희박하기 때문에, 도핑된 영역(76A)의 깊이(D1)는 유전체 층에서의 도핑된 영역(76B)의 깊이(D2)보다 더 작다. 몇몇 실시형태에 따르면, 깊이(D1)는 콘택트 플러그(70)의 총 두께(T1)보다 더 작다. 또한, 깊이 D2는 CESL(46) 및 ILD(48)의 총 두께(T2)보다 더 작다. 예를 들면, 비율(D1/T1)은 약 0.05와 약 0.2 사이의 범위 내에 있을 수도 있다. 비율(D2/T2)은 약 0.1과 약 1 사이의 범위 내에 있을 수도 있다. 또한, 비율(D1/D2)은 약 0.05와 약 0.5 사이의 범위 내에 있을 수도 있다. 몇몇 실시형태에 따르면, 깊이(D1)는 약 1 nm와 약 10 nm 사이의 범위 내에 있고, 깊이(D2)는 약 5 nm와 약 20 nm 사이의 범위 내에 있다.
몇몇 실시형태에 따르면, 도 12a에서 도시되는 바와 같이, 웨이퍼(10)의 전체가 주입을 겪고, 웨이퍼(10)의 모든 표면 피쳐가 도펀트를 수용하도록, 주입은 어떠한 주입 마스크도 없이 웨이퍼(10)에 대해 수행된다. 대안적인 실시형태에 따르면, 도 12b에서 도시되는 바와 같이, 주입되지 않을 영역을 마스킹하기 위해, 주입 마스크(75)가 형성된 상태에서 주입이 수행된다. 예를 들면, 후속하는 평탄화 프로세스에서 사용되는 슬러리(slurry)에 기인하여 게이트 전극(54)의 재료가 손실 또는 부식이 발생하기 쉽지 않다는 것을 가정하면, 주입 마스크(75)는 게이트 전극(54) 및 상부 하드 마스크(58)를 피복할 수도 있고, 게이트 스페이서(38)를 피복할 수도 있다. 더구나, 주입 마스크(75)는 비 트랜지스터 영역을 피복할 수도 있다. 도 20은, 마스크가 채택되는 경우의 하위 레벨 콘택트 플러그(70)에 대한 주입된 영역(76A) 및 주변의 주입된 영역(76B)을 개략적으로 예시한다.
금속 영역(68)이 조밀하기 때문에, 도펀트는 금속 영역(68)의 상부 표면 주위에서 쌓인다(그 상부 표면보다 더 높은 것 및 더 낮은 것 둘 모두). 또한, 도펀트는 금속 영역(68) 바로 위에 일부 부분을 가질 수도 있고 에칭 정지 층(72)의 적어도 하위 부분(lower portion)으로 연장될 수도 있다. 이것은 도핑된 영역(76A)으로 하여금 에칭 정지 층(72)의 적어도 하위 부분으로 연장되게 하고, 어쩌면 그 전체로 연장되게 한다. 도 18은, 몇몇 실시형태에 따른, 금속 영역(68) 및 에칭 정지 층(72)에서의 도펀트의 분포 프로파일을 예시한다. 분포 프로파일은 이차 이온 질량 분광분석법(Secondary-Ion Mass Spectrometry; SIMS)을 사용하여 샘플 웨이퍼에 대해 측정된다. X 축은 에칭 정지 층(72)의 상부 표면으로부터 그리고 도 12a에서 화살표(77A)에 의해 마킹되는 방향에서 측정되는 깊이를 나타낸다. Y 축은 정규화된 도펀트 농도를 나타낸다. 도핑된 영역의 피크 도펀트 농도는 에칭 정지 층(72)과 금속 영역(68) 사이의 계면에 있는데, 계면에서의 도펀트의 축적(pile-up)을 나타낸다. 또한, 에칭 정지 층(72)에서 높은 농도의 도펀트가 있는데, 이것은 금속 영역(68)으로부터의 후방 산란에 의해 야기될 수도 있다. 따라서, 도 12에서 도시되는 바와 같이, 도핑된 영역(76A)은 에칭 정지 층(72)으로 연장되는 것으로 예시되어 있다. 몇몇 실시형태에 따르면, 금속 영역(68) 및 에칭 정지 층(72)에서의 도펀트 농도는 약 1E17/cm3과 약 1E22/cm3 사이의 범위 내에 있을 수도 있다. 금속 영역(68) 및 에칭 정지 층(72)에서의 피크 도펀트 농도는 약 1E20/cm3과 약 1E22/cm3 사이의 범위 내에 있을 수도 있다.
도 19는 몇몇 실시형태에 따른 ILD(48) 및 에칭 정지 층(72)에서의 도펀트의 분포 프로파일을 예시한다. 분포 프로파일은 SIMS를 사용하여 샘플 웨이퍼로부터 또한 측정된다. X 축은 에칭 정지 층(72)의 상부 표면으로부터 그리고 도 12a에서 화살표(77B)에 의해 마킹되는 방향에서 측정되는 깊이를 나타낸다. Y 축은 정규화된 도펀트 농도를 나타낸다. 유전체 층이 상대적으로 느슨하기 때문에, 도핑된 영역(76B)의 피크 농도는, 에칭 정지 층(72)과 ILD(48) 사이의 계면보다는, ILD(48) 내부에 있다. ILD(48) 내의 도펀트는 도핑된 영역(76A)보다 더 깊게 연장되지만, 덜 가파른 변화를 갖는다. 몇몇 실시형태에 따르면, 에칭 정지 층 및 ILD(48)에서의 도펀트 농도는 약 1E17/cm3과 약 1E22/cm3 사이의 범위 내에 있을 수도 있다. 에칭 정지 층(72) 및 ILD(48)에서의 피크 도펀트 농도는 약 1E17/cm3과 약 1E22/cm3 사이의 범위 내에 있을 수도 있다.
몇몇 실시형태에 따르면, 금속 영역(68)의 저부 부분은, 금속 영역(68)과 에칭 정지 층(72) 사이의 계면에서의 피크 도펀트 농도보다 적어도 세 자릿수(1,000 배) 더 낮은 (주입된 도펀트의) 도펀트 농도를 갖는다. 금속 영역(68)의 저부 부분은 몇몇 실시형태에 따라 주입된 도펀트가 없을 수도 있다. 몇몇 실시형태에 따르면, 금속 ILD(48)의 저부 부분 및 CESL(46)의 기저의 부분은, ILD(48)에서의 피크 도펀트 농도보다 적어도 세 자릿수(1,000 배) 또는 네 자릿수 더 낮은 (주입된 도펀트의) 도펀트 농도를 갖는다. ILD(48)의 저부 부분은 몇몇 실시형태에 따라 주입된 도펀트가 없을 수도 있다.
도 13을 참조하면, ILD(78)가 에칭 정지 층(72) 위에 형성된다. 각각의 프로세스는 도 22에서 도시되는 프로세스 플로우(200)에서 프로세스(226)로서 예시된다. ILD(78)의 재료 및 형성 방법은 ILD(48)를 형성하기 위한 동일한 후보 재료 및 형성 방법으로부터 선택될 수도 있다. 예를 들면, ILD(78)는 실리콘 산화물, PSG, BSG, BPSG, 또는 실리콘을 포함하는 등등을 포함할 수도 있다. 몇몇 실시형태에 따르면, ILD(78)는 PECVD, FCVD, 스핀 온 코팅, 또는 등등을 사용하여 형성된다.
도 14는 소스/드레인 콘택트 개구(80)를 형성하기 위한 ILD(78)의 에칭을 예시한다. 각각의 프로세스는 도 22에서 도시되는 프로세스 플로우(200)에서 프로세스(228)로서 예시된다. 몇몇 실시형태에 따르면, ILD(78)는 C2F6, CF4, SO2, HBr, Cl2, 및 O2의 혼합물, 또는 HBr, Cl2, O2, 및 CF2의 혼합물, 등등을 포함하는 프로세스 가스를 사용하여 에칭된다. 에칭 프로세스는 이방성일 수도 있다.
다음으로, 도 14에서 도시되는 바와 같이, 에칭 정지 층(72)은 이방성 프로세스에서 에칭된다. 각각의 프로세스는 도 22에서 도시되는 프로세스 플로우(200)에서 프로세스(228)로서 예시된다. 따라서, 소스/드레인 콘택트 플러그(70)는 소스/드레인 개구(80)에 노출된다. 에칭 정지 층(72)은, CF4, O2 및 N2의 혼합물, NF3 및 O2의 혼합물, SF6, 또는 SF6 및 O2의 혼합물과 같은 불소 함유 가스를 사용하여 에칭될 수도 있다. 에칭은 이방성 또는 등방성(isotropic)일 수도 있다. 따라서, 에칭 정지 층(72)의 개구(80)의 부분은 ILD(78)의 개구(80)의 부분보다 더 넓을 수도 있거나, 또는 더 넓지 않을 수도 있다.
도 15를 참조하면, 금속 영역(68)을 공격하는 에천트를 사용하여 등방성 에칭 프로세스가 수행된다. 각각의 프로세스는 도 22에서 도시되는 프로세스 플로우(200)에서 프로세스(230)로서 예시된다. 따라서, 리세스(개구)(82)가 금속 영역(68)에서 형성된다. 리세스(82)는 세 개의 부분을 포함한다: 더 큰 위쪽을 향하는 보울 리세스(bowl recess), 더 큰 위쪽을 향하는 보울 리세스 위의 더 작은 아래쪽을 향하는 보울 리세스, 및 더 작은 아래쪽을 향하는 보울 리세스 위의 관통 홀. 더 큰 위쪽을 향하는 보울 리세스는 굴곡된 저부 표면을 갖는다. 더 작은 아래쪽을 향하는 보울 리세스는 굴곡된 상부 표면을 갖는다. 관통 홀은 실질적으로 직선 에지를 갖는다. 에칭은 건식 에칭 프로세스 또는 습식 에칭 프로세스를 포함한다. 또한, 에칭 화학 물질은 ILD(78) 및 에칭 정지 층(72)을 에칭하지 않도록 선택된다(에칭 정지 층(72)의 도펀트 함유 부분이 에칭될 수도 있다는 점을 제외함). 에칭 화학 물질은 또한, 금속 영역(68)에서의 도핑된 영역(76A)이 금속 영역(68)의 도핑되지 않은 부분보다 더 높은 에칭 레이트를 가지도록, 도핑된 영역(76A)을 형성하기 위해 사용되는 도펀트에 응답하여 선택된다. 예를 들면, 건식 에칭 프로세스가 사용되는 경우, 에칭 가스는 O2, Ar, C4F6, 또는 등등을 포함할 수도 있다. 습식 에칭 프로세스가 사용되는 경우, 에칭 용액은 탈이온(de-ionized; DI) 수, 벤조트리아졸(benzotriazole; BTA), HF, 또는 등등을 포함할 수도 있다. 금속 영역(68)의 도핑되지 않은(또는 덜 도핑된) 저부 부분의 에칭 레이트에 대한 도핑된 영역(76A)의 에칭 레이트의 비율은 1.0보다 더 크고, 약 1과 약 5 사이의 범위 내에 있을 수도 있다.
도핑된 영역(76A)이 금속 영역(68)의 기저의 도핑된(또는 덜 도핑된) 부분보다 더 높은 에칭 레이트를 가지기 때문에, 도펀트 농도가 높은 금속 영역(68)의 표면 부분에서 에칭은 초기에 빠르다. 도펀트 농도가 감소되는 금속 영역(68)의 하위 부분으로 리세스가 연장되는 경우, 아래로 향하는 에칭 레이트가 감소하기 시작한다. 다른 한편으로는, 횡방향 에칭이 진행됨에 따라, 새롭게 에칭된 부분이 이전에 에칭된 부분과 동일한 도펀트 농도를 가지기 때문에, 횡방향 에칭 레이트는 감소되지 않는다. 몇몇 실시형태에 따르면, 리세스(82)의 횡방향 연장 거리(L1)는 약 1 nm와 약 15 nm 사이의 범위 내에 있을 수도 있고, 리세스(82)의 깊이(D3)는 약 1 nm와 약 20 nm 사이의 범위 내에 있을 수도 있다. 비율(L1/D3)은 0.5보다 더 크고, 약 1보다 더 클 수도 있다. 비율(L1/D3)은 또한 약 0.5와 약 1.5 사이의 범위 내에 있을 수도 있다.
도 15를 추가로 참조하면, 도펀트가 금속 영역(68)으로부터 에칭 정지 층(72)으로 후방 산란될 수도 있고 에칭 정지 층(72)의 적어도 저부 부분에 쌓일 수도 있기 때문에, 금속 영역(68) 바로 위의 에칭 정지 층(72)의 부분은 등방성 에칭 프로세스에서 에칭될 수도 있고, 개구(80)는 에칭 정지 층(72) 안으로 횡방향으로 연장되어 개구 부분(80')을 형성한다. 몇몇 실시형태에 따르면, 도 15에서 도시되는 바와 같이, 개구 부분(80')은 에칭 정지 층(72)의 저부 부분에 있고, 한편 에칭 정지 층(72)의 상부 부분은 등방성 에칭에서 횡방향으로 리세스되지 않는다. 대안적인 실시형태에 따르면, 개구 부분(80')은 또한 에칭 정지 층(72)의 상부 안으로 연장된다. 몇몇 실시형태에 따르면, 개구 부분(80')의 횡방향 연장 거리(L2)는 약 0.5 nm와 약 3 nm 사이의 범위 내에 있을 수도 있다. 에천트가, 에칭 정지 층(72)을 횡방향을 연장시키기 위해서가 아니라, 금속 영역(76A)을 특히 에칭하도록 선택되기 때문에, 비율(L2/L1)은 1.0보다 더 작고 약 0.05와 약 0.5 사이의 범위 내에 있을 수도 있다.
또 다른 실시형태에 따르면, 예를 들면, 주입 프로세스(74)(도 12a 및 도 12b) 이후에 에칭 정지 층(72)이 형성되는 경우, 에칭 정지 층(72)은 내부에서 도펀트를 거의 가지지 않거나 또는 전혀 가지지 않으며, 개구 부분(80')는 형성되지 않는다.
도 15는 또한 ILD(78), 에칭 정지 층(72), 및 하드 마스크(58)를 에칭하는 것에 의해 형성되는, 몇몇 실시형태에 따른 게이트 콘택트 개구(84)의 형성을 예시한다. 각각의 프로세스는 도 22에서 도시되는 프로세스 플로우(200)에서 프로세스(232)로서 예시된다. 도 16 및 도 17에서 도시되는 바와 같은 다음의 논의되는 예시적인 실시형태에서, 게이트 콘택트 플러그(87) 및 소스/드레인 콘택트 플러그(86)는 공통 금속 충전 프로세스를 공유하여 형성된다. 게이트 콘택트 플러그(87)는 또한 소스/드레인 콘택트 플러그(86)의 형성 이전에 또는 이후에 형성될 수도 있다는 것이 인식된다. 따라서, 도 21에서 도시되는 프로세스 플로우에서 도시되는 바와 같은 프로세스(232)는, 이 시점에서 그것이 수행될 수도 있다는 것 또는 수행되지 않을 수도 있다는 것을 나타내기 위해 점선 박스로서 묘화된다.
도 16은 PVD, CVD, 도금, 이들의 조합, 또는 등등을 사용하여 성막될 수도 있는 금속 재료(85)의 성막을 예시한다. 각각의 프로세스는 도 22에서 도시되는 프로세스 플로우(200)에서 프로세스(234)로서 예시된다. 금속 재료(85)는 텅스텐, 코발트, 몰리브덴, 구리, 또는 이들의 합금을 포함할 수도 있다. 더구나, 금속 재료(85)는 금속 영역(68)의 재료와는 상이할 수도 있다. 예를 들면, 금속 영역(68)이 코발트로 형성되거나 또는 그것을 포함하는 경우, 금속 재료(85)는 텅스텐으로 형성될 수도 있거나 또는 그것을 포함할 수도 있다. 금속 재료(85)의 전체는 균질할 수도 있다(그리고 어떠한 접착 층도 형성되지 않음). 금속 재료(85)는 ILD(78)의 상부 표면보다 약간 더 높은 또는 더 낮은 상부 표면을 가지도록 충전될 수도 있다.
후속하는 프로세스에서, 금속 재료(85)의 잉여 부분을 제거하기 위해, 그러므로, 게이트 콘택트 플러그(87) 및 소스/드레인 콘택트 플러그(86)를 형성하기 위해, CMP 프로세스 또는 기계적 연삭 프로세스와 같은 평탄화 프로세스가 수행된다. 각각의 프로세스는 도 22에서 도시되는 프로세스 플로우(200)에서 프로세스(236)로서 예시된다. 결과적으로 나타나는 구조체는 도 17에서 도시된다. 몇몇 구현예 예에 따르면, CMP는 산성 슬러리(acidic slurry)를 사용하여 수행된다. 다른 실시형태에 따르면, CMP는 알칼리성 슬러리(alkaline slurry)를 사용하여 수행된다. 몇몇 실시형태에 따르면, 선택된 슬러리는 게이트 콘택트 플러그(87) 및 소스/드레인 콘택트 플러그(86)를 부식시키지 않지만, 그러나 콘택트 플러그(70)를 부식시킬 수도 있다.
콘택트 플러그(86)는 ILD(78)에 있는 상부 부분(86A)를 포함하는데, 부분(86A)은 실질적으로 직선형 에지를 갖는다. 저부 부분(86C)은 금속 영역(68)에 있고, 콘택트 플러그 부분(86A) 바로 아래에 있는 부분(86C1), 및 부분(86A)의 대향하는 측 상에 있고, ILD(78) 바로 아래에 있는 부분(86C2)을 포함한다. 콘택트 플러그(86)의 상부에서 봤을 때, 부분(86C2)은 (도 20에서 도시되는 바와 같이) 부분(86C1)을 둘러싸는 완전한 링을 형성한다. 또한, 콘택트 플러그(86)는 에칭 정지 층(72)에 있는 부분(86B)을 포함하고, 콘택트 플러그 부분(86B)은 또한 콘택트 플러그 부분(86A)의 바로 아래에 있는 부분(86B1), 및 부분(86B1)의 대향하는 측 상에 있고, ILD(78) 바로 아래에 있는 부분(86B2)을 포함한다. 콘택트 플러그(86)의 상부에서 봤을 때, 부분(86B2)은 (도 20에서 도시되는 바와 같이) 부분(86C1)을 둘러싸는 완전한 링을 형성한다. 콘택트 플러그 부분(86A, 86B, 및 86C)의 사이즈는 대응하는 개구(80) 및 리세스(82)(도 15)와 동일하고, 그러므로, 형상 및 치수는 여기서는 반복되지 않는다.
또 다른 실시형태에 따르면, 예를 들면, 주입 프로세스(74)(도 12a 및 도 12b) 이후에 에칭 정지 층(72)이 형성되는 경우, 에칭 정지 층(72)은 내부에서 도펀트를 거의 가지지 않거나 또는 전혀 가지지 않으며, 부분(86B2)은 형성되지 않는다.
게이트 콘택트 플러그(87) 및 소스/드레인 콘택트 플러그(86)는 접착제 층이 없는 콘택트 플러그이며, 금속 재료(85)(도 16)를 ILD(78)에 접착하기 위한 어떠한 접착제 층도 형성되지 않는다. 따라서, ILD(78) 및 에칭 정지 층(72)에 대한 콘택트 플러그(87/86)의 열등한 접착에 기인하여, 에칭 정지 층(72)으로부터 콘택트 플러그(87/86) 및 ILD(78)를 분리하는 이음매(seam)(도시되지 않음)가 있을 수도 있다. 금속 재료(85)의 평탄화에서 사용되는 슬러리는 이음매를 통과할 수도 있다. 확장된 부분(86C)이 없거나, 또는 확장된 부분(86C)이 충분히 크지 않은 경우, 슬러리(88)는 금속 영역(68)에 도달할 수도 있다. 몇몇 실시형태에 따르면, 금속 영역(68)은 콘택트 플러그(87 및 86)의 재료(예컨대, 텅스텐)와는 상이한 재료(예컨대, 코발트)로 형성된다. 콘택트 플러그(87 및 86)는 슬러리의 부식을 겪지 않을 수도 있다(슬러리는 산성일 수도 있고, 한편, 금속 영역(68)은 몇몇 실시형태에 따라 슬러리(88)로부터 부식을 겪을 수도 있음). 확장된 콘택트 연장 부분(86C)에 의해, 슬러리는 금속 영역(68)에 도달하는 것이 차단되고, 부식은 적어도 감소되고, 어쩌면 제거된다.
도 21은 리세싱 깊이(예를 들면, 도 15에서의 D3)의 함수로서 횡방향 리세싱 거리(예를 들면, 도 15에서의 L1)를 예시한다. 도트(90)는 도펀트를 도핑을 위한 주입 프로세스 없이 개구(80 및 82)(도 15)를 형성하는 것에 의해 획득되는 실험 결과이다. 도트(92)는 게르마늄을 주입하는 것에 의해 수행되는 주입 프로세스를 가지고 개구(80 및 82)를 형성하는 것에 의해 획득되는 실험 결과이다. 결과는, 리세싱 깊이가 10 nm일 때, 본 개시의 실시형태가 채택된 경우 횡방향 리세싱 거리가 약 50 %만큼 증가된다는 것을 나타낸다. 라인(94 및 96)은 리세싱 깊이의 함수로서의 횡방향 리세싱 거리의 예상된 플롯이다.
본 개시의 실시형태는 몇몇 유리한 피쳐를 갖는다. 하위 레벨 콘택트 플러그의 상부 부분을 주입하는 것에 의해, 하위 레벨 콘택트 플러그의 각각의 하위 부분과 상부 부분 사이의 에칭 선택도가 증가된다. 상위 레벨 콘택트 플러그를 형성하기 위한 하위 레벨 콘택트 플러그의 리세싱에서, 수직 리세싱을 증가시키지 않고도 횡방향 리세싱이 증가된다. 결과적으로 나타나는 상위 레벨 콘택트 플러그의 저부 부분은 횡방향으로 확장되고, 하위 레벨 콘택트 플러그의 부식을 야기할 수도 있는 슬러리를 차단하기 위한 향상된 능력을 갖는다.
본 개시의 몇몇 실시형태에 따르면, 방법은, 금속 피쳐(metallic feature)를 형성하는 것; 금속 피쳐 위에 에칭 정지 층을 형성하는 것; 금속 피쳐에 도펀트를 주입하는 것; 에칭 정지 층 위에 유전체 층을 형성하는 것; 제1 개구를 형성하기 위해 유전체 층 및 에칭 정지 층을 에칭하는 제1 에칭 프로세스를 수행하는 것; 금속 피쳐를 에칭하기 위해 그리고 금속 피쳐에 제2 개구를 형성하기 위해 제2 에칭 프로세스를 수행하는 것 - 제2 개구는 제1 개구와 연결됨 - ; 및 콘택트 플러그를 형성하기 위해 제1 개구 및 제2 개구를 금속 재료로 충전하는 것을 포함한다. 한 실시형태에서, 주입에서, Ge, Xe, Ar, Si, 및 이들의 조합으로 구성되는 그룹으로부터 선택되는 엘리먼트가 주입된다. 한 실시형태에서, 주입에서, 게르마늄이 주입된다. 한 실시형태에서, 금속 피쳐에 주입하는 것에서, 금속 피쳐의 상부 부분에 주입되고, 금속 피쳐의 저부 부분에는 주입되지 않는다. 한 실시형태에서, 금속 피쳐는 추가적인 유전체 층에서 형성되되, 추가적인 유전체 층의 상부 부분에는 주입되고, 추가적인 유전체 층의 저부 부분에는 주입되지 않는다. 한 실시형태에서, 주입은 에칭 정지 층이 형성된 이후 수행되되, 도펀트는 에칭 정지 층을 관통한다. 한 실시형태에서, 주입은 에칭 정지 층이 형성되기 이전에 수행된다. 한 실시형태에서, 제1 에칭 프로세스는 이방성 에칭 프로세스를 포함한다. 한 실시형태에서, 제2 에칭 프로세스는 등방성 에칭 프로세스를 포함한다.
본 개시의 몇몇 실시형태에 따르면, 구조체는 제1 유전체 층; 제1 유전체 층 내의 금속 피쳐 - 금속 피쳐의 상위 부분(upper portion)은 제1 도펀트 농도를 갖는 도펀트를 포함하고, 금속 피쳐의 하위 부분은 제1 도펀트 농도보다 더 낮은 제2 도펀트 농도의 도펀트를 가짐 - ; 금속 피쳐 위의 제2 유전체 층; 및 콘택트 플러그를 포함하되, 콘택트 플러그는, 제2 유전체 층을 관통하는 제1 부분; 및 금속 피쳐 내의 제2 부분 - 제2 부분은 제1 부분의 에지를 넘어 횡방향으로 연장되고, 제2 부분은 금속 피쳐의 상위 부분에서 저부를 가짐 - 을 포함한다. 한 실시형태에서, 도펀트는 게르마늄을 포함한다. 한 실시형태에서, 하위 부분은 실질적으로 도펀트가 없다. 한 실시형태에서, 방법은, 금속 피쳐와 제2 유전체 층 사이에서 에칭 정지 층을 더 포함하고, 콘택트 플러그는 에칭 정지 층에서 제3 부분을 더 포함한다. 한 실시형태에서, 콘택트 플러그의 제3 부분은 콘택트 플러그의 제1 부분 바로 아래에 놓이며 제1 부분에 의해 중첩되는 제1 서브 부분; 및 제1 서브 부분을 둘러싸는 링을 형성하는 제2 서브 부분 - 제2 부분은 콘택트 플러그의 제1 부분의 에지를 넘어 횡방향으로 연장됨 - 을 포함한다. 한 실시형태에서, 제2 서브 부분은 에칭 정지 층의 두께보다 더 작은 높이를 갖는다. 한 실시형태에서, 에칭 정지 층은 도펀트를 더 포함한다. 한 실시형태에서, 금속 피쳐는 코발트를 포함하고, 콘택트 플러그는 텅스텐을 포함하되, 텅스텐은 금속 피쳐, 및 제2 유전체 층과 물리적으로 접촉한다.
본 개시의 몇몇 실시형태에 따르면, 구조체는 소스/드레인 영역; 소스/드레인 영역 위에 있는 그리고 소스/드레인 영역과 접촉하는 실리사이드 영역; 제1 층간 유전체; 실리사이드 영역 위에 있는 그리고 실리사이드 영역과 접촉하는 제1 콘택트 플러그 - 제1 콘택트 플러그는 제1 층간 유전체 내에 있음 - ; 제1 콘택트 플러그 위에 있는 그리고 제1 콘택트 플러그와 접촉하는 에칭 정지 층; 에칭 정지 층 위에 있는 그리고 에칭 정지 층과 접촉하는 제2 층간 유전체; 및 제2 콘택트 플러그를 포함하되, 제2 콘택트 플러그는: 제2 층간 유전체 내의 제1 부분; 에칭 정지 층 내의 제2 부분 - 제2 부분의 적어도 하위 부분은 제1 부분의 에지를 넘어 횡방향으로 연장됨 - ; 및 제1 콘택트 플러그 안으로 연장되는 제3 부분 - 제3 부분은 제2 부분의 에지를 넘어 횡방향으로 연장됨 - 을 포함한다. 한 실시형태에서, 에칭 정지 층 및 제1 콘택트 플러그의 상위 부분은 도펀트를 포함하되, 제3 부분 및 제2 부분의 적어도 하위 부분 둘 모두는 도펀트 내에 있다. 한 실시형태에서, 제2 콘택트 플러그의 제2 부분의 상위 부분은 제1 부분의 에지와 같은 높이인 에지를 포함한다.
전술한 내용은, 기술 분야의 숙련된 자가 본 개시의 양태를 더 잘 이해할 수도 있도록 여러 가지 실시형태의 피쳐를 개략적으로 나타낸다(outline). 기술 분야의 숙련된 자는, 그들이 동일한 목적을 수행하기 위해 및/또는 본원에서 소개되는 실시형태의 동일한 이점을 달성하기 위해 다른 프로세스 및 구조체를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수도 있다는 것을 인식해야 한다. 기술 분야의 숙련된 자는 또한, 그러한 등가적 구성이 본 개시의 취지와 범위를 벗어나지 않는다는 것, 및 그들이 본 개시의 취지와 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 수정을 가할 수도 있다는 것을 인식해야 한다.
[실시예 1]
방법으로서,
금속 피쳐(metallic feature)를 형성하는 단계;
상기 금속 피쳐 위에 에칭 정지 층(etch stop layer)을 형성하는 단계;
상기 금속 피쳐에 도펀트를 주입하는 단계;
상기 에칭 정지 층 위에 유전체 층을 형성하는 단계;
제1 개구를 형성하기 위해 상기 유전체 층 및 상기 에칭 정지 층을 에칭하는 제1 에칭 프로세스를 수행하는 단계;
상기 금속 피쳐를 에칭하기 위해 그리고 상기 금속 피쳐에 제2 개구를 형성하기 위해 제2 에칭 프로세스를 수행하는 단계 - 상기 제2 개구는 상기 제1 개구와 연결됨 - ; 및
콘택트 플러그를 형성하기 위해 상기 제1 개구 및 상기 제2 개구를 금속 재료로 충전하는 단계
를 포함하는, 방법.
[실시예 2]
실시예 1에 있어서,
상기 주입하는 단계에서, Ge, Xe, Ar, Si, 및 이들의 조합으로 구성되는 그룹으로부터 선택되는 엘리먼트가 주입되는 것인, 방법.
[실시예 3]
실시예 2에 있어서,
상기 주입하는 단계에서, 게르마늄이 주입되는 것인, 방법.
[실시예 4]
실시예 1에 있어서,
상기 금속 피쳐에 주입하는 단계에서, 상기 금속 피쳐의 상부 부분(top portion)에 주입되고, 상기 금속 피쳐의 저부 부분(bottom portion)에는 주입되지 않는 것인, 방법.
[실시예 5]
실시예 1에 있어서,
상기 금속 피쳐는 추가적인 유전체 층에서 형성되되, 상기 추가적인 유전체 층의 상부 부분에는 주입되고, 상기 추가적인 유전체 층의 저부 부분에는 주입되지 않는 것인, 방법.
[실시예 6]
실시예 1에 있어서,
상기 주입하는 단계는 상기 에칭 정지 층이 형성된 이후 수행되되, 상기 도펀트는 상기 에칭 정지 층을 관통하는 것인, 방법.
[실시예 7]
실시예 1에 있어서,
상기 주입하는 단계는 상기 에칭 정지 층이 형성되기 이전에 수행되는 것인, 방법.
[실시예 8]
구조체로서,
제1 유전체 층;
상기 제1 유전체 층 내의 금속 피쳐 - 상기 금속 피쳐의 상위 부분(upper portion)은 제1 도펀트 농도를 갖는 도펀트를 포함하고, 상기 금속 피쳐의 하위 부분(lower portion)은 상기 제1 도펀트 농도보다 더 낮은 제2 도펀트 농도의 상기 도펀트를 가짐 - ;
상기 금속 피쳐 위의 제2 유전체 층; 및
콘택트 플러그
를 포함하되,
상기 콘택트 플러그는:
상기 제2 유전체 층을 관통하는 제1 부분; 및
상기 금속 피쳐 내의 제2 부분 - 상기 제2 부분은 상기 제1 부분의 에지를 넘어 횡방향으로(laterally) 연장되고, 상기 제2 부분은 상기 금속 피쳐의 상기 상위 부분에서 저부를 가짐 -
를 포함하는 것인, 구조체.
[실시예 9]
실시예 8에 있어서,
상기 도펀트는 게르마늄을 포함하는 것인, 구조체.
[실시예 10]
실시예 8에 있어서,
상기 하위 부분은 실질적으로 상기 도펀트가 없는 것인, 구조체.
[실시예 11]
실시예 8에 있어서,
상기 금속 피쳐와 상기 제2 유전체 층 사이에 에칭 정지 층을 더 포함하고, 상기 콘택트 플러그는 상기 에칭 정지 층에서 제3 부분을 더 포함하는 것인, 구조체.
[실시예 12]
실시예 11에 있어서,
상기 콘택트 플러그의 제3 부분은:
상기 콘택트 플러그의 상기 제1 부분 바로 아래에 놓이며 상기 제1 부분에 의해 중첩되는 제1 서브 부분; 및
상기 제1 서브 부분을 둘러싸는 링을 형성하는 제2 서브 부분 - 상기 제2 부분은 상기 콘택트 플러그의 상기 제1 부분의 에지를 넘어 횡방향으로 연장됨 -
을 포함하는 것인, 구조체.
[실시예 13]
실시예 12에 있어서,
상기 제2 서브 부분은 상기 에칭 정지 층의 두께보다 더 작은 높이를 갖는 것인, 구조체.
[실시예 14]
실시예 11에 있어서,
상기 제3 부분은 둥근 상부 표면(top surface)을 갖는 부분을 포함하는 것인, 구조체.
[실시예 15]
실시예 11에 있어서,
상기 에칭 정지 층은 상기 도펀트를 더 포함하는 것인, 구조체.
[실시예 16]
실시예 8에 있어서,
상기 제2 부분은 상기 금속 피쳐의 상부 표면으로부터 상기 금속 피쳐 안으로 연장되는 둥근 저부 표면을 포함하는 것인, 구조체.
[실시예 17]
실시예 8에 있어서,
상기 금속 피쳐는 코발트를 포함하고, 상기 콘택트 플러그는 텅스텐을 포함하되, 상기 텅스텐은 상기 금속 피쳐, 및 상기 제2 유전체 층과 물리적으로 접촉하는 것인, 구조체.
[실시예 18]
구조체로서,
소스/드레인 영역;
상기 소스/드레인 영역 위에 있는 그리고 상기 소스/드레인 영역과 접촉하는 실리사이드 영역;
제1 층간 유전체;
상기 실리사이드 영역 위에 있는 그리고 상기 실리사이드 영역과 접촉하는 제1 콘택트 플러그 - 상기 제1 콘택트 플러그는 상기 제1 층간 유전체 내에 있음 - ;
상기 제1 콘택트 플러그 위에 있는 그리고 상기 제1 콘택트 플러그와 접촉하는 에칭 정지 층;
상기 에칭 정지 층 위에 있는 그리고 상기 에칭 정지 층과 접촉하는 제2 층간 유전체; 및
제2 콘택트 플러그
를 포함하되,
상기 제2 콘택트 플러그는:
상기 제2 층간 유전체 내의 제1 부분;
상기 에칭 정지 층 내의 제2 부분 - 상기 제2 부분의 적어도 하위 부분은 상기 제1 부분의 에지를 넘어 횡방향으로 연장됨 - ; 및
상기 제1 콘택트 플러그 안으로 연장되는 제3 부분 - 상기 제3 부분은 상기 제2 부분의 에지를 넘어 횡방향으로 연장됨 -
을 포함하는 것인, 구조체.
[실시예 19]
실시예 18에 있어서,
상기 에칭 정지 층 및 상기 제1 콘택트 플러그의 상위 부분은 도펀트를 포함하되, 상기 제3 부분 및 상기 제2 부분의 상기 적어도 하위 부분 모두는 상기 도펀트 내에 있는 것인, 구조체.
[실시예 20]
실시예 18에 있어서,
상기 제2 콘택트 플러그의 상기 제2 부분의 상위 부분은 상기 제1 부분의 상기 에지와 같은 높이인 에지를 포함하는 것인, 구조체.

Claims (10)

  1. 방법으로서,
    금속 피쳐(metallic feature)를 형성하는 단계;
    상기 금속 피쳐 위에 에칭 정지 층(etch stop layer)을 형성하는 단계;
    상기 에칭 정지 층 위에 주입 마스크를 형성하는 단계;
    상기 금속 피쳐에 도펀트를 주입하는 단계 - 상기 도펀트는 상기 주입 마스크 내의 제1 개구를 통과하고 상기 에칭 정지 층을 관통하여 상기 금속 피쳐에 도달함 -;
    상기 금속 피쳐에 주입된 후, 상기 주입 마스크를 제거하는 단계;
    상기 주입하는 단계가 수행되고 상기 주입 마스크가 제거된 후, 상기 에칭 정지 층 위에 유전체 층을 형성하는 단계;
    제1 폭을 갖는 제2 개구를 형성하도록 상기 유전체 층 및 상기 에칭 정지 층을 에칭하기 위해 제1 에칭 프로세스를 수행하는 단계;
    상기 금속 피쳐를 에칭하기 위해 그리고 상기 금속 피쳐에 제3 개구를 형성하기 위해 제2 에칭 프로세스를 수행하는 단계 - 상기 제3 개구는 상기 제2 개구와 연결되고, 상기 제3 개구는 상기 제1 폭보다 큰 제2 폭을 갖는 부분을 갖고, 상기 제1 폭과 상기 제2 폭은 상기 에칭 정지 층의 상부 표면에 평행한 방향으로 측정됨 -; 및
    콘택트 플러그를 형성하기 위해 상기 제2 개구 및 상기 제3 개구를 금속 재료로 충전하는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 주입하는 단계에서, Ge, Xe, Ar, Si, 및 이들의 조합으로 구성되는 그룹으로부터 선택되는 엘리먼트가 주입되는 것인, 방법.
  3. 제2항에 있어서,
    상기 주입하는 단계에서, 게르마늄이 주입되는 것인, 방법.
  4. 제1항에 있어서,
    상기 금속 피쳐에 주입하는 단계에서, 상기 금속 피쳐의 상부 부분(top portion)에 주입되고, 상기 금속 피쳐의 저부 부분(bottom portion)에는 주입되지 않는 것인, 방법.
  5. 제1항에 있어서,
    상기 금속 피쳐는 추가적인 유전체 층에서 형성되되, 상기 추가적인 유전체 층의 상부 부분에는 주입되고, 상기 추가적인 유전체 층의 저부 부분에는 주입되지 않는 것인, 방법.
  6. 제1항에 있어서,
    상기 제2 에칭 프로세스에서, 상기 에칭 정지 층의 상기 제2 개구의 부분은 제3 폭을 갖도록 횡방향으로 확장되고, 상기 제3 폭은 상기 제2 폭보다 작고 상기 제1 폭보다 큰 것인, 방법.
  7. 삭제
  8. 구조체로서,
    제1 유전체 층;
    상기 제1 유전체 층 내의 금속 피쳐 - 상기 금속 피쳐의 상위 부분(upper portion)은 제1 도펀트 농도를 갖는 도펀트를 포함하고, 상기 금속 피쳐의 하위 부분(lower portion)은 상기 제1 도펀트 농도보다 더 낮은 제2 도펀트 농도의 상기 도펀트를 가짐 - ;
    상기 금속 피쳐 위의 제2 유전체 층; 및
    콘택트 플러그
    를 포함하되,
    상기 콘택트 플러그는:
    상기 제2 유전체 층을 관통하는 제1 부분; 및
    상기 금속 피쳐 내의 제2 부분 - 상기 제2 부분은 상기 제1 부분의 에지를 넘어 횡방향으로(laterally) 연장되고, 상기 제2 부분은 상기 금속 피쳐의 상기 상위 부분에서 저부를 가짐 -
    를 포함하는 것인, 구조체.
  9. 제8항에 있어서,
    상기 금속 피쳐와 상기 제2 유전체 층 사이에 에칭 정지 층을 더 포함하고, 상기 콘택트 플러그는 상기 에칭 정지 층에서 제3 부분을 더 포함하는 것인, 구조체.
  10. 구조체로서,
    소스/드레인 영역;
    상기 소스/드레인 영역 위에 있는 그리고 상기 소스/드레인 영역과 접촉하는 실리사이드 영역;
    제1 층간 유전체;
    상기 실리사이드 영역 위에 있는 그리고 상기 실리사이드 영역과 접촉하는 제1 콘택트 플러그 - 상기 제1 콘택트 플러그는 상기 제1 층간 유전체 내에 있음 - ;
    상기 제1 콘택트 플러그 위에 있는 그리고 상기 제1 콘택트 플러그와 접촉하는 에칭 정지 층;
    상기 에칭 정지 층 위에 있는 그리고 상기 에칭 정지 층과 접촉하는 제2 층간 유전체; 및
    제2 콘택트 플러그
    를 포함하되,
    상기 제2 콘택트 플러그는:
    상기 제2 층간 유전체 내의 제1 부분;
    상기 에칭 정지 층 내의 제2 부분 - 상기 제2 부분의 적어도 하위 부분은 상기 제1 부분의 에지를 넘어 횡방향으로 연장됨 - ; 및
    상기 제1 콘택트 플러그 안으로 연장되는 제3 부분 - 상기 제3 부분은 상기 제2 부분의 에지를 넘어 횡방향으로 연장됨 -
    을 포함하는 것인, 구조체.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11652171B2 (en) * 2021-02-22 2023-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Contact for semiconductor device and method of forming thereof
TWI817694B (zh) * 2022-03-07 2023-10-01 南亞科技股份有限公司 具有接觸栓塞的半導體結構及其製備方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005251991A (ja) 2004-03-04 2005-09-15 Nec Electronics Corp 半導体装置およびその製造方法
KR100791345B1 (ko) 2006-10-02 2008-01-03 삼성전자주식회사 리세스된 구형 실리사이드 접촉부를 포함하는 반도체 소자및 그 제조 방법
US20080026564A1 (en) 2006-07-31 2008-01-31 Kai Frohberg Method of forming an electrically conductive line in an integrated circuit
US20090079077A1 (en) 2007-09-20 2009-03-26 International Business Machines Corporation Interconnect structure with a via gouging feature absent profile damage to the interconnect dielectric and method of fabricating same
US20090227087A1 (en) * 2008-03-04 2009-09-10 Varian Semiconductor Equipment Associates, Inc. Method to improve uniformity of chemical mechanical polishing planarization
US20100320604A1 (en) 2009-06-18 2010-12-23 Toshiba America Electronic Components, Inc. Application of mn for damage restoration after etchback
US10361119B1 (en) 2018-04-30 2019-07-23 International Business Machines Corporation Enlarged contact area structure using noble metal cap and noble metal liner
US20190305107A1 (en) * 2018-03-29 2019-10-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with doped contact plug and method for forming the same
US20200051858A1 (en) 2018-03-14 2020-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive Feature Formation and Structure Using Bottom-Up Filling Deposition

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3436672B2 (ja) * 1997-11-26 2003-08-11 松下電器産業株式会社 半導体装置及びその製造方法
KR100413828B1 (ko) 2001-12-13 2004-01-03 삼성전자주식회사 반도체 장치 및 그 형성방법
KR100524801B1 (ko) * 2002-10-05 2005-11-02 주식회사 하이닉스반도체 이중 도핑 프로파일을 갖는 반도체 소자의 콘택플러그형성 방법
JP2006165454A (ja) 2004-12-10 2006-06-22 Sony Corp 半導体装置の製造方法および半導体装置
KR20090022802A (ko) * 2007-08-31 2009-03-04 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR101902402B1 (ko) * 2012-04-05 2018-09-28 삼성전자 주식회사 반도체 장치의 미세 패턴 형성 방법 및 이를 이용한 반도체 장치의 제조 방법
US10032712B2 (en) * 2013-03-15 2018-07-24 Taiwan Semiconductor Manufacturing Company Limited Semiconductor structure
US9583483B2 (en) * 2013-09-03 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Source and drain stressors with recessed top surfaces
US9831183B2 (en) 2014-08-07 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure and method of forming
KR102307633B1 (ko) * 2014-12-10 2021-10-06 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102246880B1 (ko) * 2015-02-10 2021-04-30 삼성전자 주식회사 집적회로 소자 및 그 제조 방법
US9881834B1 (en) * 2016-11-29 2018-01-30 Taiwan Semiconductor Manufacturing Company, Ltd. Contact openings and methods forming same
US10153198B2 (en) * 2017-04-07 2018-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Low-resistance contact plugs and method forming same
US10083863B1 (en) * 2017-05-30 2018-09-25 Taiwan Semiconductor Manufacturing Co., Ltd. Contact structure for semiconductor device
US10510751B2 (en) * 2017-08-25 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET isolation structure and method for fabricating the same
US10269803B2 (en) * 2017-08-31 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid scheme for improved performance for P-type and N-type FinFETs
CN115274616A (zh) 2017-11-14 2022-11-01 台湾积体电路制造股份有限公司 通孔结构及其方法
US10763168B2 (en) * 2017-11-17 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with doped via plug and method for forming the same
US10177038B1 (en) 2017-11-30 2019-01-08 Taiwan Semiconductor Manufacturing Co., Ltd. Prevention of contact bottom void in semiconductor fabrication
US11031286B2 (en) * 2018-03-01 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Conductive feature formation and structure
US10804140B2 (en) 2018-03-29 2020-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect formation and structure
US11107902B2 (en) * 2018-06-25 2021-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. Dielectric spacer to prevent contacting shorting
US11217479B2 (en) 2018-07-31 2022-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple metallization scheme
US11121025B2 (en) 2018-09-27 2021-09-14 Taiwan Semiconductor Manufacturing Company, Ltd. Layer for side wall passivation

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005251991A (ja) 2004-03-04 2005-09-15 Nec Electronics Corp 半導体装置およびその製造方法
US20080026564A1 (en) 2006-07-31 2008-01-31 Kai Frohberg Method of forming an electrically conductive line in an integrated circuit
KR100791345B1 (ko) 2006-10-02 2008-01-03 삼성전자주식회사 리세스된 구형 실리사이드 접촉부를 포함하는 반도체 소자및 그 제조 방법
US20090079077A1 (en) 2007-09-20 2009-03-26 International Business Machines Corporation Interconnect structure with a via gouging feature absent profile damage to the interconnect dielectric and method of fabricating same
US20090227087A1 (en) * 2008-03-04 2009-09-10 Varian Semiconductor Equipment Associates, Inc. Method to improve uniformity of chemical mechanical polishing planarization
US20100320604A1 (en) 2009-06-18 2010-12-23 Toshiba America Electronic Components, Inc. Application of mn for damage restoration after etchback
US20200051858A1 (en) 2018-03-14 2020-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive Feature Formation and Structure Using Bottom-Up Filling Deposition
US20190305107A1 (en) * 2018-03-29 2019-10-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with doped contact plug and method for forming the same
US10361119B1 (en) 2018-04-30 2019-07-23 International Business Machines Corporation Enlarged contact area structure using noble metal cap and noble metal liner

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