CN110783267B - 切割鳍隔离区域及其形成方法 - Google Patents

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Abstract

本公开涉及切割鳍隔离区域及其形成方法。一种方法包括形成彼此平行并且突出高于隔离区域的顶表面的第一半导体鳍和第二半导体鳍。隔离区域包括在第一半导体鳍和第二半导体鳍之间的部分。该方法还包括形成跨第一半导体鳍和第二半导体鳍上方的栅极堆叠，刻蚀栅极堆叠的一部分以形成开口，其中，隔离区域的该部分、第一半导体鳍和第二半导体鳍暴露于开口，刻蚀第一半导体鳍、第二半导体鳍和隔离区域的该部分，以将开口延伸到隔离区域下方的半导体衬底的主体部分中，以及用电介质材料填充开口以形成切割鳍隔离区域。

Description

切割鳍隔离区域及其形成方法
技术领域
本公开总体涉及一种切割鳍隔离区域及其形成方法。
背景技术
集成电路(IC)材料和设计的技术进步已经产生了几代IC，其中每一代都具有比上一代更小和更复杂的电路。在IC演进的过程中，功能密度(例如，每芯片面积的互连器件的数目)通常增加，而几何尺寸减小。这种缩小过程通常通过提高生产效率和降低相关成本来提供益处。
这种缩小也增加了处理和制造IC的复杂性，并且为了实现这些进步，需要IC处理和制造中的类似发展。例如，已经引入鳍式场效应晶体管(FinFET)来代替平面晶体管。正在开发FinFET的结构和制造FinFET的方法
发明内容
根据本公开的一个实施例，提供了一种用于半导体工艺的方法，包括形成彼此平行并且突出高于隔离区域的顶表面的第一半导体鳍和第二半导体鳍，其中，隔离区域包括：第一部分，该第一部分在第一半导体鳍和第二半导体鳍之间；形成跨第一半导体鳍和第二半导体鳍上方的栅极堆叠；刻蚀栅极堆叠的第一部分以形成开口，其中，隔离区域的第一部分、第一半导体鳍和第二半导体鳍暴露于开口；刻蚀第一半导体鳍、第二半导体鳍和隔离区域的第一部分，以将开口延伸到隔离区域下方的半导体衬底的主体部分中；以及用电介质材料填充开口以形成切割鳍隔离区域。
根据本公开的另一实施例，提供了一种用于半导体工艺的方法，包括：形成彼此平行并且突出高于隔离区域的顶表面的第一半导体鳍和第二半导体鳍，其中，隔离区域延伸到半导体衬底中，并且隔离区域包括底表面；形成跨第一半导体鳍和第二半导体鳍上方的栅极堆叠；以及用附加隔离区替换栅极堆叠的一部分，其中，附加隔离区域还包括穿过第一半导体鳍和第二半导体鳍的部分，并且附加隔离区域延伸低于隔离区域的底表面。
根据本公开的又一实施例，提供了一种半导体器件，包括：第一半导体鳍和第二半导体鳍，该第一半导体鳍和第二半导体鳍彼此平行并且突出高于浅沟槽隔离(STI)区域的顶表面；第一栅极堆叠和第二栅极堆叠，该第一栅极堆叠和第二栅极堆跨第一半导体鳍和第二半导体鳍上方；第一隔离区域和第二隔离区域，该第一隔离区域和第二隔离区域平行于第一半导体鳍和第二半导体鳍，其中，第一半导体鳍和第二半导体鳍在第一隔离区域和第二隔离区域之间，并且第一隔离区域和第二隔离区域都穿过第一栅极堆叠和第二栅极堆叠；以及第三隔离区域，第三隔离区域在第一栅极堆叠和第二栅极堆叠之间，其中，第三隔离区域具有接触第一隔离区域的第一端和接触第二隔离区域的第二端，并且第一半导体鳍和第二半导体鳍之间的STI区域的一部分被第三隔离区域贯穿。
附图说明
在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式中最佳地理解本公开的各个方面。应当注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
图1至4、5A、5B、6A、6B、7A、7B、8A、8B、9、10、11A至11C、12A至12C、13A至13C、14A至14C、15A至15C、16A至16C、17A至17C以及18示出了根据一些实施例的Fin场效应晶体管(FinFET)的形成中的中间阶段的透视图、顶视图和横截面图。
图19示出了根据一些实施例的p型FinFET的横截面图。
图20示出了根据一些实施例的用于形成n型FinFET的工艺流程。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征以使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在各个示例中可能重复参考标号和/或字母。这种重复是为了简单性和清楚性的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，本文中可能使用了空间相关术语(例如“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另一个(一些)要素或特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转了90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可能被相应地解释。
根据各种实施例提供了使用鳍切割工艺形成的鳍式场效应晶体管(FinFET)及其形成方法。根据一些实施例示出了形成晶体管的中间阶段。讨论了一些实施例的一些变型。在各种视图和说明性实施例中，相同的附图标记用于表示相同的元件。
图1至4、5A、5B、6A、6B、7A、7B、8A、8B、9、10、11A至11C、12A至12C、13A至13C、14A至14C、15A至15C、16A至图16C、17A至17C以及18示出了根据本公开的一些实施例的采用鳍切割工艺的FinFET的形成中的中间阶段的横截面图、顶视图和透视图。这些工艺也示意性地反映在如图20所示的工艺流程中。
图1示出了初始结构的透视图。初始结构包括晶片10，晶片10还包括衬底20。衬底20可以是半导体衬底，其可以是硅衬底、硅锗衬底、或者由其他半导体材料形成的衬底。衬底20可以掺杂有p型或n型杂质。诸如浅沟槽隔离(STI)区域之类的隔离区域22被形成为从衬底20的顶表面延伸到衬底20中。根据本公开的一些实施例，STI区域22包括衬垫23和电介质区域25。衬垫23可以由氮化硅、氧化硅等形成。电介质区域25可以由基于氧化物的电介质材料(例如，氧化硅)形成，其可以使用可流动化学气相沉积(FCVD)、旋涂等来形成。
相邻STI区域22之间的衬底20的部分被称为半导体条带24。半导体条带24的顶表面和STI区域22的顶表面可以基本上彼此齐平。根据本公开的一些实施例，半导体条带24是原始衬底20的部分，并且半导体条带24的材料与衬底20的材料相同。根据本公开的替代实施例，半导体条带24是通过刻蚀STI区域22之间的衬底20的部分以形成凹陷，并执行外延工艺以在凹陷中重新生长另一半导体材料而形成的替换条带。因此，半导体条带24由与衬底20的半导体材料不同的半导体材料形成。根据本公开的一些实施例，半导体条带24由硅锗、硅碳或III-V化合物半导体材料形成。
参考图2，STI区域22被凹陷以使得半导体条带24的顶部突出高于STI区域22的剩余部分的顶表面22A，以形成突出的鳍24’。相应的工艺在图20所示的工艺流程中被示出为工艺202。可以使用干法刻蚀工艺来执行刻蚀，其中，HF3和NH3用作刻蚀气体。根据本公开的替代实施例，使用湿法刻蚀工艺来执行STI区域22的凹陷。例如，刻蚀化学品可以包括HF溶液。
在上面说明的实施例中，可以通过任何适当的方法来对鳍进行图案化。例如，可以使用一个或多个光刻工艺来对鳍进行图案化，包括双图案化或多图案化工艺。通常，双图案化或多图案化工艺组合光刻和自对准工艺，允许创建具有例如比使用单个直接光刻工艺以其他方式可以获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并使用光刻工艺进行图案化。使用自对准工艺在经图案化的牺牲层旁边形成间隔件。然后移除牺牲层，并且然后可以使用剩余的间隔件或心轴来对鳍进行图案化。
突出的鳍24’的材料可以与衬底20的材料相同或不同。例如，突出的鳍24’可以由Si、SiP、SiC、SiPC、SiGe、SiGeB、Ge或III-V化合物半导体(例如，InP、GaAs、AlAs、InAs、InAlAs、InGaAs等)形成。
参考图3，在(突出的)鳍24’的顶表面和侧壁上形成虚设栅极堆叠30。相应的工艺在图20所示的工艺流程中被示出为工艺204。虚设栅极堆叠30可以包括虚设栅极电介质32和虚设栅极电介质32上方的虚设栅极电极34。可以例如使用多晶硅并且也可以使用其他材料来形成虚设栅极电极34。每个虚设栅极堆叠30还可以包括在虚设栅极电极34上方的一个(或多个)硬掩模层36。硬掩模层36可以由氮化硅、氧化硅、碳氮化硅或其多层等形成。虚设栅极堆叠30可以跨单个或多个突出的鳍24’和/或STI区域22。虚设栅极堆叠30还具有垂直于突出的鳍24’的长度方向的长度方向。
接下来，在虚设栅极堆叠30的侧壁上形成栅极间隔件38。根据本公开的一些实施例，栅极间隔件38由诸如氮化硅、氧化硅、碳氮化硅、氮氧化硅、碳氮氧化硅等之类的电介质材料形成，并且可以具有单层结构或包括多个电介质层的多层结构。
根据本公开的一些实施例，执行刻蚀步骤(下文中称为鳍凹陷)以刻蚀未被虚设栅极堆叠30和栅极间隔件38覆盖的突出的鳍24’的部分，产生图4所示的结构。凹陷可以是各向异性的，因此直接位于虚设栅极堆叠30和栅极间隔件38下方的鳍24’的部分被保护而不受刻蚀工艺的影响。根据一些实施例，凹陷的半导体条带24的顶表面可以低于STI区域22的顶表面22A。因此，在STI区域22之间形成凹陷40。凹陷40位于虚设栅极堆叠30的相对侧上。
接下来，通过从凹陷40选择性地生长半导体材料来形成外延区域(源极/漏极区域)42，得到图5A中的结构。相应的工艺在图20所示的工艺流程中被示出为工艺206。根据本公开的一些实施例，外延区域42包括硅锗、硅或硅碳等。根据所得的FinFET是p型FinFET还是n型FinFET，可以利用进行外延来分别原位掺杂p型或n型杂质。例如，当所得的FinFET是p型FinFET时，可以生长硅锗硼(SiGeB)、GeB等。相反，当所得的FinFET是n型FinFET时，可以生长硅磷(SiP)、硅碳磷(SiCP)等。根据本公开的替代实施例，外延区域42由III-V化合物半导体形成，例如，GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP，GaP、其组合、或其多个层。在外延区域42完全填充凹陷40之后，外延区域42开始水平扩展，并且可以形成小平面。相邻的外延区域42可以彼此合并，或者可以彼此分离。
在外延步骤之后，可以利用p型或n型杂质来进一步注入外延区域42以形成源极和漏极区域，其也使用附图标记42来表示。根据本公开的替代实施例，当外延区域42在外延期间被原位掺杂有p型或n型杂质时，跳过注入步骤。外延源极/漏极区域42可以包括形成在STI区域22中的较下部分，以及形成在STI区域22的顶表面上方的较上部分。
图5B示出了根据本公开的替代实施例的包层源极/漏极区域42的形成。根据这些实施例，如图3所示的突出的鳍24’不被凹陷，并且在突出的鳍24’上生长外延区域41。外延区域41的材料可以类似于如图5A所示的外延半导体材料42的材料，这取决于所得到的FinFET是p型还是n型FinFET。因此，源极/漏极区域42包括突出的鳍24’和外延区域区41。可以执行注入以注入n型杂质或p型杂质(或可以不执行注入)。相邻的包层源极/漏极区域42也可以彼此合并，或者保持彼此分离。
图6A示出了在形成接触刻蚀停止层(CESL)46和层间电介质(ILD)48之后的结构的透视图。相应的工艺在图20所示的工艺流程中被示出为工艺208。CESL 46可以由氮化硅、碳氮化硅等形成。例如，CESL 46可以使用诸如ALD或CVD之类的共形沉积方法来形成。ILD 48可以包括使用例如FCVD、旋涂、CVD或另一沉积方法形成的电介质材料。ILD 48也可以由含氧电介质材料形成，其可以是基于氧化硅的材料，例如，正硅酸乙酯(TEOS)氧化物、等离子体增强CVD(PECVD)氧化物(SiO2)、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)等。执行诸如化学机械抛光(CMP)工艺或机械研磨工艺之类的平坦化工艺以使得ILD 48、虚设栅极堆叠30和栅极间隔件38的顶表面彼此齐平。
图6B示出了图6A所示结构的横截面图。该横截面图是从包含图6A中的线6B-6B的垂直平面获得的。如图6B所示，示出了虚设栅极堆叠30中的一个。虚设栅极堆叠30的所示部分是直接在STI区域22上方的部分。突出的鳍24’位于未示出的其他平面中。
接下来，用替换栅极堆叠来替换包括硬掩模层36、虚设栅极电极34和虚设栅极电介质32的虚设栅极堆叠30，该替换栅极堆叠可以包括如图7A和7B所示的金属栅极和替换栅极电介质。相应的工艺在图20所示的工艺流程中被示出为工艺210。根据本公开的一些实施例，替换工艺包括在一个或多个工艺步骤中刻蚀如图6A和6B所示的硬掩模层36、虚设栅极电极34和虚设栅极电介质32，使得在栅极间隔件38的相对部分之间形成开口。可以通过移除虚设栅极堆叠30来从图6A所示的结构实现相应的结构。
接下来，参考图7A和图7B，形成(替换)栅极堆叠60，其包括栅极电介质层54(参考图7B)和栅极电极56。栅极堆叠60的形成包括形成/沉积多个层，然后执行平坦化工艺，例如，CMP工艺或机械研磨工艺。栅极堆叠60的形成包括形成/沉积多个层，并然后执行平坦化工艺，例如，CMP工艺或机械研磨工艺。栅极电介质层54延伸到由移除的虚设栅极堆叠留下的沟槽中。根据本公开的一些实施例，栅极电介质层54包括界面层(IL)作为其较下部分。在突出的鳍24’的暴露表面上形成IL。每个IL可以包括氧化物层(例如，氧化硅层)，其通过突出的鳍24’的热氧化、化学氧化工艺或沉积工艺来形成。栅极电介质层54还可以包括在相应的IL上方形成的高k电介质层52。高k电介质层52可以由高k电介质材料形成，例如，HfO2、ZrO2、HfZrOx、HfSiOx、HfSiON、ZrSiOx、HfZrSiOx、Al2O3、HfAlOx、HfAlN、ZrAlOx、La2O3、TiO2、Yb2O3、氮化硅等。高k电介质材料的电介质常数(k值)高于3.9，并且可以高于约7.0。高k电介质层被形成为共形层，并且在突出的鳍24’的侧壁和栅极间隔件38的侧壁上延伸。根据本公开的一些实施例，使用ALD或CVD来形成高k电介质层。
再次参考图7A和图7B，在电介质层52上方形成栅极电极56，并且填充由移除的虚设栅极堆叠留下的沟槽的剩余部分。栅极电极56中的子层未在图7A中被单独示出，而子层由于它们的组成不同而彼此可以区分。至少一些较下子层的沉积可以使用诸如ALD或CVD之类的共形沉积方法来执行，使得栅极电极56(以及每个子层)的垂直部分的厚度和水平部分的厚度基本上彼此相等。
栅极电极56可以包括多个层，包括但不限于：氮化钛硅(TSN)层、氮化钛(TiN)层、氮化钛(TiN)层、钛铝(TiAl)层、附加TiN和/或TaN层、以及填充金属。这些层中的一些层定义了相应的FinFET的功函数。应理解，该层堆叠是示例，并且可以采用具有不同结构的金属堆叠。此外，p型FinFET的金属层和n型FinFET的金属层可以彼此不同，使得金属层的功函数适用于相应的p型或n型FinFET。填充金属可以包括铝、铜、钨、钴等。
图7B示出了金属栅极堆叠60的横截面图。该横截面图是从包含如图7A所示的7B-7B的垂直平面获得的。由于该横截面图是从与STI区域22而不是突出的鳍24’交叉的平面获得的，因此横截面图中可能不存在IL。相反，栅极电介质52中的高k电介质层接触STI区域22的顶表面。
接下来，如图8A和8B所示，形成电介质硬掩模62。相应的工艺在图20所示的工艺流程中被示出为工艺212。硬掩模62的材料可以与CESL46、ILD 48和/或栅极间隔件38中的一些相同或不同。根据本公开的一些实施例，硬掩模62的形成包括通过刻蚀来凹陷替换栅极堆叠60以形成凹陷、将电介质材料填充到凹陷中、以及执行平坦化以移除电介质材料的多余部分。电介质材料的剩余部分是硬掩模62。根据本公开的一些实施例，硬掩模62由氮化硅、氧氮化硅、碳氧化硅、碳氧化硅氮化物等形成。
图8B示出了图8A所示结构的横截面图，该横截面图是从包含图8A中的线8B-8B的平面获得的。
图9示出了根据本公开的一些实施例的晶片10中的器件管芯的一部分的俯视图。多个鳍24’和半导体条带24被分配为STI区域22之间的平行条带。多个栅极堆叠60和硬掩模62也被形成为平行条带，并且基于鳍24’并在栅极堆叠60之间形成源极/漏极区域42。形成多个隔离区域66以将长栅极堆叠60切开。在整个说明书中，隔离区域66替代地被称为切割金属隔离区域。隔离区域66可以由例如氮化硅、氧化硅等形成，并且可以由单层或包括多个层的复合层形成。
图10示出了隔离区域66之一的透视图。图10中示出的区域包括如图9中的区域63。如图10所示，隔离区域66可以穿过ILD 48、CESL 46、硬掩模62和栅极堆叠60，并且可以延伸到衬底20的主体部分中。隔离区域66的形成可以包括刻蚀ILD 48、CESL 46、硬掩模62和栅极堆叠60，并且将电介质材料填充到所得到的凹陷中。用于形成隔离区域66的相应工艺在如图20所示的工艺流程中被示出为工艺214。
图11A、11B和11C至图17A、17B和17C示出了用于切割半导体鳍24’和半导体条带24的隔离区域的形成中的中间阶段的横截面图。在如图9所示的区域65中形成相应的隔离区域。在图11A、11B和11C至图17A、17B和17C中，附图编号包括字母“A”、字母“B”或字母“C”。字母“A”表示相应的附图是从与包含图9中的线A-A的垂直平面相同的垂直平面获得的横截面图。字母“B”表示相应的附图是从与包含图9中的线B-B的垂直平面相同的垂直平面获得的。字母“C”表示相应的附图是从与包含图9中的线C-C的垂直平面相同的垂直平面获得的。图10也示出了线A-A、B-B和C-C。
参考图11A、11B和11C，在图9和图10所示的结构上方形成图案化的刻蚀掩模68。相应的工艺在图20所示的工艺流程中被示出为工艺216。根据一些实施例，刻蚀掩模68包括光致抗蚀剂、诸如TiN层之类的含金属硬掩模等。在刻蚀掩模68中形成(一个或多个)开口69以露出栅极堆叠的下面部分。隔离区域66可以通过开口69露出一些部分。开口69的尺寸和位置基本上与图9中所示的区域65相同。如图11A所示，突出的鳍24’的一些部分直接位于开口69下方。如图11B所示，STI区域22的一些部分直接位于开口69下方。根据一些实施例，如图11A和11B所示，STI区域22包括电介质衬垫23和覆盖电介质区域25。根据一些实施例，电介质衬垫23由氮化硅形成，并且覆盖电介质区域25可以由氧化硅形成，并且其他电介质材料也可以用于形成电介质衬垫23和电介质区域25。在后续附图中，未示出STI区域22中的层23和25，而这些层仍然存在。图11C示出了栅极堆叠60之间的源极/漏极区域42。
图12A、12B和12C示出了刻蚀硬掩模62和栅极堆叠60以形成开口70。相应的工艺在如图20所示的工艺流程中被示出为工艺218。刻蚀使得移除通过开口70暴露的金属栅极堆叠60的部分。可以通过湿法刻蚀或干法刻蚀来执行刻蚀。例如，当采用湿法刻蚀时，硫酸盐过氧化物混合物(SPM)溶液(硫酸和过氧化氢的溶液)可以用于刻蚀金属栅极56。栅极电介质52也可通过SPM溶液来移除。当使用干法刻蚀时，可以使用Cl2和BCl3气体的混合物。还可以使用选自但不限于Cl2、SiCl4、O2、C4F6、HBr、He及其组合的工艺气体来执行刻蚀。干法刻蚀可以使得移除栅极电极56以及栅极电介质52中的高k电介质(图11A)，并且栅极电介质52中的界面层可以保持未被刻蚀。图12B和12C示出了在刻蚀栅极堆叠60、STI区域22和半导体鳍24’(在STI区域22的顶表面22A上方)之后，从与包括图9中的线B-B和C-C的平面相同的平面获得的横截面图。如图12C和一些后续附图所示，示出了STI区域22的顶表面22A和底表面22B，并且STI区域22将位于顶表面22A和底表面22B之间的水平处。
参考图13A、13B和13C，STI区域22的暴露部分被凹陷，形成凹陷72。相应的工艺在如图20所示的工艺流程中被示为工艺220。根据本公开的一些实施例，STI区域22的剩余部分的厚度T1小于约20nm，并且可以在约5nm和约20nm之间的范围内。根据一些实施例，刻蚀剂被选为使得在STI区域22和鳍/条带24’/24之间存在高刻蚀选择性，例如，刻蚀选择性可以大于约50。刻蚀剂可包括刻蚀气体，例如，CF4、N2和H2的混合物，或C4F6和O2的混合物。如图13B所示，凹陷72延伸到STI区域22中。根据本公开的一些实施例，凹陷72的底部高于电介质衬垫23的顶表面。图13C中所示的结构与图12C中所示的结构相同。
然后刻蚀突出的鳍24’(图13A)和下面的半导体条带24，产生图14A、14B和14C所示的结构。相应的工艺在如图20所示的工艺流程中被示出为工艺222。此外，还刻蚀半导体条带24下面的主体衬底20的部分，使得凹陷74被形成在STI区域22的剩余部分之间并进一步延伸到衬底20的主体部分中。刻蚀剂被选择为使得在刻蚀期间，基本上不刻蚀STI区域22。根据一些实施例，刻蚀剂包括基于氯的刻蚀气体或基于HBr的刻蚀气体。刻蚀剂被选为使得在鳍/条带24’/24和STI区域22之间存在高刻蚀选择性，例如，刻蚀选择性可以大于约50。刻蚀气体可以包括Cl2、SiCl4和O2的混合物、Cl2、SiCl4和N2的混合物、HBr、O2和Ar的混合物、或HBr、O2和He的混合物。在图14C中，示出了开口74穿过突出的鳍24’。
接下来，在刻蚀工艺中移除STI区域22的剩余部分，并且所得到的结构在图15A、15B和15C中被示出。相应的工艺在如图20所示的工艺流程中的被示出为工艺224。如图15A所示，移除暴露于开口69的所有STI区域22(图14A)，并暴露下面的主体衬底20。图15B示出了开口72和74穿过STI区域22。图15C所示的结构类似于图14C所示的结构，除了衬底20的主体部分的一些部分可以在刻蚀工艺中被凹陷。根据一些实施例，如图15B所示，衬底20的主体部分的凹陷使得开口74延伸到衬底20的主体部分中达深度D1，其可以大于约1nm，并且可以在约1nm和约150nm之间的范围内。然后移除刻蚀掩模68。
图16A、16B和16C示出了电介质隔离区域76的沉积，其替代地被称为切割鳍隔离区域76。相应的工艺在如图20所示的工艺流程中被示出为工艺226。电介质隔离区域76的形成可以包括将电介质材料沉积到开口70、72和74中(图15A、15B和15C)。沉积方法可以包括原子层沉积(ALD)、低压化学气相沉积(LPCVD)、旋涂、等离子体增强型化学气相沉积(PECVD)等。所沉积的电介质材料76可以包括氧化硅、碳化硅、碳氧化硅或其他类型的低缺陷密度电介质材料。根据一些实施例，所沉积的电介质材料76包括由诸如氧化硅之类的非SiN材料形成的衬垫，以及衬垫上方的填充电介质材料。填充电介质材料可以由SiN或非SiN材料形成。根据一些实施例，整个电介质材料76由诸如氧化硅之类的非SiN电介质材料形成。使用非SiN材料来形成电介质隔离区域76的衬垫可以有利地防止衬底20中的泄漏，如将在后续段落中讨论的。
图17A、17B和17C示出了平坦化工艺，例如，CMP工艺或机械研磨工艺，以移除隔离区域76的多余部分。根据本公开的一些实施例，使用硬掩模62作为用于平坦化工艺的停止层。在后续工艺中，形成源极/漏极硅化物区域、源极/漏极接触插塞、栅极接触插塞等(未示出)以完成FinFET 90A和90B(图18)的形成。
在图17A中，使用虚线示出了STI区域22的移除部分以及突出的鳍24’和条带24的移除部分。如图17A所示，隔离区域76的底部被凹陷为比STI区域22的底部低距离D1，该距离D1可以大于约1nm，并且可以在约1nm和约150nm之间的范围内。如果距离D1小于约1nm，则该工艺可能面临残留电介质衬垫23的风险，这导致漏电流。如果距离D1大于约150nm，则阱区域(可以是p阱区域)的形成可能引起问题。隔离区域76可以从突出的鳍24’的顶部向下延伸高度H1，该高度H1可以在约80nm和约250nm之间的范围内。如果高度H1小于约80nm，则当发生工艺变化时，半导体条带24(图11A)可能无法被完全移除，因此在半导体条带24中将发生泄漏。如果高度H1大于约250nm，则阱区域的形成可能引起问题。
图18示出了所得结构的顶视图，其中，FinFET 90A和90B作为前述工艺的结果而被形成。FinFET 90A和90B由隔离区域66和76限定。隔离区域76将FinFET(例如，90A和90B)的源极/漏极区域(例如，90A和90B)彼此分开。隔离区域66将FinFET(例如，90A和90B)的栅极堆叠与相邻FinFET的栅极堆叠分开。应理解，隔离区域66和76的布局、尺寸和位置可以与所示出的不同。例如，不是切割多个栅极堆叠60，隔离区域66可以包括多个单独的较短部分，每个较短部分切割栅极堆叠60之一。
根据本公开的一些实施例形成的隔离区域76具有消除泄露电流的有利特征。再次参考图17A，示出了被移除的电介质衬垫23的位置。当电介质衬垫23未被移除并且由诸如氮化硅之类的一些易损坏电介质材料形成时，正电荷(如使用“+”符号示意性地示出)被捕获在电介质衬垫23中。所捕获的正电荷将负电荷(使用“-”符号示意性地示出)吸引到半导体条带24中的薄表面层(由于它们被移除而使用虚线示出)。因此，负电荷累积层形成泄漏路径，其沿着进入或离开平面的方向延伸，如图17A所示。泄漏路径也由图18中的箭头88示出。泄漏路径影响n型FinFET，因为n型FinFET的主要载流子是电子。根据本公开的一些实施例的有利特征是移除了如图17A中使用虚线所示的STI区域22，因此消除了泄漏路径。
参考图18，根据本公开的一些实施例，FinFET 90A和90B都是n型FinFET。在同一管芯和同一晶片上，可以存在p型FinFET，其可以具有与图18中所示的基本相同或相似的顶视图结构，并且p型FinFET之间的相应的切割鳍隔离区域可以具有与图17A所示的相同的结构。根据替代实施例，由于p型FinFET使用空穴作为主要载流子，因此p型FinFET可能不会遭受由前述累积电荷引起的泄漏问题。因此，在同一管芯上和同一半导体衬底20上，用于隔离p型FinFET的源极/漏极区域的切割鳍隔离区域可以具有图19中所示的结构。相应的切割鳍隔离区域76还切割鳍，而在移除栅极堆叠期间暴露的STI区域22未被刻蚀。因此，STI区域22”被保留在相应的隔离区域76的两个延伸部分之间。隔离区域76的形成类似于参考图11A、11B和11C至图17A、17B和17C所讨论的，除了在图12A、12B和12C所示的步骤之后，突出的鳍24’、半导体条带24和衬底20的下面的主体部分被刻蚀以形成凹陷，而STI区域22”未被刻蚀。
根据一些实施例，在形成隔离区域76之前形成隔离区域66。根据本公开的其他实施例，在形成隔离区域76之后形成隔离区域66。这些工艺类似于图9、10、11A至11C、12A至12C、13A至13C、14A至14C、15A至15C、16A至16C、，17A至17C和18中所示的工艺，除了在图9和10中，尚未形成隔离区域66。相反，在图18所示的步骤之后形成隔离区域66。
本公开的实施例具有一些有利特征。通过移除在形成切割鳍隔离区域期间暴露的STI区域，消除了由STI区域引起的泄漏电流，尤其是由STI区域中的易损坏电介质衬垫引起的泄漏电流。
根据本公开的一些实施例，一种方法包括形成彼此平行并且突出高于隔离区域的顶表面的第一半导体鳍和第二半导体鳍，其中，隔离区域包括在第一半导体鳍和第二半导体鳍之间的第一部分；形成跨第一半导体鳍和第二半导体鳍上方的栅极堆叠；刻蚀栅极堆叠的第一部分以形成开口，其中，隔离区域的第一部分、第一半导体鳍和第二半导体鳍暴露于开口；刻蚀第一半导体鳍、第二半导体鳍和隔离区域的第一部分，以将开口延伸到隔离区域下方的半导体衬底的主体部分中；以及用电介质材料填充开口以形成切割鳍隔离区域。在实施例中，刻蚀穿过隔离区域的第一部分以露出半导体衬底的主体部分。在实施例中，当刻蚀隔离区域的第一部分时，刻蚀隔离区域的第二部分，并且隔离区域的第二部分在包括第一半导体鳍和第二半导体鳍二者的组合区域的相对侧上。在实施例中，刻蚀第一半导体鳍、第二半导体鳍和隔离区域的第一部分包括：执行第一刻蚀步骤以凹陷隔离区域的第一部分；执行第二刻蚀步骤以刻蚀第一半导体鳍和第二半导体鳍；并执行第三刻蚀步骤以完全移除隔离区域的第一部分。在实施例中，在第一刻蚀步骤中，第一半导体鳍和第二半导体鳍基本上未被刻蚀，并且在第二刻蚀步骤中，隔离区域的第一部分的剩余部分基本上未被刻蚀。在实施例中，该方法还包括形成切割金属隔离区域以将栅极堆叠切割成第一部分和第二部分，其中，切割金属隔离区域的侧壁暴露于开口。在实施例中，与切割金属隔离区域接触的切割鳍隔离区域的部分具有高于切割金属隔离区域的底表面的底表面。
根据本公开的一些实施例，一种方法包括：形成彼此平行并且突出高于隔离区域的顶表面的第一半导体鳍和第二半导体鳍，其中，隔离区域延伸到半导体衬底中，并且隔离区域包括底表面；形成跨第一半导体鳍和第二半导体鳍上方的栅极堆叠；以及用切割鳍隔离区替换栅极堆叠的一部分，其中，切割鳍隔离区域还包括穿过第一半导体鳍和第二半导体鳍的部分，并且切割鳍隔离区域延伸低于隔离区域的底表面。在实施例中，切割鳍隔离区域的整个底表面低于隔离区域的底表面。在实施例中，形成切割鳍隔离区域包括：刻蚀栅极堆叠的一部分以形成开口，其中，第一半导体鳍的一部分、第二半导体鳍的一部分、以及隔离区域的第一部分暴露于开口，并且隔离区域的第一部分在第一半导体鳍和第二半导体鳍之间；刻蚀第一半导体鳍的该部分、第二半导体鳍的该部分以及隔离区域的第一部分，以将开口延伸到隔离区域下方的半导体衬底的主体部分中；并且用电介质材料填充开口以形成切割鳍隔离区域。在实施例中，当刻蚀隔离区域的第一部分时，还刻蚀隔离区域的第二部分，并且隔离区域的第二部分在包括第一半导体鳍和第二半导体鳍二者的组合区域的相对侧上。在实施例中，用电介质材料填充开口包括形成接触半导体衬底的主体部分的氧化硅区域。在实施例中，该方法还包括形成第一切割金属隔离区域和第二切割金属隔离区域，各自将栅极堆叠切割成两个部分，其中，切割鳍隔离区域的第一侧壁和第二侧壁接触第一切割金属隔离区和第二切割金属隔离区的侧壁。在实施例中，形成栅极堆叠包括形成金属栅极堆叠。在实施例中，栅极堆叠在两个栅极间隔件之间，并且切割鳍隔离区域被形成在两个栅极间隔件之间。
根据本公开的一些实施例，一种器件包括：第一半导体鳍和第二半导体鳍，该第一半导体鳍和第二半导体鳍彼此平行并且突出高于隔离区域的顶表面；第一栅极堆叠和第二栅极堆叠，该第一栅极堆叠和第二栅极堆跨第一半导体鳍和第二半导体鳍上方；第一切割金属隔离区域和第二切割金属隔离区域，该第一切割金属隔离区域和第二切割金属隔离区域平行于第一半导体鳍和第二半导体鳍，其中，第一半导体鳍和第二半导体鳍在第一切割金属隔离区域和第二切割金属隔离区域之间，并且第一切割金属隔离区域和第二切割金属隔离区域都穿过第一栅极堆叠和第二栅极堆叠；以及切割鳍隔离区域，该切割鳍隔离区域在第一栅极堆叠和第二栅极堆叠之间，其中，切割鳍隔离区域具有接触第一切割金属隔离区域的第一端和接触第二切割金属隔离区域的第二端，并且第一半导体鳍和第二半导体鳍之间的隔离区域的一部分被切割鳍隔离区域贯穿。在实施例中，切割鳍隔离区域的整个底表面低于隔离区域的底表面。在实施例中，与第一半导体鳍接触的切割鳍隔离区域的部分由氧化硅形成。在实施例中，切割鳍隔离区域的底表面包括：第一部分，在器件的顶视图中与第一半导体鳍的部分对准；第二部分，在器件的顶视图中与第二半导体鳍的附加部分对准；以及第三部分，将第一部分连接到底表面的第二部分，其中，第三部分高于第一部分和第二部分。在实施例中，隔离区域包括：氮化硅衬垫；以及氧化硅区域，该氧化硅区域在氮化硅衬垫的底部部分上方并接触氮化硅衬垫的底部部分。
上文概述了一些实施例的特征，以使本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应理解，他们可以容易地使用本公开作为基础来设计或修改其他工艺和结构，以实施与本文所介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应当意识到，这些等同构造并不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下进行各种改动、替代和变更。
示例1是一种用于半导体工艺的方法，包括：形成彼此平行并且突出高于隔离区域的顶表面的第一半导体鳍和第二半导体鳍，其中，所述隔离区域包括：第一部分，所述第一部分在所述第一半导体鳍和所述第二半导体鳍之间；形成跨所述第一半导体鳍和所述第二半导体鳍上方的栅极堆叠；刻蚀所述栅极堆叠的第一部分以形成开口，其中，所述隔离区域的所述第一部分、所述第一半导体鳍和所述第二半导体鳍暴露于所述开口；刻蚀所述第一半导体鳍、所述第二半导体鳍和所述隔离区域的所述第一部分，以将所述开口延伸到所述隔离区域下方的半导体衬底的主体部分中；以及用电介质材料填充所述开口以形成切割鳍隔离区域。
示例2是示例1所述的方法，其中，刻蚀穿过所述隔离区域的所述第一部分以露出所述半导体衬底的主体部分。
示例3是示例1所述的方法，其中，当刻蚀所述隔离区域的所述第一部分时，刻蚀所述隔离区域的第二部分，并且所述隔离区域的所述第二部分在包括所述第一半导体鳍和所述第二半导体鳍二者的组合区域的相反两侧上。
示例4是示例1所述的方法，其中，刻蚀所述第一半导体鳍、所述第二半导体鳍和所述隔离区域的所述第一部分包括：执行第一刻蚀步骤以凹陷所述隔离区域的所述第一部分；执行第二刻蚀步骤以刻蚀所述第一半导体鳍和所述第二半导体鳍；并且执行第三刻蚀步骤以完全移除所述隔离区域的所述第一部分。
示例5是示例4所述的方法，其中，在所述第一刻蚀步骤中，所述第一半导体鳍和所述第二半导体鳍基本上未被刻蚀，并且在所述第二刻蚀步骤中，所述隔离区域的所述第一部分的剩余部分基本上未被刻蚀。
示例6是示例1所述的方法，还包括形成切割金属隔离区域以将所述栅极堆叠切割成所述第一部分和第二部分，其中，所述切割金属隔离区域的侧壁暴露于所述开口。
示例7是示例6所述的方法，其中，与所述切割金属隔离区域接触的所述切割鳍隔离区域的部分具有的底表面高于所述切割金属隔离区域的底表面。
示例8是一种用于半导体工艺的方法，包括：形成彼此平行并且突出高于隔离区域的顶表面的第一半导体鳍和第二半导体鳍，其中，所述隔离区域延伸到半导体衬底中，并且所述隔离区域包括底表面；形成跨所述第一半导体鳍和所述第二半导体鳍上方的栅极堆叠；以及用附加隔离区替换所述栅极堆叠的一部分，其中，所述附加隔离区域还包括穿过所述第一半导体鳍和所述第二半导体鳍的部分，并且所述附加隔离区域延伸低于所述隔离区域的底表面。
示例9是示例8所述的方法，其中，所述附加隔离区域的整个底表面低于所述隔离区域的所述底表面。
示例10是示例8所述的方法，其中，形成所述附加隔离区域包括：刻蚀所述栅极堆叠的一部分以形成开口，其中，所述第一半导体鳍的一部分、所述第二半导体鳍的一部分、以及所述隔离区域的第一部分暴露于所述开口，并且所述隔离区域的所述第一部分在所述第一半导体鳍和所述第二半导体鳍之间；刻蚀所述第一半导体鳍的所述部分、所述第二半导体鳍的所述部分以及所述隔离区域的所述第一部分，以将所述开口延伸到所述隔离区域下方的半导体衬底的主体部分中；并且用电介质材料填充所述开口以形成所述附加隔离区域。
示例11是示例10所述的方法，其中，当刻蚀所述隔离区域的所述第一部分时，还刻蚀所述隔离区域的第二部分，并且所述隔离区域的所述第二部分在包括所述第一半导体鳍和所述第二半导体鳍二者的组合区域的相反两侧上。
示例12是示例10所述的方法，其中，用所述电介质材料填充所述开口包括形成接触所述半导体衬底的所述主体部分的氧化硅区域。
示例13是示例8所述的方法，还包括：形成第一切割金属隔离区域和第二切割金属隔离区域，所述第一切割金属隔离区域和所述第二切割金属隔离区域各自将所述栅极堆叠切割成两个部分，其中，所述附加隔离区域的第一侧壁和第二侧壁接触所述第一切割金属隔离区域和所述第二切割金属隔离区域的侧壁。
示例14是示例8所述的方法，其中，形成所述栅极堆叠包括形成金属栅极堆叠。
示例15是示例8所述的方法，其中，所述栅极堆叠在两个栅极间隔件之间，并且所述附加隔离区域被形成在所述两个栅极间隔件之间。
示例16是一种半导体器件，包括：第一半导体鳍和第二半导体鳍，所述第一半导体鳍和所述第二半导体鳍彼此平行并且突出高于浅沟槽隔离(STI)区域的顶表面；第一栅极堆叠和第二栅极堆叠，所述第一栅极堆叠和所述第二栅极堆跨所述第一半导体鳍和所述第二半导体鳍上方；第一隔离区域和第二隔离区域，所述第一隔离区域和所述第二隔离区域平行于所述第一半导体鳍和所述第二半导体鳍，其中，所述第一半导体鳍和所述第二半导体鳍在所述第一隔离区域和所述第二隔离区域之间，并且所述第一隔离区域和所述第二隔离区域都穿过所述第一栅极堆叠和所述第二栅极堆叠；以及第三隔离区域，所述第三隔离区域在所述第一栅极堆叠和所述第二栅极堆叠之间，其中，所述第三隔离区域具有接触所述第一隔离区域的第一端和接触所述第二隔离区域的第二端，并且所述第一半导体鳍和所述第二半导体鳍之间的所述STI区域的一部分被所述第三隔离区域贯穿。
示例17是示例16所述的器件，其中，所述第三隔离区域的整个底表面低于所述STI区域的底表面。
示例18是示例16所述的器件，其中，与所述第一半导体鳍接触的所述第三隔离区域的部分由氧化硅形成。
示例19是示例16所述的器件，其中，所述第三隔离区域的底表面包括：第一部分，所述第一部分在所述器件的顶视图中与所述第一半导体鳍的部分对准；第二部分，所述第二部分在所述器件的所述顶视图中与第所述二半导体鳍的附加部分对准；以及第三部分，所述第三部分将所述第一部分连接到所述底表面的所述第二部分，其中，所述第三部分高于所述第一部分和所述第二部分。
示例20是示例16所述的器件，其中，所述STI区域包括：氮化硅衬垫；以及氧化硅区域，所述氧化硅区域在所述氮化硅衬垫的底部部分上方并接触所述氮化硅衬垫的所述底部部分。

Claims (18)

1.一种用于半导体工艺的方法，包括：
形成彼此平行并且突出高于隔离区域的顶表面的第一半导体鳍和第二半导体鳍，其中，所述隔离区域包括：
第一部分，所述第一部分在所述第一半导体鳍和所述第二半导体鳍之间；
形成跨所述第一半导体鳍和所述第二半导体鳍上方的栅极堆叠；
刻蚀所述栅极堆叠的第一部分以形成开口，其中，所述隔离区域的所述第一部分、所述第一半导体鳍和所述第二半导体鳍暴露于所述开口；
刻蚀所述第一半导体鳍、所述第二半导体鳍和所述隔离区域的所述第一部分，以将所述开口延伸到所述隔离区域下方的半导体衬底的主体部分中；以及
用电介质材料填充所述开口以形成切割鳍隔离区域，
其中，所述方法还包括：形成切割金属隔离区域以将所述栅极堆叠切割成所述第一部分和第二部分，其中，所述切割金属隔离区域的侧壁暴露于所述开口。
2.根据权利要求1所述的方法，其中，刻蚀穿过所述隔离区域的所述第一部分以露出所述半导体衬底的主体部分。
3.根据权利要求1所述的方法，其中，当刻蚀所述隔离区域的所述第一部分时，刻蚀所述隔离区域的第二部分，并且所述隔离区域的所述第二部分在包括所述第一半导体鳍和所述第二半导体鳍二者的组合区域的相反两侧上。
4.根据权利要求1所述的方法，其中，刻蚀所述第一半导体鳍、所述第二半导体鳍和所述隔离区域的所述第一部分包括：
执行第一刻蚀步骤以凹陷所述隔离区域的所述第一部分；
执行第二刻蚀步骤以刻蚀所述第一半导体鳍和所述第二半导体鳍；并且
执行第三刻蚀步骤以完全移除所述隔离区域的所述第一部分。
5.根据权利要求4所述的方法，其中，在所述第一刻蚀步骤中，所述第一半导体鳍和所述第二半导体鳍未被刻蚀，并且在所述第二刻蚀步骤中，所述隔离区域的所述第一部分的剩余部分未被刻蚀。
6.根据权利要求1所述的方法，其中，与所述切割金属隔离区域接触的所述切割鳍隔离区域的部分具有的底表面高于所述切割金属隔离区域的底表面。
7.一种用于半导体工艺的方法，包括：
形成彼此平行并且突出高于隔离区域的顶表面的第一半导体鳍和第二半导体鳍，其中，所述隔离区域延伸到半导体衬底中，并且所述隔离区域包括底表面；
形成跨所述第一半导体鳍和所述第二半导体鳍上方的栅极堆叠；以及
用附加隔离区域替换所述栅极堆叠的一部分，其中，所述附加隔离区域还包括穿过所述第一半导体鳍和所述第二半导体鳍的部分，并且所述附加隔离区域延伸低于所述隔离区域的底表面，
其中，所述方法还包括：形成第一切割金属隔离区域和第二切割金属隔离区域，所述第一切割金属隔离区域和所述第二切割金属隔离区域各自将所述栅极堆叠切割成两个部分，其中，所述附加隔离区域的第一侧壁和第二侧壁接触所述第一切割金属隔离区和所述第二切割金属隔离区的侧壁。
8.根据权利要求7所述的方法，其中，所述附加隔离区域的整个底表面低于所述隔离区域的所述底表面。
9.根据权利要求7所述的方法，其中，形成所述附加隔离区域包括：
刻蚀所述栅极堆叠的一部分以形成开口，其中，所述第一半导体鳍的一部分、所述第二半导体鳍的一部分、以及所述隔离区域的第一部分暴露于所述开口，并且所述隔离区域的所述第一部分在所述第一半导体鳍和所述第二半导体鳍之间；
刻蚀所述第一半导体鳍的所述部分、所述第二半导体鳍的所述部分以及所述隔离区域的所述第一部分，以将所述开口延伸到所述隔离区域下方的半导体衬底的主体部分中；并且
用电介质材料填充所述开口以形成所述附加隔离区域。
10.根据权利要求9所述的方法，其中，当刻蚀所述隔离区域的所述第一部分时，还刻蚀所述隔离区域的第二部分，并且所述隔离区域的所述第二部分在包括所述第一半导体鳍和所述第二半导体鳍二者的组合区域的相对侧上。
11.根据权利要求9所述的方法，其中，用所述电介质材料填充所述开口包括形成接触所述半导体衬底的所述主体部分的氧化硅区域。
12.根据权利要求7所述的方法，其中，形成所述栅极堆叠包括形成金属栅极堆叠。
13.根据权利要求7所述的方法，其中，所述栅极堆叠在两个栅极间隔件之间，并且所述附加隔离区域被形成在所述两个栅极间隔件之间。
14.一种半导体器件，包括：
第一半导体鳍和第二半导体鳍，所述第一半导体鳍和所述第二半导体鳍彼此平行并且突出高于浅沟槽隔离STI区域的顶表面；
第一栅极堆叠和第二栅极堆叠，所述第一栅极堆叠和所述第二栅极堆跨所述第一半导体鳍和所述第二半导体鳍上方；
第一隔离区域和第二隔离区域，所述第一隔离区域和所述第二隔离区域平行于所述第一半导体鳍和所述第二半导体鳍，其中，所述第一半导体鳍和所述第二半导体鳍在所述第一隔离区域和所述第二隔离区域之间，并且所述第一隔离区域和所述第二隔离区域都穿过所述第一栅极堆叠和所述第二栅极堆叠；以及
第三隔离区域，所述第三隔离区域在所述第一栅极堆叠和所述第二栅极堆叠之间，其中，所述第三隔离区域具有接触所述第一隔离区域的第一端和接触所述第二隔离区域的第二端，并且所述第一半导体鳍和所述第二半导体鳍之间的所述STI区域的一部分被所述第三隔离区域贯穿。
15.根据权利要求14所述的器件，其中，所述第三隔离区域的整个底表面低于所述STI区域的底表面。
16.根据权利要求14所述的器件，其中，与所述第一半导体鳍接触的所述第三隔离区域的部分由氧化硅形成。
17.根据权利要求14所述的器件，其中，所述第三隔离区域的底表面包括：
第一部分，所述第一部分在所述器件的顶视图中与所述第一半导体鳍的部分对准；
第二部分，所述第二部分在所述器件的所述顶视图中与第所述二半导体鳍的附加部分对准；以及
第三部分，所述第三部分将所述第一部分连接到所述底表面的所述第二部分，其中，所述第三部分高于所述第一部分和所述第二部分。
18.根据权利要求14所述的器件，其中，所述STI区域包括：
氮化硅衬垫；以及
氧化硅区域，所述氧化硅区域在所述氮化硅衬垫的底部部分上方并接触所述氮化硅衬垫的所述底部部分。
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