JP5152139B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、トレンチ内にエピタキシャル成長膜を埋め込むことで形成される半導体装置及びその製造方法に関するものである。
半導体装置の製造方法において、半導体基板にトレンチを形成した後、このトレンチ内にエピタキシャル成長膜を形成する方法がある。
例えば、表面がＳｉ｛１００｝面であるシリコン基板を用いて、４つの側面がＳｉ｛１１０｝面で、底面がＳｉ｛１００｝面であるトレンチを形成した後、このトレンチ内にエピタキシャル成長膜を形成する。これにより、半導体基板中に半導体層を形成することができる。
具体的には、トレンチの４つの側面を、それぞれＳｉ（０１１）面、Ｓｉ（０−１−１）面、Ｓｉ（０１−１）面、Ｓｉ（０−１１）面とすることができる。この場合、４つの側面同士は、結晶学的に等価であるが、側面と底面とは異なる結晶面である。
他の例として、基板面方位をＳｉ｛１１０｝面とし、ＫＯＨ等による異方性のウェットエッチングを用いることにより、４つの側面がＳｉ｛１１１｝面であり、底面がＳｉ｛１１０｝面であるトレンチを形成し、このトレンチ内にエピタキシャル成長膜を形成することもできる（例えば特許文献１参照）。
なお、ウェットエッチングによりトレンチを形成する場合、基板面方位によるエッチングレート差を利用するため、用いる基板及びトレンチの面方位が限定される。したがって、基板面方位がＳｉ｛１１０｝面である基板を用いたときでは、必然的に、形成されるトレンチの側面はＳｉ｛１１１｝面、底面はＳｉ｛１１０｝面となる。
このようなトレンチ内へのエピタキシャル成長膜の埋め込み技術は、例えば、基板の深さ方向をチャネル幅方向とするチャネル領域を有し、電流を主に半導体基板表面と平行な方向に流す、いわゆる３次元構造ＭＯＳ（例えば特許文献２参照）やＰ／Ｎコラム層を内包するスーパージャンクションＭＯＳ（例えば特許文献３参照）を有する半導体装置の製造方法に適用可能である。
ところで、いわゆる３次元構造ＭＯＳやスーパージャンクションＭＯＳ等を有する半導体装置においては、トレンチ内にゲート酸化膜を介してゲート電極が形成されたトレンチゲートを有するものがある。
トレンチゲート用のトレンチを形成する場合、例えば、表面がＳｉ｛１００｝面である基板を用いたときでは、上記したエピタキシャル成長膜が埋め込まれるトレンチと同様に、４つの側面がＳｉ｛１１０｝面であり、底面がＳｉ｛１００｝面であるトレンチゲート用のトレンチを形成することができる。
一方、表面がＳｉ｛１１０｝面である基板を用いたとき、上記したエピタキシャル成長膜が埋め込まれるトレンチと同様に、トレンチゲート用のトレンチを形成する上でも、異方性のウェットエッチングを用いてトレンチを形成することができる（例えば特許文献１参照）。この場合、トレンチゲート用トレンチも４つの側面がＳｉ｛１１１｝面、底面がＳｉ｛１１０｝面となる。
なお、結晶学的面方位を示す場合、本来ならば所望の数字の上にバー（−）を付すべきであるが、本明細書では、表現の制約上、所望の数字の前にバーを付して示している。また、｛｝は、通常の表記法通り、結晶学的に等価な面を表している。例えば、｛１００｝面は、（１００）面、（０１０）面、（００１）面、（−１００）面、（０−１０）面、（００−１）面を含む。
特開２００１−１６８３２７号公報 特開２００１−２７４３９８号公報 特開２００１−１２７２８９号公報
上記した従来技術において、課題が３つある。第１の課題は、上記したトレンチ内へのエピタキシャル成長膜の埋め込み技術において、エピタキシャル成長膜に発生する結晶性不良（結晶欠陥）を抑制することである。
この対策として、従来、エピタキシャル成長膜を形成する前に、トレンチ内壁表面にある結晶欠陥を除去する方法がある。トレンチ内壁表面に結晶欠陥が存在すると、この表面上に形成したエピタキシャル成長膜に結晶欠陥が発生してしまう。そこで、予め、トレンチ内壁表面の結晶欠陥を除去することで、エピタキシャル成長膜に結晶欠陥が発生するのを抑制する。
他の方法として、ドライエッチングでなく、ウェットエッチングによりトレンチを形成する方法もある。ウェットエッチングを用いた場合、ドライエッチングを用いた場合と比較して、トレンチの内壁に与えるダメージが小さいため、トレンチの内壁表面に発生する結晶欠陥は少ない。また、ドライエッチングを用いた場合と比較して、基板中に発生するダメージや反応生成物の残存が少ない。
これにより、ドライエッチングによりトレンチを形成する場合と比較して、トレンチ内に成膜するエピタキシャル成長膜に結晶欠陥が発生するのを抑制することができる。
本発明者らは、これらの方法以外でも結晶欠陥の抑制効果を有する方法を得るために、結晶欠陥の発生原因及びその抑制方法を鋭意検討した。その結果、従来では、トレンチ底面での結晶面と側壁面での結晶面とが異なっていることも、結晶欠陥の発生原因の１つであることがわかった。
トレンチ底面と側壁面との結晶面が異なっていると、底面と側壁面上とでは、エピタキシャル膜の成長速度に差が生じる。このため、エピタキシャル膜を形成したとき、エピタキシャル膜のうち、トレンチ下側のコーナー近辺の領域に応力が発生する。この応力が原因となって、結晶欠陥が発生するのである。
第２の課題は、トレンチゲートにおけるゲート酸化膜の耐圧を向上させることである。トレンチゲートを有する半導体装置を製造するとき、上記従来技術の欄にて説明したように、基板面方位をＳｉ｛１００｝面、トレンチゲート用のトレンチの４つの側面及び底面の面方位をそれぞれＳｉ｛１１０｝面及びＳｉ｛１００｝面とした場合、トレンチの内壁に熱酸化法によりゲート酸化膜を形成すると、ゲート酸化膜はトレンチの底面上での膜厚がトレンチの側面上での膜厚よりも小さくなる。
同様に、基板面方位をＳｉ｛１１０｝面、トレンチゲート用のトレンチの４つの側面及び底面の面方位をそれぞれＳｉ｛１１１｝面及びＳｉ｛１１０｝面とした場合も、ゲート酸化膜はトレンチの底面上での膜厚がトレンチの側面上での膜厚よりも小さくなる。
このようにトレンチ底面上でのゲート酸化膜の膜厚がトレンチ側面上での膜厚より小さい場合、ゲート酸化膜の耐圧の大きさは、トレンチ底面上でのゲート酸化膜の膜厚によって決定される。このため、ゲート酸化膜の耐圧を向上させるためには、トレンチ底面上での膜厚を大きくする必要がある。
しかし、デバイスを設計する上では、トレンチの側面をチャネルとして用いるため、トレンチの側面上でのゲート酸化膜の膜厚からデバイスの設計を行う。このため、トレンチゲート用のトレンチの側面及び底面の面方位を上記した面方位とした場合、トレンチの側面上でのゲート酸化膜の膜厚を変えることなく、単にトレンチの底面上におけるゲート酸化膜の膜厚のみを大きくすることは困難である。なお、ゲート酸化膜の膜厚は、ゲート酸化膜の耐圧向上の観点から、トレンチの底面上での膜厚がトレンチの側面上での膜厚と同等かそれよりも厚いことが望ましい。
第３の課題は、いわゆる３次元構造ＭＯＳやスーパージャンクションＭＯＳ等のパワーデバイスにて、チップサイズを従来よりも大きくすることなく、チャネルを流れる電流を増加させることである。電流を増加させる方法としては、電流経路の断面積を大きくする方法が考えられる。しかし、この場合、チップサイズを増加させる必要があるため好ましくない。
本発明は上記点に鑑みて、基板に形成されたトレンチ内にエピタキシャル成長膜を成膜する際、エピタキシャル成長膜に結晶欠陥が発生するのを抑制することを第１の目的とする。
また、第１の目的に加えて、トレンチゲートを有する構造の半導体装置において、ゲート酸化膜の耐圧を従来よりも向上させることを第２の目的とする。
また、第１の目的に加えて若しくは第１、第２の目的に加えて、いわゆる３次元構造ＭＯＳにて、チップサイズを従来よりも大きくすることなく、チャネルを流れる電流を増加させることを第３の目的とする。
上記目的を達成するため、請求項１に示すように、例えば、ソース領域を構成する半導体基板（１）にトレンチ（２）を形成し、そのトレンチ（２）内にベース領域（３）を形成することで、いわゆる３次元構造の半導体装置を製造する場合では、次のように行う。
すなわち、請求項１に記載の発明では、主表面（１ａ）がＳｉ｛１００｝面であり、ソース領域を構成する第１導電型の半導体基板（１）を用意し、半導体基板（１）の所定領域にて、主表面（１ａ）側から垂直方向に、底面（２ｃ）及び４つの側面のうち、少なくともトレンチ幅が長い方の向かい合う一対の側面（２ａ）がＳｉ｛１００｝面である第１のトレンチ（２）を形成する。
この第１のトレンチ（２）の内壁を覆うように、かつ、第１のトレンチの凹みが残るように、第２導電型のベース領域（３）を構成するベース形成用膜（１２）をエピタキシャル成長法により成膜する。
これにより、ベース領域（３）の形成時にて、エピタキシャル成長時の底面と側面上の成長速度の違いによって発生する応力を抑制することができる。この結果、結晶欠陥の発生を抑制して、ベース領域（３）を形成することができる。
また、請求項２に示すように、例えば、ドレイン領域を構成する半導体基板（１）にトレンチ（２）を形成し、このトレンチ（２）内にドリフト領域を形成することで、３次元構造の半導体装置を製造する場合では、次のように行う。
すなわち、請求項２に記載の発明では、主表面（１ａ）がＳｉ｛１００｝面であり、ドレイン領域を構成する第１導電型の半導体基板（１）を用意し、この半導体基板（１）の所定領域にて、主表面（１ａ）側から垂直方向に、底面（２ｃ ）及び４つの側面のうち、少なくともトレンチ幅が長い方の向かい合う一対の側面（２ａ）がＳｉ｛１００｝面である第１のトレンチ（２）を形成する。
この第１のトレンチ（２）の内壁を覆うように、かつ、第１のトレンチ（２）の凹みが残るように、第１導電型のドリフト領域（３１）を構成するドリフト形成用膜をエピタキシャル成長法により成膜する。
これにより、ドリフト領域（３１）の形成時にて、エピタキシャル成長時の底面と側面上の成長速度の違いによって発生する応力を抑制することができる。この結果、結晶欠陥の発生を抑制して、ドリフト領域（３１）を形成することができる。
また、請求項３に示すように、請求項１及び２の製造方法において、例えば、ドリフト領域（４、３１）にて、主表面から垂直方向に、底面及び４つの側面のうち、少なくともトレンチ幅が長い方の向かい合う一対の側面（２１ａ）がＳｉ｛１００｝面である第３のトレンチ（２１）を形成し、この第３のトレンチ（２１）内に、エピタキシャル成長法により、第２導電型のリサーフ層（２０）を形成することもできる。
これにより、リサーフ層（２０）の形成においても、エピタキシャル成長時の底面と側面上の成長速度の違いによって発生する応力を抑制することができる。この結果、結晶欠陥の発生を抑制して、リサーフ層（２０）を形成することができる。
また、請求項４に示すように、請求項１〜請求項３にて、第２のトレンチ（６）を形成する工程では、第２のトレンチ（６）の内壁がＳｉ｛１００｝面となるように第２のトレンチ（６）を形成することもできる。
これにより、第２のトレンチ（６）の側面がＳｉ｛１００｝面でない場合と比較して、ゲート電極がオンのときにベース領域（３、３２）に形成されるチャネル領域と、ゲート絶縁膜との界面準位を低くすることができ、チャネル領域におけるキャリアの移動度を向上させることができる。この結果、チップサイズを大きくすることなく、チャネル領域を流れる電流を増加させることができる。
また、第２のトレンチの側面及び底面の面方位を同じＳｉ｛１００｝面とすることから、第２のトレンチの内壁上に熱酸化によりゲート酸化膜を形成したとき、トレンチの底面上でのゲート酸化膜の膜厚と、トレンチの側面上でのゲート酸化膜の膜厚とを同じ大きさとすることができる。
これにより、トレンチの側面上でのゲート酸化膜の膜厚でチャネル構造を設計しても、上記従来技術の欄にて説明したように、トレンチゲート用の第２のトレンチの側面をＳｉ｛１１０｝面、底面をＳｉ｛１００｝面とした場合と比較して、トレンチの底面上におけるゲート酸化膜の膜厚を大きくすることができる。この結果、上記従来技術の欄にて説明した場合と比較して、ゲート酸化膜の耐圧を向上させることができる。
また、請求項５に示すように、請求項１〜請求項４に記載の第１のトレンチ（２）を形成する工程では、側面（２ａ、２ｂ）は全て、Ｓｉ｛１００｝面となるように第１のトレンチ（２）を形成することが好ましい。
また、請求項６に示すように、第１のトレンチ（２）を形成する工程では、例えば、半導体基板（１）として、位置合わせ用の切り欠き（１ｃ）がＳｉ｛１００｝面と平行に形成された半導体ウェハを用い、切り欠き（１ｃ）に対して、４つの側面のうち、トレンチ幅が長い方の向かい合う一対の側面（２ａ）が平行若しくは垂直となるように形成することができる。
これにより、トレンチ幅が長い方の向かい合う一対の側面（２ａ）がＳｉ｛１００｝面である第１のトレンチ（２）を形成することができる。
また、請求項６の代わりに、請求項７に示すように、例えば、半導体基板（１）として、位置合わせ用の切り欠き（１ｃ）がＳｉ｛１１０｝面と平行に形成された半導体ウェハを用い、切り欠き（１ｃ）に対して、トレンチ幅が長い方の向かい合う一対の側面（２ａ）が４５°の角度をなすように、第１のトレンチ（２）を形成することもできる。
また、請求項８に示すように、第１のトレンチ（２）を形成する工程では、例えば、異方性のドライエッチング工程により、第１のトレンチ（２）を形成することができる。
また、請求項９に記載の半導体装置では、主表面（１ａ）がＳｉ｛１００｝面であり、第１導電型のソース領域を構成する半導体基板（１）と、半導体基板のうち、主表面（１ａ）から垂直方向に延設され、底面及び４つの側面を有し、底面と側面のうち少なくとも主表面（１ａ）と平行な方向の幅が長い方の一対の側面とがＳｉ｛１００｝面である第２導電型のベース領域（３）と、ベース領域（３）内に形成された第１導電型のドリフト領域（４）と、ドリフト領域内に形成されたドレイン領域（５）と、主表面（１ａ）から垂直方向に延設されていると共に、主表面（１ａ）と平行な方向において、ソース領域を構成する半導体基板（１）からベース領域（３）を貫通して、ドリフト領域（４）に達するように形成され、ベース領域（３）における側面がＳｉ｛１００｝面であるトレンチ（６）と、トレンチ（６）の表面に形成されたゲート絶縁膜（７）と、ゲート絶縁膜（７）の表面に形成されたゲート電極（８）とを備えていることを特徴としている。
このいわゆる３次元構造の半導体装置は、請求項１及び請求項４の製造方法により、製造される。
また、トレンチ（６）の側面のうち、ベース領域（３）における側面がＳｉ｛１００｝面であることから、トレンチ（６）の内壁がＳｉ｛１００｝面でない場合と比較して、ゲート電極がオンのときにベース領域（３）に形成されるチャネル領域と、ゲート絶縁膜との界面準位密度を低くすることができる。この結果、チャネル領域におけるキャリアの移動度を向上させることができる。
請求項１０に記載の発明では、主表面（１ａ）がＳｉ｛１００｝面であり、第１導電型のドレイン領域を構成する半導体基板（１）と、半導体基板（１）のうち主表面（１ａ）から主表面（１ａ）の垂直方向に延設され、底面及び４つの側面を有し、底面と、側面のうち少なくとも基板表面と平行な方向の幅が長い方の一対の側面とがＳｉ｛１００｝面であり、半導体基板（１）よりも低濃度な第１導電型のドリフト領域（３１）と、ドリフト領域内に形成された第２導電型のベース領域（３２）と、ベース領域内に形成された第１導電型のソース領域（３３）と、主表面（１ａ）側から掘られ、主表面（１ａ）と平行を成す一方向において、ソース領域（３３）からベース領域（３２）を貫通するように形成され、ベース領域（３３）における側面がＳｉ｛１００｝面であるトレンチ（６）と、トレンチ（６）の表面に形成されたゲート絶縁膜（７）と、ゲート絶縁膜の表面に形成されたゲート電極（８）とを備えていることを特徴としている。
この半導体装置は、請求項２及び請求項４の製造方法により製造される。
また、トレンチ（６）の側面のうち、ベース領域（３２）における側面がＳｉ｛１００｝面であることから、トレンチ（６）の内壁がＳｉ｛１００｝面でない場合と比較して、ゲート電極がオンのときにベース領域（３２）に形成されるチャネル領域と、ゲート絶縁膜との界面準位密度を低くすることができる。この結果、チャネル領域におけるキャリアの移動度を向上させることができる。
また、請求項１１に示すように、ドリフト領域（４、３１）には、主表面（１ａ）から垂直方向に延設され、底面及び４つの側面を有し、底面と側面のうち少なくとも、主表面（１ａ）と平行な方向の幅が長い方の側面がＳｉ｛１００｝面である第２導電型のリサーフ層（２０）を備える構造とすることもできる。
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
本発明の第１実施形態における第１の例としての３次元パワーＭＯＳＦＥＴの平面構造を示す図である。 図１中における領域Ａの斜視断面図である。 第１実施形態における第１の例としての３次元パワーＭＯＳＦＥＴの製造工程を示す図である。 半導体ウェハにエピ用トレンチ２を形成したときの平面図である。 半導体ウェハにエピ用トレンチ２を形成したときの平面図である。 従来の製造方法でトレンチ内にエピタキシャル膜を形成したときのエピタキシャル膜の断面を、走査型電子顕微鏡にて観察したときの様子を簡略化して示す図である。 本実施形態の製造方法でトレンチ内にエピタキシャル膜を形成したときのエピタキシャル膜の断面を、走査型電子顕微鏡にて観察したときの様子を簡略化して示す図である。 第１実施形態における第２の例としての３次元パワーＭＯＳＦＥＴの平面図である。 図８中の領域Ｃにおける斜視断面図である。 第１実施形態における第３の例としての３次元パワーＭＯＳＦＥＴの平面図である。 図１０中の領域Ｄにおける斜視断面図である。 第１実施形態の第４の例としての３次元パワーＭＯＳＦＥＴの平面図である。 図１２中の領域Ｅの斜視断面図である。 第２実施形態におけるスーパージャンクション構造のパワーＭＯＳＦＥＴの平面図である。 図１４中のＦ−Ｆ’断面図である。 第２実施形態におけるスーパージャンクション構造のパワーＭＯＳＦＥＴの製造工程を示す図である。 図１６に続くスーパージャンクション構造のパワーＭＯＳＦＥＴの製造工程を示す図である。 図１７に続くスーパージャンクション構造のパワーＭＯＳＦＥＴの製造工程を示す図である。 図１８に続くスーパージャンクション構造のパワーＭＯＳＦＥＴの製造工程を示す図である。 第２実施形態の第２の例におけるスーパージャンクション構造のパワーＭＯＳＦＥＴの平面図である。 （ａ）、（ｂ）はそれぞれ第３実施形態におけるスーパージャンクション構造のパワーＭＯＳＦＥＴのｐ／ｎコラムの平面レイアウト、トレンチゲートの平面レイアウトを示す図である。 第３実施形態におけるスーパージャンクション構造のパワーＭＯＳＦＥＴの斜視断面図である。 第３実施形態におけるスーパージャンクション構造のパワーＭＯＳＦＥＴの製造工程を示す断面図である。 図２３に続くパワーＭＯＳＦＥＴの製造工程を示す断面図である。 半導体ウェハのオリエンテーションフラットと、エピ用トレンチの面方位と、ゲート用のトレンチの面方位との位置関係を示す図である。 半導体ウェハのオリエンテーションフラットと、エピ用トレンチの面方位と、ゲート用のトレンチの面方位との位置関係を示す図である。 各実施形態におけるパワーＭＯＳＦＥＴのチャネル領域での電子移動度、界面準位、及びトレンチ側面上と底面上でのゲート酸化膜の膜厚の比較を示した図表である。 第４実施形態におけるスーパージャンクション構造のパワーＭＯＳＦＥＴの平面図である。
以下に説明する第１、第２実施形態が特許請求の範囲に記載した発明の実施形態であり、第３、第４実施形態は参考例である。
（第１実施形態）
図１に本実施形態における第１の例としての３次元構造パワーＭＯＳＦＥＴの平面図を示す。また、図２に図１中における領域Ａの斜視断面図を示す。このパワーＭＯＳＦＥＴは、図１中の幅Ｂが複数回繰り返された構造である。
本実施形態のパワーＭＯＳＦＥＴは、主表面１ａがＳｉ（１００）面であるｎ＋型基板１が用いられている。また、このｎ＋型基板１は、主表面１ａに対して反対面となる裏面１ｂを有している。なお、本実施形態では、このｎ＋型基板１が特許請求の範囲に記載の半導体基板に相当する。
ｎ＋型基板１は、ｎ型不純物であるＰ又はＡｓ又はＳｂが１×１０１８〜１×１０２０ｃｍ−３程度ドーピングされて構成され、基板１深さ方向及び基板平面方向にて、ほぼ均一な不純物濃度となっている。このｎ＋型基板１がｎ＋型ソース領域を構成している。
そして、図２に示すように、ｎ＋型基板１の主表面１ａから所定深さ、例えば１〜１００μｍまで第１のトレンチとしてのエピ用トレンチ２が形成されている。このエピ用トレンチ２は後に説明するがトレンチ内にエピタキシャル成長膜が形成される。本実施形態では、このエピ用トレンチ２は、図１に示すように、基板表面の上側から見ると開口形状が長方形であり、また、トレンチ幅が長い方の側面２ａと短い方の側面２ｂの両方がＳｉ｛１００｝面となっている。
具体的には、一対の長い方の側面２ａでは、１つの面がＳｉ（００１）面であり、この面に対向する面がＳｉ（００−１）面である。また、一対の短い方の側面２ｂでは、１つの面がＳｉ（０１０）面であり、この面に対向する面がＳｉ（０−１０）面である。
また、エピ用トレンチ２の底面２ｃは、基板表面１ａと平行な面であり、Ｓｉ（１００）面である。したがって、エピ用トレンチ２の内壁面は、全て、Ｓｉ｛１００｝面となっている。
また、このエピ用トレンチ２の内壁には、ｐ型不純物であるＢが１×１０１５〜１×１０１８ｃｍ−３程度ドーピングされ、エピ用トレンチ２の内壁上での厚さが０．１〜５μｍ程度とされたｐ型ベース領域（ｐ型ウェル層）３が形成されている。このｐ型ベース領域３の不純物濃度は基板深さ方向にも基板平面方向にもほぼ均一となっている。
このｐ型ベース領域３の底面３ｃ及び側面３ａは、これらの面が接しているエピ用トレンチ２の底面２ｃ及び側面２ａと同一の結晶面となっており、すなわち、Ｓｉ｛１００｝面となっている。また、このようにエピ用トレンチ２内に形成されたｐ型ベース領域３は、アスペクト比、つまり、基板表面と平行な方向の幅に対する深さ方向の比が１以上となっている。
通常、イオン注入などによる不純物を拡散させることで得られる不純物領域では、このアスペクト比は１よりも大きくなることはない。すなわち、このｐ型ベース領域３はトレンチ内に形成されているので、このアスペクト比が１以上となっている。なお、以下に示す各実施形態においても、同様のことが言える。
このｐ型ベース領域３の内壁には、ｎ型不純物であるＰ又はＡｓが１×１０１４〜１×１０１７ｃｍ−３程度ドーピングされて構成されたｎ−型ドリフト領域４が形成されている。このｎ−型ドリフト領域４の不純物濃度は基板深さ方向にも基板平面方向にもほぼ均一となっている。このｎ−型ドリフト領域４の厚さは、例えば耐圧確保に必要な程度に設定されている。
ｎ−型ドリフト領域４の内壁には、ｎ型不純物であるＰ又はＡｓが１×１０１８〜１×１０２０ｃｍ−３程度ドーピングされ、ｎ−型ドリフト領域４の内壁上での厚さが０．１〜５μｍ程度とされたｎ＋型ドレイン領域５が形成されている。このｎ＋型ドレイン領域５の不純物濃度は基板深さ方向にも基板平面方向にもほぼ均一となっている。
また、ｎ＋型基板１の主表面１ａから垂直に、つまり基板深さ方向に略平行に第２のトレンチとしてのゲート用トレンチ６が形成されている。このゲート用トレンチ６は、エピ用トレンチ２のうち、トレンチ幅が長い方の側面２ａと垂直な方向に延びており、ｎ＋型基板１からｐ型ベース領域３を貫通している。
そして、基板１の主表面において、ゲート用トレンチ６のうち、トレンチ幅の長い方の側面６ａは、Ｓｉ（０１０）面及びＳｉ（０−１０）面、すなわち、Ｓｉ｛１００｝面となっている。
このゲート用トレンチ６の表面にはゲート絶縁膜としてのゲート酸化膜７が形成されており、ゲート用トレンチ６の側面上でのゲート酸化膜７の膜厚と、ゲート用トレンチ６の底面上でのゲート酸化膜７の膜厚とは同じ大きさである。また、このゲート酸化膜７を介してゲート用トレンチ６の内部がゲート電極８で埋め込まれた構成となっている。
このような構成により、ｎ＋型基板１の主表面１ａと平行な一方向において、ｎ＋型ソース領域、ｐ型ベース領域３、ドリフト領域４、ｎ＋型ドレイン領域５が順に配列され、かつ、ｎ＋型基板１の主表面１ａと垂直な基板深さ方向において、ゲート用トレンチ６の深さとほぼ同等な深さまで、この配列をなすようになっている。
なお、ｐ型ベース領域３、ｎ−型ドリフト４、ｎ＋型ドレイン領域５それぞれの深さは、ゲート用トレンチ６の深さに相応して設定されており、ゲート用トレンチ６が深くされる程それに伴って深くなるように設定されている。
また、図１に示すように、ｎ＋型基板１の主表面１ａ上には、酸化膜を介して、ゲート電極８と電気的に接続されたゲート配線９がパターニングされている。また、ｎ＋型ドレイン領域５には、ドレインコンタクト領域１０が形成されており、図示していないが、ｎ＋型基板１の表面上には、層間絶縁膜を介してドレイン電極が備えられている。
このように構成されたパワーＭＯＳＦＥＴのゲート電極８に正電圧を印加すると、ｐ型ベース領域３のうちゲート用トレンチ６に隣接している部分全面において、ゲート酸化膜７の近傍に電子が誘起され、ｐ型ベース領域３の反転層からなるチャネル領域が形成される。すなわち、ゲート用トレンチ６の深さ方向をチャネル幅方向とするチャネル領域が形成される。これにより、ソース・ドレイン間において基板平面と平行な一方向にドレイン電流が流れる。
なお、本実施形態では、ゲート酸化膜７は、側面がＳｉ｛１００｝面であるゲート用トレンチ６上に形成されている。言い換えると、チャネル領域のうち、ゲート絶縁膜と接している面は、Ｓｉ｛１００｝面となっている。
したがって、チャネル領域とゲート絶縁膜との界面準位は、その面がＳｉ｛１００｝面でない構造のものと比較して、低くなっている。このため、チャネル領域におけるキャリアの移動度を向上させることができる。これにより、チャネル領域を流れる電流を増加させることができる。
続いて、このパワーＭＯＳＦＥＴの製造方法を説明する。図３に上記構成のパワーＭＯＳＦＥＴの製造工程を示す。
〔図３（ａ）に示す工程〕
まず、主表面１ａの面方位がＳｉ（１００）面の半導体ウェハを用意する。この半導体ウェハがｎ＋型ソース領域を構成するｎ＋型基板１である。そして、ｎ＋型基板１の上にシリコン酸化膜１１を熱酸化又はＣＶＤ法等によって形成する。そして、フォトリソグラフィ工程により、シリコン酸化膜１１のうちｐ型ベース領域３の形成予定領域をエッチングして開口させる。
〔図３（ｂ）に示す工程〕
次に、シリコン酸化膜１１をマスクとして、例えば１０〜１００μｍの深さのトレンチエッチングを行う。このとき、エッチングは、ドライエッチングにて行う。エッチングガスをプラズマ化させ、基板１にバイアスをかけることで、エッチングする。エッチングガスは、エッチング時にトレンチの側面を保護するためのガスとして、例えば、ＳＦ6を用い、トレンチの底面をエッチングするためのガスとして、例えば、ＣＦ4を用いる。
これにより、ｎ＋型基板１のうち、ｎ＋型ソース領域となる領域以外が除去され、エピ用トレンチ２が形成される。
ここで、図３（ａ）、（ｂ）に示す工程でのエピ用トレンチ２の面方位の選択方法を説明する。図４、図５に半導体ウェハ上でのエピ用トレンチ２の平面パターンを示す。例えば、図４に示すように、オリエンテーションフラット１ｃがＳｉ（００−１）面に形成されている場合、図中にて実線で示すように、オリエンテーションフラット１ｃと平行な方向にエピ用トレンチ２を形成する。
これにより、トレンチ幅が長い方の側面２ａは、Ｓｉ（００１）面及びＳｉ（００−１）面となる。なお、このオリエンテーションフラットが特許請求の範囲に記載されている位置合わせ用の切り欠きである。オリエンテーションフラットは、面方位を指定するためのマークであり、このマークはノッチであっても良い。
また、トレンチ幅の短い方の側面２ｂを、長い方の側面２ａと垂直な方向に形成する。これにより、トレンチ幅の短い方の側面２ｂはＳｉ（０１０）面及びＳｉ（０−１０）面となる。したがって、エピ用トレンチ２の側面は全てＳｉ｛１００｝面となっている。また、エピ用トレンチ２の底面を基板１の表面と平行とする。これにより、エピ用トレンチ２の底面もＳｉ｛１００｝面となる。
なお、エピ用トレンチ２の形成方法としては、上記の方法に限らず、例えば、図４中にて点線で示すように、オリエンテーションフラット１ｃと垂直な方向にエピ用トレンチ２を形成することもできる。このときのエピ用トレンチ２の側面も、それぞれ、実線に示すトレンチの側面と全て平行となっていることから、全てＳｉ｛１００｝面となる。
また、図５に示すように、オリエンテーションフラット１ｃがＳｉ（０−１−１）面に形成されている場合では、オリエンテーションフラット１ｃに対して４５°をなす方向にトレンチを形成すれば良い。
具体的には、図中にて実線で示すように、オリエンテーションフラット１ｃに対して、反時計回りの方向で４５°をなす方向にトレンチを形成する。言い換えると、オリエンテーションフラット１ｃとトレンチ幅が長い方の側面２ａとのなす角度が４５°となるように、トレンチ２を形成する。
また、図中にて点線で示すように、オリエンテーションフラット１ｃから、反時計回りの方向で１３５°をなす方向にトレンチを形成することもできる。言い換えると、オリエンテーションフラット１ｃに対して、トレンチ幅が長い方の側面２ａが反時計回りの方向の角度で１３５°をなすように、トレンチ２を形成する。なお、この場合でも、オリエンテーションフラット１ｃとトレンチ幅が長い方の側面２ａとのなす角度のうち、鋭角な方の角度は４５°となっている。
〔図３（ｃ）に示す工程〕
例えば、非酸窒化性雰囲気中にて、熱処理することで、エピ用トレンチ２の内壁を平坦化させる。その後、エピタキシャル成長法によって、エピ用トレンチ２の内壁面にベース領域形成用膜としてのｐ型膜１２を成膜する。このｐ型膜１２がｐ型ベース領域３に相当する。なお、非酸窒化性雰囲気中の熱処理に先立って、マスク酸化膜１１をＨＦ水溶液エッチング等により取り除いた後であっても、同様にエピタキシャル膜の形成が可能である。
このため、ｐ型膜１２は、Ｓｉ｛１００｝面方向にて形成される。なお、このとき、エピ用トレンチ２の凹みが残るように、ｐ型膜１２を形成する。エピ用トレンチ２内にて、ｐ型膜１２上にｎ−型ドリフト領域４を形成するためである。
さらに、ｐ型膜１２を覆うように、エピタキシャル成長法によって、ドリフト領域形成用膜としてのｎ−型膜１３を成膜する。このｎ−型膜１３がｎ−型ドリフト領域４に相当する。このため、ｎ−型ドリフト領域４も、Ｓｉ｛１００｝面方向にて形成される。なお、このときも、エピ用トレンチ２の凹みが残るように、ｎ−型膜１３を形成する。
〔図３（ｄ）に示す工程〕
次に、ｎ−型膜１３を覆うと共に、エピ用トレンチ２をすべて埋め込むように、ドレイン領域形成用膜としてのｎ＋型膜１４を、エピタキシャル成長法により成膜する。このｎ＋型膜１４はｎ＋型ドレイン領域５に相当する。このため、ｎ＋型ドレイン領域５も、Ｓｉ｛１００｝面方向にて形成される。そして、このとき、ｎ＋型膜１４の表面同士が接して、エピ用トレンチ２が完全に埋め込まれる。
〔図３（ｅ）に示す工程〕
続いて、基板表面側から平坦化のための研磨処理を行い、例えばシリコン酸化膜１１をエッチングストッパーとして、ｐ型膜１２、ｎ−型膜１３、及びｎ＋型膜１４を平坦化する。これにより、ｐ型ベース領域３、ｎ−型ドリフト領域４、ｎ＋型ドレイン領域５が形成される。
この後、製造工程については図示しないが、図１、２に示すように、選択的エッチングによって、基板表面１ａ側から基板表面１ａに対して垂直な方向に延びるように、かつ、開口形状が長方形であるゲート用トレンチ６を形成する。
このとき、基板表面１ａと平行な方向において、ｎ＋型ソース領域を構成する基板１からｐ型ベース領域３を貫通するように形成する。すなわち、ｐ型ベース領域３にチャネル領域が形成されるように、ゲート用トレンチ６を形成する。また、基板１主表面において、エピ用トレンチ２のうち、トレンチ幅が長い方の側面２ａと垂直な方向に、ゲート用トレンチ６を形成する。
これにより、図１に示すように、ゲート用トレンチ６の側面のうち、トレンチ幅が長い方の側面６ａを例えば、Ｓｉ（０１０）面及びＳｉ（０−１０）面、すなわち、Ｓｉ｛１００｝面とすることができる。言い換えると、ｐ型ベース領域３のうち、ゲート用トレンチ６が形成された面がＳｉ｛１００｝面となる。
続いて、例えば、熱酸化法により、ゲート用トレンチ６の内壁上にゲート酸化膜７を形成し、さらに、ゲート酸化膜６内をｎ＋型ポリシリコンで埋め込むことによりゲート電極８を形成する。
最後に、基板表面側にｎ＋型ドレイン領域５に接するドレイン電極と、基板裏面側にｎ＋型ソース領域に接するソース電極を形成したのち、ゲート電極８等と外部との電気的導通を図るための電気配線をパターニングし、さらに、基板表面側を保護膜で覆うことによって本実施形態におけるパワーＭＯＳＦＥＴが完成する。
本実施形態では、図３（ｂ）に示す工程にて、基板１に内壁面が全て、Ｓｉ｛１００｝面であるエピ用トレンチ２を形成している。このため、図３（ｃ）に示す工程で、エピ用トレンチ２の内壁上にエピタキシャル成長法によりｐ型ベース領域３を形成する際に、エピ用トレンチ２底面上と側壁面上とで同一の成長速度でエピタキシャル成長させることができる。
これにより、エピ用トレンチ２内にエピタキシャル成長膜の形成時において、トレンチ下側のコーナー近辺にてエピタキシャル成長膜に発生する応力を抑制することができる。このことから、結晶欠陥の発生を抑制し、良好な結晶性を有するｐ型ベース領域３を形成することができる。
また、従来では、表面がＳｉ｛１００｝面である半導体ウェハは、オリエンテーションフラットがＳｉ｛１１０｝面であった。そして、トレンチは、このオリエンテーションフラットに対して平行若しくは垂直な方向に形成されていたため、トレンチの側壁は、Ｓｉ｛１１０｝面であった。
一般的に、平らな基板表面上にエピタキシャル膜を形成する場合において、基板表面の結晶面がＳｉ｛１１０｝面やＳｉ｛１１１｝面の場合よりもＳｉ｛１００｝面のときの方が、結晶性が良いことが知られている。これは、Ｓｉ｛１００｝面は、Ｓｉ｛１１０｝面やＳｉ｛１１１｝面と比較して、その面におけるステップ密度が大きいため、その面上において、エピタキシャル成長時の結晶核の形成が容易に進むからである。このため、結晶欠陥の発生が少ない。
本実施形態では、Ｓｉ｛１００｝面上に、エピタキシャル膜を形成している。これらのことから、従来の製造方法と比較して、良好な結晶性のエピタキシャル膜を形成することができる。
また、本実施形態では、図３（ｃ）に示す工程にて、エピタキシャル成長により、ｐ型膜１２を形成する前に、エピ用トレンチ２の内壁を平坦化させている。これは、エピ用トレンチ２の内壁表面に存在する結晶欠陥を除去するためである。本発明は、このように、他の結晶欠陥の発生を抑制する方法と併用することもでき、これにより、結晶欠陥の発生をより抑制することができる。
このようにして、Ｓｉ｛１００｝面上にて、ｐ型ベース領域３が形成され、さらに、ｎ−型ドリフト領域４、ｎ＋型ドレイン領域５が順に、Ｓｉ｛１００｝面方向にて形成されるため、良好な結晶性を有するｐ型ベース領域３、ｎ−型ドリフト領域４、及びｎ＋型ドレイン領域５が形成される。
図６に従来の製造方法でトレンチ内にエピタキシャル膜を形成したときのエピタキシャル膜の断面を、走査型電子顕微鏡にて観察したときの様子を簡略化して示す。また、同様に、図７に本実施形態の場合での観察したときの様子を簡略化して示す。なお、これらの図は、エピタキシャル成長させた試料について、断面をフッ酸及び硝酸によるステンエッチを行い、結晶欠陥を顕在化させて観察したときの図である。
従来では、図６にて円で囲んで示すように、欠陥が発生しているのが確認できた。これに対して、本実施形態の場合では、図７に示すように、結晶欠陥は発生していなかった。このように、本発明者らは、本実施形態での製造方法によれば、結晶欠陥の発生が抑制できることを確認している。
また、本実施形態では、図３（ｅ）の工程の後、基板１の主表面において、エピ用トレンチ２のうち、トレンチ幅が長い方の側面２ａと垂直な方向にゲート用トレンチ６を形成している。トレンチ幅が長い方の側面２ａがＳｉ｛１００｝面であるため、ゲート用トレンチ６にて、トレンチ幅の長い方の側面６ａを容易にＳｉ｛１００｝面とすることができる。すなわち、チャネル領域のうち、ゲート絶縁膜と接している面をＳｉ｛１００｝面とすることができる。なお、この面を以下ではチャネル面と呼ぶ。
図２７にチャネル面をＳｉ｛１００｝面としたときの特性を示す。チャネル面をＳｉ｛１００｝面したときでは、チャネル領域とゲート絶縁膜との界面準位密度は２×１０１０ｃｍ−２となり、チャネル領域でのキャリア移動度（電子移動度）は６００ｃｍ２／Ｖ・ｓとなる。
本実施形態のようにチャネル面をＳｉ｛１００｝面とすることで、チャネル面がＳｉ｛１００｝面以外の場合と比較して、界面準位密度を低下させることができる。このため、チャネル領域でのキャリア損失を低減させることができる。言い換えると、キャリアの移動度を向上させることができる。したがって、オン状態において、チャネル領域を流れる電流を増加させることができ、ソース・ドレイン間により多くの電流を流すことができる。
また、ゲート用トレンチ６の側面６ａ、６ｂと、ゲート用トレンチ６の底面とを同じ面方位としていることから、熱酸化法によりゲート用トレンチ６の内壁上にゲート酸化膜７を形成したとき、ゲート用トレンチ６の側面上でのゲート酸化膜７の膜厚と、ゲート用トレンチ６の底面上でのゲート酸化膜７の膜厚とを同じ大きさとすることができる。
これにより、ゲート用トレンチ６の側面上でのゲート酸化膜７の膜厚からデバイスの設計をしても、上記従来技術の欄にて説明したように、基板面方位をＳｉ｛１００｝面、ゲート用のトレンチの側面及び底面の面方位をそれぞれＳｉ｛１１０｝面及びＳｉ｛１００｝面とした場合と比較して、ゲート用トレンチ６の底面上でのゲート酸化膜７の膜厚を大きくすることができる。したがって、ゲート酸化膜７の耐圧を向上させることができる。
なお、本実施形態では、基板表面がＳｉ（１００）面であり、エピ用トレンチ２の側面がＳｉ（００１）面、Ｓｉ（００−１）面、Ｓｉ（０１０）面、Ｓｉ（０−１０）面である場合を説明してきたが、これらの結晶面に限らず、Ｓｉ｛１００｝面であれば、他の結晶面とすることもできる。
また、エピ用トレンチ２の側面のうち、トレンチ幅が長い方の一対の側壁２ａのみがＳｉ｛１００｝面となるように形成しても良い。トレンチ幅が短い方の側壁２ｂは、トレンチ幅が長い方と比較して、この半導体装置内に形成されている面積はかなり小さい。このため、少なくとも、トレンチ幅が長い方の一対の側壁２ａがＳｉ｛１００｝面となるように、エピ用トレンチ２を形成しても、結晶欠陥を抑制する効果を有する。
図８に本実施形態における第２の例としての３次元パワーＭＯＳＦＥＴの平面図を示す。また、図９に図８中の領域Ｃにおける斜視断面図を示す。このパワーＭＯＳＦＥＴは、第１の例のパワーＭＯＳＦＥＴに対して、ｐ型リサーフ層２０を備えており、いわゆるスーパージャンクション構造となっている。
このｐ型リサーフ層２０は、ｎ−型ドリフト領域４内において主表面１ａ側から垂直方向に複数本離間して延設された構造、すなわちストライプ状の構造となっており、各ｐ型リサーフ層２０が電流の流れる方向と平行な方向に延設された構成となっている。言い換えると、ｎ−型ドリフト領域４とｐ型リサーフ層２０との互層構造となっており、このようにしてｐ／ｎコラム層が構成されている。なお、この他の構成については第１の例のパワーＭＯＳＦＥＴと同様であり、同様の部分には、第１の例と同一の符号を付している。
このパワーＭＯＳＦＥＴは、第１の例のパワーＭＯＳＦＥＴの製造工程に、このｐ型リサーフ層２０を形成する工程を追加することで形成される。
例えば、図２（ｅ）に示す工程の後、ドリフト領域に主表面１ａ側から垂直方向に複数本離間して、エピ用トレンチ２１を形成する。
このとき、平面構造において、エピ用トレンチ２のうち、トレンチ幅の長い方の側面２ａと垂直な方向にトレンチ２１を形成する。すなわち、トレンチ２１のうち、トレンチ幅が長い方の側面２１ａが、エピ用トレンチ２のトレンチ幅の長い方の側面２ａと垂直となり、トレンチ幅が短い方の側面２１ｂが、エピ用トレンチ２のトレンチ幅の長い方の側面２ａと平行となるようにトレンチ２１を形成する。
これにより、トレンチ２１の側面は、全て、Ｓｉ｛１００｝面となる。また、トレンチ２１の底面も基板表面１ａと平行に形成されるので、トレンチ２１の内壁は全て、Ｓｉ｛１００｝面となる。その後、このトレンチ２１内にエピタキシャル成長法により、ｐ型リサーフ層２０を形成する。その後、第１の例と同様に、トレンチゲートを形成する。
この第２の例では、ｐ型リサーフ層２０も、内壁面が全てＳｉ｛１００｝面であるトレンチ２１内壁上に形成される。このため、図１のパワーＭＯＳＦＥＴの場合における効果に加え、ｐ型リサーフ層２０の形成においても、トレンチ下側のコーナー部における応力を緩和することができる。また、Ｓｉ｛１００｝面上に形成されていることからも、このｐ型リサーフ層２０を良好な結晶性とすることができる。
次に、図１０に本実施形態における第３の例としての３次元パワーＭＯＳＦＥＴの平面図を示す。また、図１１に図１０中の領域Ｄにおける斜視断面図を示す。第１の例では、外側から内側に向かって、ソース領域１、ベース領域３、ドリフト領域４、ドレイン領域５が順に配置されていた。これに対して、このパワーＭＯＳＦＥＴは、第１の例とは反対に、外側から内側に向かって、ドレイン領域を構成するｎ＋型基板１、ｎ−型ドリフト領域３１、ｐ型ベース領域３２、ｎ＋型ソース領域３３が順に配置されている。
また、ｎ＋型基板１の主表面１ａから垂直に、つまり基板深さ方向に略平行にゲート用トレンチ６が形成されている。このゲート用トレンチ６は、ｎ＋型基板表面１ａと平行な方向と、ゲート用トレンチ６の深さ方向において、ｎ＋型ソース領域３３からｐ型ベース領域３２を貫通している。そして、このゲート用トレンチ６の内壁上には、ゲート絶縁膜７を介して、ゲート電極８が形成されている。
このパワーＭＯＳＦＥＴでは、基板表面１ａがＳｉ（１００）面であるｎ＋型基板１に形成されたエピ用トレンチ２の内壁上に、ｎ−型ドリフト領域３１が形成されている。なお、第１の例と同様に、このエピ用トレンチ２の底面２ｃ及び側壁２ａ、２ｂは全て、Ｓｉ｛１００｝面となっている。ｎ＋型ソース領域３３には、ソースコンタクト領域３４が形成されている。
また、トレンチゲートにおいても、第１の例と同様に、ベース領域３２のうち、ゲート絶縁膜７と接している面は、Ｓｉ｛１００｝面となっており、第１の例と同様の効果を有している。
次に、このパワーＭＯＳＦＥＴの製造工程を説明する。この例では、ｎ＋型基板１にエピ用トレンチ２を形成した後に、このエピ用トレンチ２内に各層を形成するが、この各層の形成する順序が、第１の例と異なっている。
まず、表面がＳｉ（１００）面であるｎ＋型基板１を用意する。その後、ｎ＋型基板１の主表面１ａから所定深さのエピ用トレンチ２を形成する。このとき、第１の例と同様に、底面２ｃと、トレンチ幅が長い方の側面２ａ及び短い方の側面２ｂとが、Ｓｉ｛１００｝面となるように形成する。
その後、エピ用トレンチ２の内壁上に、ｎ−型ドリフト領域３１、ｐ型ベース領域３２、ｎ＋型ソース領域３３を順に、エピタキシャル成長法により形成する。続いて、エピ用トレンチ２の側面のうち、トレンチ幅が長い方の側面２ａと垂直な方向と、基板の深さ方向とにおいて、ｎ＋型ソース領域３３からｐ型ベース領域３２を貫通して、第１の例と同様に、ゲート用トレンチ６を形成する。その後、ゲート絶縁膜７、ゲート電極８を形成する。また、ｎ＋型ソース領域３３に、ソースコンタクト領域３４を形成する。
このパワーＭＯＳＦＥＴの製造方法においても、第１の例と同様の効果を有する。
また、図１２に本実施形態の第４の例としての３次元パワーＭＯＳＦＥＴの平面図を示す。また、図１３に図１２中の領域Ｅの斜視断面図を示す。第３の例のパワーＭＯＳＦＥＴは、ソース領域３３を挟んで、対称的にゲート電極８が形成されていたが、このように、ゲート電極８がソース領域３３にて連続した構造とすることもできる。
そして、さらに、ドリフト層３１中にリサーフ層２０を備えた構造とすることもでき、第２の例と同様に、いわゆるスーパージャンクション構造とすることができる。このようなパワーＭＯＳＦＥＴにおいても、本発明を適用することができる。
（第２実施形態）
図１４に第２実施形態の第１の例におけるスーパージャンクション構造のパワーＭＯＳＦＥＴの平面図を示す。また、図１５に図１４中のＦ−Ｆ’断面図を示す。このパワーＭＯＳＦＥＴは、幅Ｇに示す範囲内の構造が一つの単位となっており、実際には、この単位構造が、複数回繰り返して形成されている。
このパワーＭＯＳＦＥＴは、半導体基板としてのｎ＋型基板４１と、ｐ／ｎコラム層５１と、第２半導体領域としてのｐ型ベース領域４４と、上部ｎ型シリコン領域４５と、ｎ＋型ソース領域４６と、ゲート電極４７とを備えている。なお、ｐ／ｎコラム層５１はｎ型ドリフト領域４２と、第１半導体領域としてのｐ型シリコン領域４３とにより構成されている。
ｎ＋型基板４１は、主表面がＳｉ（１００）面であり、上下方向の厚さは例えば２μｍである。また、このｎ＋型基板４１は、ｎ＋型ドレイン領域を構成している。なお、このｎ＋型基板４１が特許請求の範囲に記載の半導体基板に相当する。
ｎ型ドリフト領域４２は、ｎ＋型基板４１上に形成されており、ｎ＋型基板４１と同じ結晶面を有して形成されている。そして、不純物濃度は例えば２．８×１０１６ｃｍ−３であり、幅は例えば１μｍであり、厚さは例えば１０μｍである。なお、これらの数値は、所望の耐圧時にｎ型ドリフト領域４２を完全空乏化できる数値に選択されている。
そして、このｎ型ドリフト領域４２には、第１のトレンチとしてのエピ用トレンチ５０が形成されている。本実施形態では、このエピ用トレンチ５０は、図１４に示すように、開口形状が長方形であり、トレンチ幅が長い方の側面５０ａと短い方の側面５０ｂの両方がＳｉ｛１００｝面となっている。
具体的には、一対の長い方の側面５０ａは、１つの面がＳｉ（００１）面であり、この面に対向する面がＳｉ（００−１）面である。また、一対の短い方の側面５０ｂは、１つの面がＳｉ（０１０）面であり、この面に対向する面がＳｉ（０−１０）面である。
また、エピ用トレンチ５０の底面５０ｃは、ｎ＋型基板４１表面と平行な面であり、Ｓｉ（１００）面である。このように、エピ用トレンチ５０の内壁面は、全て、Ｓｉ｛１００｝面となっている。
そして、このエピ用トレンチ５０内に、ｐ型シリコン領域４３が形成されている。このｐ型シリコン領域４３の不純物濃度は例えば１×１０１６ｃｍ−３である。また、幅は例えば３μｍであり、厚さは例えば１０μｍである。ただし、後述する上部ｎ型シリコン領域４５に挟まれた領域の幅は例えば１μｍである。なお、これらの数値は、所望の耐圧時にｐ型シリコン領域４３を完全空乏化できる数値に選択されている。
また、このｐ型シリコン領域４３の底面４３ｃ及び側面４３ａ、４３ｂは、これらの面が接しているエピ用トレンチ５０の底面５０ｃ及び側面５０ａ、５０ｂと同一の結晶面、すなわちＳｉ｛１００｝面となっている。
このようにｎ型ドリフト領域４２とｐ型シリコン領域４３とは、キャリアの移動方向に直交する方向、すなわち、図１５では横方向に交互に配置されている。言い換えると、ｎ型ドリフト領域４２とｐ型シリコン領域４３は上記したエピ用トレンチ５０の側壁でもあるｐｎ接合部５０で接合している。
ｎ型ドリフト領域４２とｐ型シリコン領域４３の互層構造によって、ｐｎ接合部５０が横方向に断続的に形成されている。なお、ｎ型ドリフト領域４２とｐ型シリコン領域４３との接続面５０ａ、５０ｂのうち、この互層構造が構成されている方向と垂直な方向の接続面５０ａは、Ｓｉ｛１００｝面となっている。
これらのｎ型ドリフト領域４２とｐ型シリコン領域４３の互層構造によって、いわゆるスーパージャンクション構造５１が形成されている。
ｐ型ベース領域４４は、ｐ型シリコン領域４３上にて、ｐ型シリコン領域４３と直に接して形成されている。この不純物濃度は例えば５×１０１６ｃｍ−３であり、厚さは１．５μｍである。ｐ型ベース領域４４の表面には、厚さ０．５μｍのｐ＋型のベースコンタクト領域５２が形成されている。
上部ｎ型シリコン領域４５は、ｎ型ドリフト領域４２の上面と、ｐ型ベース領域４４の下面の間、ｎ型ドリフト領域４２と第２のトレンチとしてのゲート用トレンチ５３の底面５３ｃとの間に配置されている。なお、この上部ｎ型シリコン領域４５は、ｎ型ドリフト領域４２とｐ型ベース領域４４を繋ぐキャリア通路のほぼ全体を含む領域に配置されている。
本実施形態では、上部ｎ型シリコン領域４５の不純物濃度は、例えば１×１０１６ｃｍ−３となっており、ｎ型ドリフト領域４２と異なっている。なお、この上部ｎ型シリコン領域４５の不純物濃度をｎ型ドリフト領域４２と同様に、２．８×１０１６ｃｍ−３としても良い。
また、上部ｎ型シリコン領域４５は、ｐ型ベース領域４４とも接しており、さらにｐ型ベース領域４４のうち、ｎ型チャネルが形成される領域４４ａとも接している。上部ｎ型シリコン領域４５は、ｎ型ドリフト領域４２およびゲート用トレンチ５３より幅広である。
具体的な幅の一例は３μｍであり、厚さは１μｍである。上部ｎ型シリコン領域４５は、ｎ型ドリフト領域４２およびゲート用トレンチ５３よりも左右方向にほぼ同じ長さだけ幅広である。上部ｎ型シリコン領域４５は、ゲート用トレンチ５３の底面の２箇所のコーナー部５３ｄを覆っている。
ｎ＋型ソース領域４６は、ｐ型ベース領域４４の表面に接している。ｎ＋型ソース領域４６の厚さは０．５μｍである。
また、ゲート電極４７は、表面からベース領域４４を貫通するゲート用トレンチ５３の内壁上にゲート絶縁膜としてのゲート酸化膜５４を介して形成されている。
このゲート用トレンチ５３は、図１４に示すように、開口形状が長方形であり、ｎ基板１に形成されたエピ用トレンチ５０と平行に配置されている。すなわち、このゲート用トレンチ５３のトレンチ幅が長い方の側面５３ａは、エピ用トレンチ５０のトレンチ幅が長い方の側面５０ａと平行であり、Ｓｉ｛１００｝面となっている。また、ゲート用トレンチ５３の側面上でのゲート酸化膜５４ａの膜厚と、ゲート用トレンチ５３の底面上でのゲート酸化膜５４ｃの膜厚とは同じ大きさである。
なお、図１５に示す断面構造においては、例えば、ゲート電極４７の幅は１μｍであり、深さは２．５μｍである。ゲート酸化膜５４の幅は０．１μｍである。
次に、本実施形態のパワーＭＯＳＦＥＴの動作を説明する。図１５に示すｎ＋型ドレイン領域４１には正電圧が印加されており、ｎ＋型ソース領域４６とｐ＋型ベースコンタクト領域５２は接地されている。この状態でパワーＭＯＳＦＥＴをオンすると、すなわち、トレンチゲート電極４７に正電圧が印加されると、ｐ型ベース領域４４中の電子は領域４４ａに集まり、ｎ型チャネルが形成される。
これにより、ｎ＋型ソース領域４６から供給された電子は、ｎ型チャネル４４ａ、上部ｎ型シリコン領域４５、ｎ型ドリフト領域４２の順に流れ、ｎ＋型ドレイン領域４１に達する。
次に本実施形態における半導体装置の製造方法を説明する。図１６（ａ）〜（ｃ）、図１７（ａ）、（ｂ）、図１８（ａ）、（ｂ）、図１９に本実施形態における半導体装置の製造工程を示す。
〔図１６（ａ）に示す工程〕
まず、主表面がＳｉ（１００）面であり、ｎ＋型ドレイン領域を構成するｎ＋型基板４１を用意する。そして、このｎ＋型基板４１上に、エピタキシャル成長法によってｎ型ドリフト領域４２となるｎ型層４２を形成する。これにより、ｎ型層４２の表面はＳｉ（１００）面となる。
〔図１６（ｂ）に示す工程〕
次に、レジストをマスクにして、第１実施形態における図３（ｂ）、図４、図５に示す工程と同様にドライエッチングを行う。これにより、ｎ型ドリフト領域４２を貫通してｎ＋型ドレイン領域４１に達するエピ用トレンチ５０を形成する。このとき、トレンチ幅が長い方の側面５０ａ及び短い方の側面５０ｂの両方がＳｉ｛１００｝面となるように形成する。また、底面５０ｃもＳｉ｛１００｝面となるように形成する。
〔図１６（ｃ）に示す工程〕
続いて、エピタキシャル成長法によってエピ用トレンチ５０内にｐ型シリコン層６３を形成する。このとき、エピ用トレンチ５０の底面５０ｃ及び側面５０ａ、５０ｂは、全てＳｉ｛１００｝面であることから、ｐ型シリコン層６３を底面５０ｃ上と側面５０ａ、５０ｂ上にて同一の成長速度でエピタキシャル成長させることができる。
〔図１７（ａ）、（ｂ）に示す工程〕
その後、図１７（ａ）に示すように、ｎ型ドリフト領域４２の上面の高さまで、ｐ型シリコン層６３を例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により平坦化する。このようにして、ｐ／ｎコラム層５１を形成する。
次に、図１７（ｂ）に示すように、例えばエピタキシャル成長法によって厚さＡのｎ型層６５を成膜する。なお、このｎ型層６５の厚さＡは、後の工程にて形成予定の上部ｎ型シリコン領域４５の厚さと、ｐ型ベース領域４４の厚さを合計した厚さとする。
〔図１８（ａ）に示す工程〕
そして、ｎ型層６５のうち、ｐ型シリコン領域４３の上に配置された領域の中央付近に例えばイオン注入法によってｐ型の不純物を添加する。この結果、ｐ型接続領域５５が形成され、同時に、ｐ型接続領域５５によって区画された上部ｎ型シリコン領域４５が形成される。
また、上部ｎ型シリコン領域４５の上部の全体の領域に例えばイオン注入法によってｐ型の不純物を添加する。この結果、ｐ型ベース領域４４が形成される。なお、上記したイオン注入法では、イオン注入の速度やドーズ量等を、上部ｎ型シリコン領域４５およびｐ型接続領域５５の厚さがＣとなるように、また、ｐ型ベース領域４４の厚さがＢとなるように制御する。
〔図１８（ｂ）に示す工程〕
次に、ｐ型ベース領域４４のうち、ｎ型ドリフト領域４２の直上であって、上部ｎ型シリコン領域４５の中央付近の上方に、レジストをマスクにして、ドライエッチングによってｐ型ベース領域４４を貫通して上部ｎ型シリコン領域４５に達するゲート用トレンチ５３を形成する。
このとき、図１４に示すように、エピ用トレンチ５０と平行な方向に延びるようにゲート用トレンチ５３を形成する。すなわち、ゲート用トレンチ５３のトレンチ幅が長い方の側面５３ａとエピ用トレンチ５０のトレンチ幅が長い方の側面５０ａとが平行となるようする。
これにより、ゲート用トレンチ５３の側面のうち、トレンチ幅が長い方の側面５３ａをＳｉ｛１００｝面とすることができる。言い換えると、ｐ型ベース領域４４のうち、ゲート用トレンチ５３が形成された面をＳｉ｛１００｝面とすることができる。
なお、本実施形態では、図１８（ｂ）に示すように、ゲート用トレンチ５３の開口幅をｎ型ドリフト領域４２の横方向の幅よりも大きくしている。
〔図１９に示す工程〕
続いて、ゲート用トレンチ５３の側面上と底面上に、例えば熱酸化法により、シリコン酸化膜５４を形成する。その後、ゲート用トレンチ５３内に形成されたシリコン酸化膜５４上に例えばＣＶＤ法によってポリシリコンからなるゲート電極４７を成膜する。
最後に、図１５に示すように、ベース領域４４の表面に例えばヒ素やリン等をイオン注入してｎ＋型のソース領域４６を形成する。また、ベース領域４４の表面に例えばボロン等をイオン注入してｐ＋型のベースコンタクト領域５２を形成する。以上の工程により図１４、１５に示されるパワーＭＯＳＦＥＴが製造される。
本実施形態では、図１６（ｂ）に示す工程にて、内壁が全て、Ｓｉ｛１００｝面であるエピ用トレンチ５０を形成している。このため、図１６（ｃ）に示す工程で、エピ用トレンチ５０の内壁上にエピタキシャル成長法によりｐ型シリコン領域４３を形成する際、エピ用トレンチ５０の底面上と側面上にて、同一の成長速度でエピタキシャル成長させることができる。
これにより、ｐ型シリコン領域４３の形成において、第１実施形態と同様に、結晶欠陥の発生を抑制し、良好な結晶性のｐ型シリコン領域４３を形成することができる。
また、本実施形態においても、ゲート用トレンチ５３の側面５３ａ、５３ｂの面方位と、底面５３ｃの面方位を同じＳｉ｛１００｝面としていることから、熱酸化法でゲート酸化膜５４を形成したとき、ゲート用トレンチ５３の底面５３上でのゲート酸化膜５４ｃの膜厚と、ゲート用トレンチ５３の側面５３ａ、５３ｂ上でのゲート酸化膜５４ａの膜厚とを同じ大きさとすることができる。
これにより、ゲート用トレンチ５３の側面上でのゲート酸化膜５４ａの膜厚からデバイスの設計をしても、上記従来技術の欄にて説明したように、基板面方位をＳｉ｛１００｝面、ゲート用トレンチの４つの側面及び底面の面方位をそれぞれＳｉ｛１１０｝面及びＳｉ｛１００｝面とした場合と比較して、ゲート用トレンチ５３の底面上でのゲート酸化膜５４ｃの膜厚を大きくすることができる。したがって、ゲート酸化膜５４の耐圧を向上させることができる。
また、ゲート用トレンチ５３の側面をＳｉ｛１００｝、すなわち、チャネル面をＳｉ｛１００｝面としていることから、チャネル領域とゲート絶縁膜との界面準位密度や、電子移動度を、図２７に示すように、第１実施形態と同様の大きさとすることができる。
なお、本実施形態においても、第１実施形態と同様に、エピ用トレンチ５０の側面のうち、トレンチ幅が長い方の一対の側壁５０ａのみをＳｉ｛１００｝面となるように形成しても良い。また、ゲート用トレンチ５３のトレンチ幅が長い方の一対の側面５３ａがＳｉ｛１００｝面であれば、トレンチ幅が短い方の側面５３ｂはＳｉ｛１００｝面に限らず他の面方位とすることもできる。このようにしても、従来と比較して、チャネル移動度を向上させることができ、チャネル領域に流れる電流を増加させることができる。
なお、本実施形態では、ｎ型ドリフト層４２に形成されたトレンチ内にｐ型シリコン層６３を埋め込むことで、ｐ／ｎコラム層５１を形成する場合を説明したが、これとは逆の手順にてｐ／ｎコラム層５１を形成することもできる。すなわち、ｐ型シリコン領域４３を先に形成し、このｐ型シリコン領域４３に形成されたトレンチ内にｎ型ドリフト領域４２を埋め込むことで、ｐ／ｎコラム層５１を形成することもできる。
この場合、図１６（ａ）〜（ｃ）の製造工程に替えて、次の工程を行う。まず、主表面がＳｉ（１００）面であるｎ＋型基板上に、エピタキシャル成長法により、ｐ型シリコン層を形成する。続いて、図１６（ｂ）と同様に、ｐ型シリコン層に複数のエピ用トレンチを形成する。このとき、このエピ用トレンチの内壁も全て、Ｓｉ｛１００｝面となる。
その後、エピ用トレンチ内に、エピタキシャル成長法により、ｎ型層を形成し、ＣＭＰを行うことで、図１７（ａ）に示すように、ｐ／ｎコラム層５１が形成される。その後は、図１７（ｂ）以下の工程を行う。
この方法においても、内壁が全てＳｉ｛１００｝面であるエピ用トレンチ内にｎ型ドリフト領域４２を形成していることから、結晶欠陥を抑制し、良好な結晶性のｎ型ドリフト領域４２を得ることができる。
また、本実施形態では、エピ用トレンチ５０とゲート用トレンチ５３とを平行に配置した場合を説明したが、以下にて説明するように、エピ用トレンチ５０とゲート用トレンチ５３とを垂直に配置することもできる。
図２０に本実施形態の第２の例におけるパワーＭＯＳＦＥＴの平面図を示す。なお、図２０では図１４と同様の構成部には同一の符号を付している。図２０に示すパワーＭＯＳＦＥＴは、トレンチゲート部では、幅Ｇ１に示す範囲内の構造が一単位となって、この単位構造が複数回繰り返して形成されており、ｐ／ｎコラム部では、幅Ｇ２に示す範囲内の構造が一単位となって、この単位構造が複数回繰り返して形成された構造となっている。
図２０に示すパワーＭＯＳＦＥＴでは、ゲート用トレンチ５３のトレンチ幅が長い方の側面５３ａとエピ用トレンチ５０のトレンチ幅が長い方の側面５０ａとが垂直となるようにゲート用トレンチ５３が配置されている。また、ゲート用トレンチ５３のトレンチ幅が長い方の側面５３ａとトレンチ幅が短い方の側面５３ｂとのなす角が垂直となっている。このようにしても、ゲート用トレンチ５３の内壁面を全てＳｉ｛１００｝面とすることができる。
また、本実施形態の第１、第２の例では、ｎ型ドリフト領域４２の上に上部ｎ型シリコン領域４５が配置された構造を例として説明したが、この上部ｎ型シリコン領域４５が配置されていない構造とすることもできる。この場合、ゲート用トレンチ５３がｎ型ドリフト領域４２に到達している構造とする。
なお、上部ｎ型シリコン領域４５が配置された構造と配置されない構造とでは、上部ｎ型シリコン領域４５が配置された構造とする方が好ましい。これは、以下の理由による。
図１５に示す構造において、上部ｎ型シリコン領域４５が配置されていない場合、トレンチ５３の底面コーナー部５３ｄはｐ型シリコン領域４３に存在する。この場合、ｐ型シリコン領域４３中のトレンチ５３の底面コーナー部５３ｄ近傍にて電界集中するため、耐圧が低下してしまう。これに対して、図１５に示すように、上部ｎ型シリコン領域４５が配置された場合では、電界集中する領域が上部ｎ型シリコン領域４５に位置し、ｐ型シリコン領域４３に存在しない。この結果、上部ｎ型シリコン領域４５が配置されない場合と比較して、耐圧を向上させることができる。
更に、エピ用トレンチ５０とゲート用トレンチ５３を垂直に配置することによって、マスクの位置合わせズレが生じてもゲート用トレンチとｎ型ドリフト領域４２と接する面積はほぼ一定となるため、素子特性のバラツキは発生しなくなるといった利点がある。
（第３実施形態）
第２実施形態ではスーパージャンクション構造のパワーＭＯＳＦＥＴにて、基板面方位がＳｉ｛１００｝面である基板を用いた場合について説明したが、本実施形態では、基板面方位がＳｉ｛１１０｝面である基板を用いる場合について説明する。
図２１、２２に本実施形態におけるスーパージャンクション構造のパワーＭＯＳＦＥＴを示す。図２１（ａ）はＰ／Ｎコラム層の平面レイアウトを示しており、図２１（ｂ）はトレンチゲートの平面レイアウトを示している。また、図２２は斜視断面図であり、図２１（ａ）中のＨ−Ｈ’線断面を含む図である。なお、図２１、２２では、図１４、１５に示すパワーＭＯＳＦＥＴと同様の構成部には同一の符号を付している。
本実施形態のパワーＭＯＳＦＥＴが第２実施形態のパワーＭＯＳＦＥＴと主に異なるのは、ｎ＋型基板４１表面の面方位と、エピ用トレンチ５０及びゲート用トレンチ５３の内壁の面方位である。
図２１、２２に示すパワーＭＯＳＦＥＴは、具体的に、基板面方位がＳｉ｛１００｝面であるｎ＋型基板４１と、ｐ／ｎコラム層５１と、ｐ−型ベース領域４４と、ｐ型チャネル層６１と、ｎ＋型ソース領域４６と、ゲート電極４７とを備えている。なお、このパワーＭＯＳＦＥＴは、ベース領域４４がｐ型からｐ−型に代わり、上部ｎ型シリコン領域４５を有さず、新たにｐ型チャネル層６１を備えている点も第２実施形態のパワーＭＯＳＦＥＴと異なる。なお、ベース領域４４及びｐ型チャネル層６１本発明の第２導電型の第２半導体領域に相当する。
本実施形態においても、ｐ／ｎコラム層５１はｎ型ドリフト領域４２及びｐ型シリコン領域４３により構成されている。ｎ型ドリフト領域４２はｎ＋型基板４１の上に形成されており、ｎ型ドリフト領域４２の表面及び底面はｎ＋型基板４１と同じ面方位である。ｐ型シリコン領域４３はｎ型ドリフト領域４２に形成されたエピ用トレンチ５０にエピタキシャル成長膜が埋め込まれることで形成されている。
図２１（ａ）に示すように、ｎ型ドリフト領域４２に形成された１つのエピ用トレンチ５０の開口形状は、隣り合う辺の長さが異なり、かつ、内角の１つが７０．５°である平行四辺形である。また、エピ用トレンチ５０の平面レイアウトは、複数のエピ用トレンチ５０が平行に並んだストライプ状となっている。
そして、平行四辺形の各辺、すなわち、トレンチ幅が長い方の側面５０ａと短い方の側面５０ｂの両方とも、Ｓｉ｛１１１｝面となっている。具体的には、トレンチ幅が長い方の側面５０ａの１つはＳｉ（−１１１）面、トレンチ幅が短い方の側面５０ｂの１つはＳｉ（−１１−１）面となっている。また、エピ用トレンチ５０の底面５０ｃは、ｎ＋型基板４１表面と平行な面であり、Ｓｉ（１１０）面となっている。
したがって、エピ用トレンチ５０の内部に形成されているｐ型シリコン領域４３の平面レイアウトも、細長い平行四辺形のｐ型シリコン領域４３が、複数互いに平行に並んでいるストライプ状となっている。ｐ型シリコン領域４３の側面４３ａ、４３ｂ及び底面４３ｃは、これらの面が接しているエピ用トレンチ５０の側面５０ａ、５０ｂ及び底面５０ｃと同一の結晶面となっている。
このように本実施形態では、ｐ／ｎコラム層５１を構成するｎ型ドリフト領域４２及びｐ型シリコン領域４３との接続面５０のうち、互層構造が構成されている横方向と垂直な面５０ａがＳｉ｛１１１｝面となっている。なお、本実施形態では、残りの接続面５０ｂもＳｉ｛１１１｝面となっている。
また、ゲート電極４７は、図２１（ａ）、（ｂ）に示すように、アクティブ領域６２にてストライプ状に配置されており、表面からｐ型チャネル層６１及びベース領域４４を貫通し、ｐ／ｎコラム層５１に到達する深さであるゲート用トレンチ５３の内部にゲート酸化膜５４を介して形成されている。
ここで、図２１（ｂ）に示すように、ゲート用トレンチ５３の開口形状は長方形であり、複数のゲート用トレンチ５３が平行に配置されている。すなわち、ゲート用トレンチ５３の平面パターンはストライプ状となっている。ゲート用トレンチ５３は、長方形の長い方の辺、つまり、トレンチ幅が長い方の側面５３ａが、Ｓｉ｛１００｝面となるように配置されている。
具体的には、ゲート用トレンチ５３のトレンチ幅が長い方の側面５３ａはＳｉ（００１）面、トレンチ幅が短い方の側面５３ｂはＳｉ（１１０）面となっている。この場合、ゲート用トレンチ５３のトレンチ幅が長い方の側面５３ａと、エピ用トレンチ５０のトレンチ幅が長い方の側面５０ａとのなす角度は５４．７°である。
また、ゲート酸化膜５４は、ゲート用トレンチ５３の底面５３ｃ上での膜厚５４ｃが、ゲート用トレンチ５３の側面５３ａ、５３ｂ上での膜厚５４ａ、５４ｂよりも大きくなっている。
また、本実施形態では、図２２に示すように、ｎ＋型ソース領域４６及びｐ＋型のベースコンタクト領域５２の平面レイアウトも、ゲート電極４７と同様に、ストライプ状となっている。
上述したように、本実施形態のパワーＭＯＳＦＥＴでは、ストライプ状に配置されているｐ型シリコン領域４３と、同じくストライプ状に配置されているゲート電極４７とにおいて、ストライプの向きが異なっている。
次に本実施形態における半導体装置の製造方法を説明する。図２３（ａ）〜（ｄ）、図２４（ａ）〜（ｃ）に本実施形態における半導体装置の製造工程を示す。
〔図２３（ａ）に示す工程〕
主表面がＳｉ｛１１０｝面であるｎ＋型基板４１を用意する。なお、このｎ＋型基板４１がドレイン領域となる。そして、ｎ＋型基板４１の上にエピタキシャル成長法によってｎ型ドリフト領域４２を形成する。
〔図２３（ｂ）に示す工程〕
図示しないが、ｎ型ドリフト領域４２の表面上にシリコン酸化膜を形成し、フォトリソグラフィによりパターニングする。このパターニングされたシリコン酸化膜をマスクとして、ｎ型ドリフト領域４２に対してエッチングを行い、開口形状が例えば平行四辺形であるエピ用トレンチ５０を形成する。このときのエッチング方法は、ＴＭＡＨ、ＫＯＨ等の異方性のウェットエッチング溶液を用いた異方性ウェットエッチングとする。
ここで、エピ用トレンチ５０の内壁の面方位について説明する。図２５、２６に半導体ウェハのオリエンテーションフラットとエピ用トレンチ５０との位置関係を示し、また、後述するゲート用トレンチ５３も合わせて示す。
なお、図２５、２６には、マスク設計の容易化の観点より、オリエンテーションフラット４１ｃを、エピ用トレンチ５０の側面５０ａ、５０ｂ若しくはゲート用トレンチ５３のトレンチ幅が長い方の側面５３ａに対して、平行又は垂直とする場合を示している。また、図中ではオリエンテーションフラットをオリフラ、ＯＦと記している。
以下では、一例として図２５中の丸付き数字１に示す位置関係にて、エピ用トレンチ５０を形成する場合を説明する。基板面方位がＳｉ（１１０）面であり、オリエンテーションフラット４１ｃがＳｉ（−１１１）面である半導体ウェハ４１を用いる場合、トレンチ幅が長い方の側面５０ａをオリエンテーションフラット４１ｃと平行とする。また、トレンチ幅が短い方の側面５０ｂとオリエンテーションフラット４１ｃとのなす角度が、オリエンテーションフラット４１ｃを基準にして反時計回り方向で１０９．５°となるようにエピ用トレンチ５０を形成する。
これにより、トレンチ幅が長い方の側面５０ａはＳｉ（−１１１）面、トレンチ幅が短い方の側面５０ｂをＳｉ（−１１−１）面となる。すなわち、エピ用トレンチ５０の側面５０ａ及び５０ｂの面方位はＳｉ｛１１１｝面となる。
また、エピ用トレンチ５０の底面５０ｃを基板表面と平行とすることで、底面５０ｃの面方位をＳｉ（１１０）面とする。なお、エピ用トレンチ５０の幅は０．１〜５０μｍとする。また、エピ用トレンチ５０の深さは１〜５０μｍとし、ｎ型ドリフト領域４２の厚さ以下とする。
エピ用トレンチ５０を形成した後、例えば、ＨＦ水溶液を用いたエッチングにより、トレンチエッチングにてマスクとして用いたシリコン酸化膜を除去する。
〔図２３（ｃ）に示す工程〕
ＬＰ−ＣＶＤでのエピタキシャル成長法により、エピ用トレンチ５０内にｐ型シリコン層６３を形成する。
〔図２３（ｄ）に示す工程〕
ｐ型シリコン層６３の表面をＣＭＰ法により、ｎ型ドリフト領域４２と同じ高となるように研磨し平坦化する。このようにしてｎ型ドリフト領域４２及びｐ型シリコン領域４３とによって構成されたｐ／ｎコラム層５１を形成する。なお、ＣＭＰ法による研磨の代わりに、ドライエッチングによるエッチバックにてｐ型シリコン層６３を平坦化することもできる。
〔図２４（ａ）に示す工程〕
ｐ／ｎコラム層５１の上にＬＰ−ＣＶＤ法でのエピタキシャル成長法により、ｐ−型ベース領域４４となるｐ−型シリコン層６４を形成する。
〔図２４（ｂ）に示す工程〕
イオン注入及び熱拡散により、ｐ−型シリコン層６４の表層にｐ型チャネル層６１及びｎ＋型ソース領域４６を形成する。
なお、図２３（ｃ）〜図２４（ｂ）に示す工程は次のように変更することもできる。例えば、図２３（ｄ）に示す工程にて、ｎ型ドリフト領域４２よりも上側に位置するｐ型シリコン層６３を完全に除去せず、ｎ型ドリフト領域４２よりも上側にｐ型シリコン層６３を残すことで、図２４（ａ）に示す工程を省略することもできる。この場合、残されたｐ型シリコン層６３をｐ型チャネル層６１として用いることができる。
また、他の例として、図２３（ｄ）に示す工程の後、図２４（ａ）に示す工程を省略し、ｐ／ｎコラム層５１の表層に対してイオン注入することで、ｐ／ｎコラム層５１の表面に直接ｐ型チャネル層６１、ｎ＋型ソース領域４６を形成することもできる。
〔図２４（ｃ）に示す工程〕
エッチングによりゲート電極用のゲート用トレンチ５３を形成する。エッチング方法はＲＩＥによるドライエッチングとする。このとき、ゲート用トレンチ５３の開口形状を長方形とし、ゲート用トレンチ５３の側面５３ａの面方位をＳｉ｛１００｝面、ゲート用トレンチ５３の底面５３ｃの面方位をＳｉ｛１１０｝面とする。
具体的には、図２５中の丸付き数字１に示すように、オリエンテーションフラット４１ｃがＳｉ（−１１１）面のとき、オリエンテーションフラット４１ｃに対して、トレンチ幅が長い方の側面５３ａが５４．７°をなすようにゲート用トレンチ５３を形成する。これにより、トレンチ幅が長い方の側面５３ａはＳｉ（００１）面、すなわち、Ｓｉ｛１００｝面となる。
また、トレンチ幅が短い方の側面５３ｂをトレンチ幅が長い方の側面５３ａに対して垂直となるようにする。これにより、トレンチ幅が短い方の側面５３ｂは、ゲート用トレンチ５３の底面５３ｃと同様に（１１０）面となる。
その後、熱酸化法により、ゲート用トレンチ５３の内壁上にゲート酸化膜５４を形成する。さらに、ゲート酸化膜５４を介して、ゲート用トレンチ５３内にゲート電極４７を形成する。そして、ｎ＋型ソース領域４６中にｐ＋型ベースコンタクト領域５２を形成する。また、図示しないが、ソース電極、ドレイン電極等を形成する。このようにして、図２１、２２に示すパワーＭＯＳＦＥＴを製造することができる。
本実施形態では、図２３（ｂ）に示す工程にて、ウェットエッチングによりエピ用トレンチ５０を形成している。このため、ドライエッチングによりエピ用トレンチを形成する場合と比較して、エピ用トレンチ５０の内壁へのダメージを小さくし、結晶欠陥の生成を少なくすることができる。
これにより、エピ用トレンチ５０の内部にエピタキシャル成長法でｐ型シリコン層６３を形成した場合、ドライエッチングにてエピ用トレンチ５０を形成したときと比較して、ｐ型シリコン層６３に結晶欠陥が発生するのを抑制することができる。
また、ウェットエッチング処理はバッチ式のエッチング漕を用いることが可能である。このため、枚葉式に処理されることが一般的であるＲＩＥ等のドライエッチングにてエピ用トレンチ５０を形成した場合と比較して、工程コストを低減することができる。
また、本実施形態ではゲート電極用のゲート用トレンチ５３において、トレンチ幅が長い方の側面５３ａの面方位をＳｉ｛１００｝面、ゲート用トレンチ５３の底面５３ｃの面方位をＳｉ｛１１０｝面としている。すなわち、本実施形態のパワーＭＯＳＦＥＴにおいても、第１、第２実施形態と同様に、チャネル面をＳｉ｛１００｝面としている。
ここで、図２７に本実施形態におけるチャネル領域での電子移動度及び界面準位密度の大きさと、トレンチ底面上とトレンチ側面上とにおけるゲート酸化膜の膜厚の比較結果とを示す。また、同様に、上記従来技術の欄にて説明したように、チャネル面をＳｉ｛１１１｝面としたときの電子移動度、界面準位密度等を図２７に示す。
本実施形態では、ゲート用トレンチ５３のトレンチ幅が長い方の側面５３ａ及び底面５３ｃの面方位をそれぞれ、Ｓｉ｛１００｝面及びＳｉ｛１１０｝面としていることから、熱酸化法にてゲート酸化膜５４を形成したとき、ゲート用トレンチ５３の底面５３上でのゲート酸化膜５４ｃの膜厚を、ゲート用トレンチ５３の側面５３ａ上でのゲート酸化膜５４ａの膜厚よりも大きくすることができる。
また、ゲート用トレンチ５３のトレンチ幅が短い方の側面５３ｂをＳｉ｛１１１｝面としていることから、ゲート用トレンチ５３の底面５３上でのゲート酸化膜５４ｃの膜厚と、ゲート用トレンチ５３の側面５３ｂ上でのゲート酸化膜５４ｂの膜厚とを同じ大きさとすることができる。
これにより、ゲート用トレンチ５３の側面上でのゲート酸化膜５４ａの膜厚からデバイスの設計をしても、上記従来技術の欄にて説明したように、基板面方位をＳｉ｛１１０｝面、トレンチゲート用のトレンチの側面をＳｉ｛１１１｝面とした場合と比較して、ゲート用トレンチ５３の底面上でのゲート酸化膜５４の膜厚を大きくすることができる。したがって、ゲート酸化膜５４の耐圧を向上させることができる。
また、図２７に示すように、従来のようにチャネル面をＳｉ｛１１１｝面とした場合、チャネル領域とゲート絶縁膜との界面準位密度は１．７×１０１１ｃｍ−２、電子移動度は４３０ｃｍ２／Ｖ・ｓであった。
これに対して、本実施形態では、チャネル領域とゲート絶縁膜との界面準位密度は２×１０１０ｃｍ−２となり、チャネル領域での電子移動度は６００ｃｍ２／Ｖ・ｓとなる。
このように、本実施形態では主なチャネル面をＳｉ｛１００｝面としているので、チャネル面をＳｉ｛１１１｝面とした場合と比較して、界面準位密度を小さくし、電子移動度を大きくすることができる。
また、本実施形態では、基板面方位がＳｉ｛１１０｝面である基板を用いて、図２５中の丸付き数字１に示す位置関係にて、エピ用トレンチ５０及びゲート用トレンチ５３を形成したが、図２５中の丸付き数字２〜丸付き数字４、図２６中の丸付き数字５〜丸付き数字８に示す位置関係にて、エピ用トレンチ５０及びゲート用トレンチ５３を形成することもできる。
なお、図２５、２６中の丸付き数字２〜丸付き数字８では、エピ用トレンチ５０の開口形状を１つの内角が７０．５である平行四辺形とし、ゲート用トレンチ５３の開口形状を長方形とする場合を示している。また、図２５中の丸付き数字１、丸付き数字２はオリエンテーションフラット４１ｃをＳｉ｛１１１｝面とした場合、図２５中の丸付き数字３、丸付き数字４はオリエンテーションフラット４１ｃをＳｉ｛１１２｝面とした場合、図２６中の丸付き数字５、６はオリエンテーションフラット４１ｃをＳｉ｛１００｝面とした場合、図２６中の丸付き数字７、丸付き数字８はオリエンテーションフラット４１ｃをＳｉ｛１１０｝面とした場合を示している。
図２５中の丸付き数字２に示すように、オリエンテーションフラット４１ｃをＳｉ（−１１−１）面とした場合では、エピ用トレンチ５０のトレンチ幅が長い方の側面５０ａをオリエンテーションフラット４１ｃと平行とし、ゲート用トレンチ５３のトレンチ幅が長い方の側面５３ａとオリエンテーションフラット４１ｃとのなす角度を１２５．２°とする。
なお、ここでいうオリエンテーションフラット４１ｃとのなす角度とは、オリエンテーションフラット４１ｃの延長線と、各側面を構成する辺の延長線とがなす角度であって、オリエンテーションフラット４１ｃを基準にして反時計回り方向でなす角度を意味し、以下においても同様である。
図２５中の丸付き数字３に示すように、オリエンテーションフラット４１ｃをＳｉ（２−１−１）面とした場合では、エピ用トレンチ５０のトレンチ幅が長い方の側面５０ａをオリエンテーションフラット４１ｃと垂直とし、ゲート用トレンチ５３のトレンチ幅が長い方の側面５３ａとオリエンテーションフラット４１ｃとのなす角度を１４４．７°とする。
また、図２５中の丸付き数字４に示すように、オリエンテーションフラット４１ｃをＳｉ（１２１）面とした場合では、エピ用トレンチ５０のトレンチ幅が長い方の側面５０ａをオリエンテーションフラット４１ｃと垂直とし、ゲート用トレンチ５３のトレンチ幅が長い方の側面５３ａとオリエンテーションフラット４１ｃとのなす角度を３５．２°とする。
また、図２６中の丸付き数字５、丸付き数字６に示すように、オリエンテーションフラット４１ｃをＳｉ（００１）面とした場合では、エピ用トレンチ５０のトレンチ幅が長い方の側面５０ａとオリエンテーションフラット４１ｃとのなす角度を１２５．３°若しくは５４．８°とし、ゲート用トレンチ５３のトレンチ幅が長い方の側面５３ａをオリエンテーションフラット４１ｃと平行とする。
また、図２６中の丸付き数字７、丸付き数字８に示すように、オリエンテーションフラット４１ｃをＳｉ（−１−１０）面とした場合では、エピ用トレンチ５０のトレンチ幅が長い方の側面５０ａとオリエンテーションフラット４１ｃとのなす角度を３５．３°若しくは１４４．８°とし、ゲート用トレンチ５３のトレンチ幅が長い方の側面５３ａをオリエンテーションフラット４１ｃと垂直とする。
なお、図２５、２６中の丸付き数字１〜丸付き数字８に示すように、エピ用トレンチ５０のトレンチ幅が長い方の側面５０ａは、丸付き数字１、丸付き数字３、丸付き数字５、丸付き数字７のとき、Ｓｉ（−１１１）面となり、丸付き数字２、丸付き数字４、丸付き数字６、丸付き数字８のとき、Ｓｉ（−１１−１）面となる。また、エピ用トレンチ５０のトレンチ幅が長い方の側面５０ａと、ゲート用トレンチ５３のトレンチ幅が長い方の側面５３ａとのなす角は、丸付き数字１、丸付き数字３、丸付き数字５、丸付き数字７のとき、５４．７°となり、丸付き数字２、丸付き数字４、丸付き数字６、丸付き数字８のとき、１２５．２°となる。
また、本実施形態においても、エピ用トレンチ５０の側面５０ａ、５０ｂのうち、トレンチ幅が長い方の一対の側面５０ａのみをＳｉ｛１１１｝面となるように形成しても良い。また、ゲート用トレンチ５３のトレンチ幅が長い方の一対の側面５３ａがＳｉ｛１００｝面であれば、トレンチ幅が短い方の側面５３ｂはＳｉ｛１１０｝面に限らず他の面方位とすることもできる。このようにしても、従来と比較して、チャネル移動度を向上させることができ、チャネル領域に流れる電流を増加させることができる。
また、本実施形態では、図２３（ａ）〜（ｄ）に示す工程にて、ｎ型ドリフト層４２に形成されたトレンチ内にｐ型シリコン層６３を埋め込むことで、ｐ／ｎコラム層５１を形成する場合を説明したが、これとは逆の手順にてｐ／ｎコラム層５１を形成することもできる。すなわち、ｐ型シリコン領域４３を先にｎ＋型基板４１の上にエピタキシャル成長法により形成し、このｐ型シリコン領域４３に形成されたトレンチ内にｎ型ドリフト領域４２を埋め込むこともできる。このとき、トレンチの側面及び底面の面方位は本実施形態と同様とする。
（第４実施形態）
図２８に本実施形態におけるパワーＭＯＳＦＥＴの平面図を示す。なお、図中のＩ−Ｉ‘線断面図は図１４と同様であり、また、図２８では図２０、２１、２２に示すパワーＭＯＳＦＥＴと同様の構成部には同一の符号を付している。
本実施形態のパワーＭＯＳＦＥＴは、第３実施形態における図２１、２２に示すパワーＭＯＳＦＥＴに対して、ｐ／ｎコラム層５１の上にｎ型ドリフト領域４２よりも横方向の幅が広い上部ｎ型シリコン領域４５を配置したものである。すなわち、第３実施形態におけるパワーＭＯＳＦＥＴに対して、図１４に示すように、チャネルとなるｐ型ベース領域４４とｐ／ｎコラム層５１との間に上部ｎ型シリコン領域４５を配置することもできる。
なお、本実施形態におけるパワーＭＯＳＦＥＴの製造方法は、第２実施形態にて説明した製造方法に対してトレンチゲートの配置を変更したものであり、その他は第２実施形態と同じであるため説明を省略する。
（他の実施形態）
第２、第３、第４実施形態では、ｎ＋型基板４１の上にｎ型ドリフト領域４２となるエピタキシャル成長膜を形成し、そのエピタキシャル成長膜にエピ用トレンチ５０を形成する場合を説明したが、ｎ＋型基板４１及びｎ型ドリフト領域４２の代わりにＮ型基板を用いることもできる。この場合、Ｎ型基板のうち、表面からエピ用トレンチ５０の深さと同じ深さまでの領域がｎ型ドリフト領域４２となり、エピ用トレンチ５０よりも深い領域がドレイン領域となる。
なお、上記した各実施形態では、第１導電型をｎ型、第２導電型をｐ型として、ｎチャネル型のパワーＭＯＳＦＥＴについて説明してきたが、各構成要素の導電型が逆となるｐチャネル型パワーＭＯＳＦＥＴについても、本発明を適用することができる。また、上記した各実施形態ではパワーＭＯＳＦＥＴを例に挙げて説明してきたが、ドレインがコレクタに代わり、ソースがエミッタに代わったＩＧＢＴやサイリスタについても本発明を適用することができる。
１、４１ ｎ＋型基板
２、６、５０、５３ トレンチ
３、３２、４４ ｐ型ベース領域
４、３１ ｎ−型ドリフト領域
５ ｎ＋型ドレイン領域
７、５４ ゲート酸化膜
８、４７ ゲート電極
３３、４６ ｎ＋型ソース領域
２０ リサーフ層
４２ ｎ型ドリフト領域
４３ ｐ型シリコン領域
４５ 上部ｎ−型シリコン層
６１ ｐ型チャネル層
６２ アクティブ領域
６３ ｐ型シリコン層
６４ ｐ−型シリコン層。

Claims (11)

  1. 主表面（１ａ）がＳｉ｛１００｝面であり、ソース領域を構成する第１導電型の半導体基板（１）を用意する工程と、
    前記半導体基板（１）の所定領域にて、前記主表面（１ａ）側から垂直方向に、底面（２ｃ）と、４つの側面のうち、少なくともトレンチ幅が長い方の向かい合う一対の側面（２ａ）とがＳｉ｛１００｝面である第１のトレンチ（２）を形成する工程と、
    前記第１のトレンチ（２）の内壁を覆うように、かつ、前記第１のトレンチの凹みが残るように、第２導電型のベース領域（３）を構成するベース形成用膜（１２）をエピタキシャル成長法により成膜する工程と、
    前記第１のトレンチ（２）内の前記ベース領域（３）を覆うように、かつ、前記第１のトレンチ（２）の凹みが残るように、第１導電型のドリフト領域（４）を構成するドリフト形成用膜（１３）を成膜する工程と、
    前記第１のトレンチ（２）内の前記ドリフト領域（４）を覆うように、第１導電型のドレイン領域（５）を構成するドレイン形成用膜（１４）を成膜する工程と、
    前記ベース形成用膜（１２）、前記ドリフト形成用膜（１３）、及び前記ドレイン形成用膜（１４）のそれぞれを平坦化する工程と、
    前記主表面（１ａ）と平行な方向において、前記ソース領域（１）から前記ベース領域（３）を貫通するように、かつ、前記主表面（１ａ）側から該主表面（１ａ）に対して垂直な方向に第２のトレンチ（６）を形成する工程と、
    前記第２のトレンチ（６）内にゲート絶縁膜（７）を形成する工程と、
    前記ゲート絶縁膜（７）の表面にゲート電極（８）を形成する工程とを有することを特徴とする半導体装置の製造方法。
  2. 主表面（１ａ）がＳｉ｛１００｝面であり、ドレイン領域を構成する第１導電型の半導体基板（１）を用意する工程と、
    前記半導体基板（１）の所定領域にて、前記主表面（１ａ）側から垂直方向に、底面（２ｃ）と、４つの側面のうち、少なくともトレンチ幅が長い方の向かい合う一対の側面（２ａ）とがＳｉ｛１００｝面である第１のトレンチ（２）を形成する工程と、
    前記第１のトレンチ（２）の内壁を覆うように、かつ、前記第１のトレンチ（２）の凹みが残るように、第１導電型のドリフト領域（３１）を構成するドリフト形成用膜をエピタキシャル成長法により成膜する工程と、
    前記第１のトレンチ（２）内の前記ドリフト領域（３１）を覆うように、かつ、前記第１のトレンチ（２）の凹みが残るように、第２導電型のベース領域（３２）を構成するベース形成用膜を成膜する工程と、
    前記第１のトレンチ（２）内の前記ベース領域（３２）を覆うように、第１導電型のソース領域（３３）を構成するソース形成用膜を成膜する工程と、
    前記ドリフト形成用膜、前記ベース形成用膜、及び前記ソース形成用膜のそれぞれを平坦化する工程と、
    前記主表面（１ａ）と平行な方向において、前記ソース領域（３３）から前記ベース領域（３２）を貫通するように、かつ、前記主表面（１ａ）側から該主表面（１ａ）に対して垂直な方向に第２のトレンチ（６）を形成する工程と、
    前記第２のトレンチ（６）内にゲート絶縁膜（７）を形成する工程と、
    前記ゲート絶縁膜（７）の表面にゲート電極（８）を形成する工程とを有することを特徴とする半導体装置の製造方法。
  3. 前記ドリフト形成用膜を成膜する工程の後に、
    前記ドリフト領域（４、３１）にて、前記主表面から垂直方向に、底面及び４つの側面のうち、少なくともトレンチ幅が長い方の向かい合う一対の側面（２１ａ）がＳｉ｛１００｝面である第３のトレンチ（２１）を形成する工程と、
    前記第３のトレンチ（２１）内に、エピタキシャル成長法により、第２導電型のリサーフ層（２０）を形成する工程とを行うことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  4. 前記第２のトレンチ（６）を形成する工程では、前記第２のトレンチ（６）の内壁がＳｉ｛１００｝面となるように前記第２のトレンチ（６）を形成することを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置の製造方法。
  5. 前記第１のトレンチ（２）を形成する工程では、前記側面（２ａ、２ｂ）は全て、Ｓｉ｛１００｝面となるように前記第１のトレンチ（２）を形成することを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置の製造方法。
  6. 前記半導体基板（１）として、位置合わせ用の切り欠き（１ｃ）がＳｉ｛１００｝面と平行に形成された半導体ウェハを用い、
    前記第１のトレンチ（２）を形成する工程では、前記切り欠き（１ｃ）に対して、前記トレンチ幅が長い方の向かい合う一対の側面（２ａ）が平行若しくは垂直となるように、前記第１のトレンチ（２）を形成することを特徴とする請求項１ないし５のいずれか１つに記載の半導体装置の製造方法。
  7. 前記半導体基板（１）として、位置合わせ用の切り欠き（１ｃ）がＳｉ｛１１０｝面と平行に形成された半導体ウェハを用い、
    前記第１のトレンチ（２）を形成する工程では、前記切り欠き（１ｃ）に対して、前記トレンチ幅が長い方の向かい合う一対の側面（２ａ）が４５°の角度をなすように、前記第１のトレンチ（２）を形成することを特徴とする請求項１ないし５のいずれか１つに記載の半導体装置の製造方法。
  8. 前記第１のトレンチ（２）を形成する工程では、ドライエッチングにより、前記第１のトレンチ（２）を形成することを特徴とする請求項１ないし７のいずれか１つに記載の半導体装置の製造方法。
  9. 主表面（１ａ）がＳｉ｛１００｝面であり、第１導電型のソース領域を構成する半導体基板（１）と、
    前記半導体基板のうち、前記主表面（１ａ）から垂直方向に延設され、底面及び４つの側面を有し、前記底面と前記側面のうち少なくとも前記主表面（１ａ）と平行な方向の幅が長い方の一対の側面とがＳｉ｛１００｝面である第２導電型のベース領域（３）と、
    前記ベース領域（３）内にて、前記主表面（１ａ）から垂直方向に延設され、前記半導体基板（１）よりも低濃度な第１導電型のドリフト領域（４）と、
    前記ドリフト領域内において、前記ベース領域（３）から離れるように配置され、前記主表面（１ａ）から垂直方向に延設されたドレイン領域（５）と、
    前記主表面（１ａ）から垂直方向に延設されていると共に、前記主表面（１ａ）と平行な方向において、前記ソース領域を構成する半導体基板（１）から前記ベース領域（３）を貫通して、前記ドリフト領域（４）に達するように形成され、前記ベース領域（３）における側面がＳｉ｛１００｝面であるトレンチ（６）と、
    前記トレンチ（６）の表面に形成されたゲート絶縁膜（７）と、
    前記ゲート絶縁膜（７）の表面に形成されたゲート電極（８）とを備えていることを特徴とする半導体装置。
  10. 主表面（１ａ）がＳｉ｛１００｝面であり、第１導電型のドレイン領域を構成する半導体基板（１）と、
    前記半導体基板（１）のうち前記主表面（１ａ）から該主表面（１ａ）の垂直方向に延設され、底面及び４つの側面を有し、前記底面と、前記側面のうち少なくとも前記基板表面と平行な方向の幅が長い方の一対の側面とがＳｉ｛１００｝面であり、前記半導体基板（１）よりも低濃度な第１導電型のドリフト領域（３１）と、
    前記ドリフト領域内にて、前記主表面（１ａ）から垂直方向に延設された第２導電型のベース領域（３２）と、
    前記ベース領域内に形成され、前記主表面から垂直方向に延設された第１導電型のソース領域（３３）と、
    前記主表面（１ａ）側から掘られ、前記主表面（１ａ）と平行を成す一方向において、前記ソース領域（３３）から前記ベース領域（３２）を貫通するように形成され、前記ベース領域（３３）における側面がＳｉ｛１００｝面であるトレンチ（６）と、
    前記トレンチ（６）の表面に形成されたゲート絶縁膜（７）と、
    前記ゲート絶縁膜の表面に形成されたゲート電極（８）とを備えていることを特徴とする半導体装置。
  11. 前記ドリフト領域（４、３１）には、前記主表面（１ａ）から垂直方向に延設され、底面及び４つの側面を有し、前記底面と前記側面のうち少なくとも、前記主表面（１ａ）と平行な方向の幅が長い方の側面がＳｉ｛１００｝面である第２導電型のリサーフ層（２０）が備えられていることを特徴とする請求項９又は１０に記載の半導体装置。
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