WO2023139931A1 - 半導体装置 - Google Patents

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trench
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semiconductor substrate
gate
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晴司 野口
洋輔 桜井
巧裕 伊倉
竜太郎 浜崎
大輔 尾崎
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富士電機株式会社
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    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
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    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]

Definitions

  • the present invention relates to semiconductor devices.
  • Patent Document 1 JP-A-2019-91892
  • Patent Document 2 JP-A-2019-110288
  • a first aspect of the present invention provides a semiconductor device including a semiconductor substrate provided with a drift region of a first conductivity type.
  • the semiconductor substrate may have an active portion.
  • the semiconductor substrate may have a trench portion.
  • the trench portion may be provided in the active portion on the upper surface of the semiconductor substrate.
  • the active portion may have a first region. In the first region, trench portions may be arranged at first trench intervals in the arrangement direction.
  • the active portion may have a second region. In the second region, the trench portions may be arranged at a second trench interval that is larger than the first trench interval in the arrangement direction.
  • the first region may have a first bottom region of the second conductivity type.
  • the first bottom region may span the bottom of at least two trench portions.
  • the second region may have a second bottom region of the second conductivity type.
  • the second bottom region may be provided at the bottom of one trench portion.
  • the second trench spacing may be two times or more and four times or less than the first trench spacing.
  • the second region may include a gate trench portion.
  • the second bottom region may be provided at the bottom of the gate trench.
  • the semiconductor substrate may have a second conductivity type outer well region.
  • the peripheral well region may surround the active portion in top view.
  • At least part of the second region may be sandwiched between two first regions in the arrangement direction.
  • a first bottom region provided in one of the two first regions may be electrically connected to the outer well region.
  • the second region may include at least two trench portions.
  • a second bottom region may be provided at the bottom of each of the two trench portions.
  • the second bottom region does not have to be provided in the center of the mesa portion sandwiched between the two trench portions.
  • a part of the drift region may be provided between two second bottom regions adjacent in the arrangement direction.
  • the semiconductor substrate may have an accumulation region of the first conductivity type. A portion of the accumulation region may be provided between two second bottom regions adjacent in the arrangement direction.
  • the doping concentration of the accumulation region provided in the second region may be lower than the doping concentration of the accumulation region provided in the first region.
  • the upper end of the second bottom region and the lower end of the accumulation region may be in contact with each other in the depth direction of the semiconductor substrate.
  • the second trench spacing may be greater than 1.6 times the length in the arrangement direction of the second bottom regions.
  • the semiconductor device may include an interlayer insulating film.
  • the interlayer insulating film may be provided above the semiconductor substrate.
  • the interlayer insulating film may have contact holes.
  • the opening width of the contact hole provided above the second region may be larger than the opening width of the contact hole provided above the first region.
  • FIG. 1 is a top view showing an example of a semiconductor device 100 according to an embodiment
  • FIG. 2 is an enlarged view of a region D in FIG. 1
  • FIG. FIG. 3 is a diagram showing an example of an ee cross section in FIG. 2
  • FIG. 3 is a diagram showing an example of the ff cross section in FIG. 2
  • FIG. 3 is a diagram showing an example of a gg cross section in FIG. 2
  • 4A to 4C are diagrams illustrating an example of a method for manufacturing the semiconductor device 100
  • FIG. 4A to 4C are diagrams illustrating an example of a method for manufacturing the semiconductor device 100
  • FIG. 10 is a diagram showing an example of arrangement of resists 208 provided in a resist formation step S302;
  • FIG. 10 is a diagram showing an example of arrangement of resists 208 provided in a resist formation step S302;
  • FIG. 3 is a diagram showing another example of the ee cross section in FIG. 2;
  • FIG. 3 is a diagram showing another example of the ee cross section in FIG. 2;
  • FIG. 3 is a diagram showing another example of the ee cross section in FIG. 2;
  • FIG. 3 is a diagram showing another example of the ee cross section in FIG. 2;
  • FIG. 11 is a top view showing an example of a semiconductor device 200 according to another embodiment; It is a top view which shows an example of the semiconductor device 300 which concerns on another Example. It is a figure which shows an example of the semiconductor device 400 which concerns on a comparative example.
  • FIG. 4 is a diagram showing the relationship between the forward current of the FWD and the slope of the reverse recovery voltage at room temperature;
  • FIG. 4 is a diagram showing the relationship between the maximum value of the slope of the reverse recovery voltage of the FWD (at low current at room temperature) and the turn-on loss (at rated current at high temperature);
  • FIG. 4 is a diagram showing IV characteristics of collector currents and collector voltages of the semiconductor device 100 and the semiconductor device 500 when the gate voltage is 0 V (OFF);
  • FIG. 4 is a diagram showing IV characteristics of collector currents and collector voltages of the semiconductor device 100 and the semiconductor device 600 when the gate voltage is 15 V (ON);
  • 5 is a diagram showing IV characteristics of collector currents and collector voltages of semiconductor devices 500 and 600.
  • FIG. 4 is a diagram showing the relationship between the forward current of the FWD and the slope of the reverse recovery voltage at room temperature
  • FIG. 4 is a diagram showing the relationship between the maximum value of the slope of the reverse recovery voltage of the FWD (at low current at room temperature)
  • one side in the direction parallel to the depth direction of the semiconductor substrate is called “upper”, and the other side is called “lower”.
  • One of the two main surfaces of a substrate, layer or other member is called the upper surface and the other surface is called the lower surface.
  • the directions of “up” and “down” are not limited to the direction of gravity or the direction when the semiconductor device is mounted.
  • the Cartesian coordinate axes only specify the relative positions of the components and do not limit any particular orientation.
  • the Z axis does not limit the height direction with respect to the ground.
  • the +Z-axis direction and the ⁇ Z-axis direction are directions opposite to each other.
  • the Z-axis direction is described without indicating positive or negative, it means a direction parallel to the +Z-axis and -Z-axis.
  • orthogonal axes parallel to the upper and lower surfaces of the semiconductor substrate are defined as the X-axis and the Y-axis.
  • the axis perpendicular to the upper and lower surfaces of the semiconductor substrate is defined as the Z-axis.
  • the Z-axis direction may be referred to as the depth direction.
  • a direction parallel to the upper and lower surfaces of the semiconductor substrate, including the X-axis and Y-axis may be referred to as a horizontal direction.
  • the region from the center of the semiconductor substrate in the depth direction to the upper surface of the semiconductor substrate may be referred to as the upper surface side.
  • the region from the center of the semiconductor substrate in the depth direction to the bottom surface of the semiconductor substrate may be referred to as the bottom surface side.
  • the conductivity type of the doping region doped with impurities is described as P-type or N-type.
  • impurities may specifically refer to either N-type donors or P-type acceptors, and may also be referred to as dopants.
  • doping means introducing donors or acceptors into a semiconductor substrate to make it a semiconductor exhibiting N-type conductivity or a semiconductor exhibiting P-type conductivity.
  • doping concentration means the concentration of donors or the concentration of acceptors at thermal equilibrium.
  • the net doping concentration means the net concentration including charge polarity, where the donor concentration is the positive ion concentration and the acceptor concentration is the negative ion concentration.
  • the donor concentration is N D and the acceptor concentration is N A , then the net net doping concentration at any location is N D ⁇ N A.
  • net doping concentration may be simply referred to as doping concentration.
  • a donor has the function of supplying electrons to a semiconductor.
  • the acceptor has the function of receiving electrons from the semiconductor.
  • Donors and acceptors are not limited to impurities per se.
  • a VOH defect which is a combination of vacancies (V), oxygen (O), and hydrogen (H) present in a semiconductor, functions as a donor that supplies electrons.
  • VOH defects are sometimes referred to herein as hydrogen donors.
  • the term "P+ type” or “N+ type” means that the doping concentration is higher than that of the P type or N type
  • the term “P-type” or “N- type” means that the doping concentration is lower than that of the P type or N type
  • the term P++ type or N++ type in this specification means that the doping concentration is higher than that of the P+ type or N+ type.
  • the unit system in this specification is the SI unit system unless otherwise specified. The unit of length is sometimes displayed in cm, but various calculations may be performed after converting to meters (m).
  • chemical concentration refers to the atomic density of impurities measured regardless of the state of electrical activation.
  • Chemical concentrations can be measured, for example, by secondary ion mass spectroscopy (SIMS).
  • the net doping concentrations mentioned above can be measured by the voltage-capacitance method (CV method).
  • the carrier concentration measured by the spreading resistance measurement method (SR method) may be used as the net doping concentration.
  • the carrier concentration measured by the CV method or SR method may be a value in thermal equilibrium.
  • the donor concentration is sufficiently higher than the acceptor concentration in the N-type region, the carrier concentration in the region may be used as the donor concentration.
  • the carrier concentration in that region may be used as the acceptor concentration.
  • the doping concentration of the N-type regions is sometimes referred to herein as the donor concentration
  • the doping concentration of the P-type regions is sometimes referred to as the acceptor concentration.
  • the peak value may be taken as the concentration of donors, acceptors or net doping in the region.
  • the average value of the concentration of donors, acceptors or net doping in the region may be used as the concentration of donors, acceptors or net doping.
  • atoms/cm 3 or /cm 3 are used to express concentration per unit volume. This unit is used for donor or acceptor concentrations, or chemical concentrations, within a semiconductor substrate. The atoms notation may be omitted.
  • the carrier concentration measured by the SR method may be lower than the donor or acceptor concentration.
  • the carrier mobility of the semiconductor substrate may be lower than the value in the crystalline state. A decrease in carrier mobility is caused by scattering of carriers due to disorder of the crystal structure due to lattice defects or the like.
  • the donor or acceptor concentration calculated from the carrier concentration measured by the CV method or the SR method may be lower than the chemical concentration of the element representing the donor or acceptor.
  • the donor concentration of phosphorus or arsenic as a donor or the acceptor concentration of boron (boron) as an acceptor in a silicon semiconductor is about 99% of these chemical concentrations.
  • the donor concentration of hydrogen serving as a donor in a silicon semiconductor is about 0.1% to 10% of the chemical concentration of hydrogen.
  • Each concentration herein may be a value at room temperature. As an example of the value at room temperature, the value at 300 K (Kelvin) (approximately 26.9° C.) may be used.
  • FIG. 1 is a top view showing an example of a semiconductor device 100 according to an embodiment.
  • FIG. 1 shows the positions of each member projected onto the upper surface of the semiconductor substrate 10 .
  • FIG. 1 only some members of the semiconductor device 100 are shown, and some members are omitted.
  • a semiconductor device 100 includes a semiconductor substrate 10 .
  • the semiconductor substrate 10 is a substrate made of a semiconductor material.
  • the semiconductor substrate 10 is a silicon substrate, but the material of the semiconductor substrate 10 is not limited to silicon.
  • the semiconductor substrate 10 has an edge 162 when viewed from above.
  • simply referring to a top view means viewing from the top side of the semiconductor substrate 10 .
  • the semiconductor substrate 10 of this example has two sets of edges 162 facing each other when viewed from above.
  • the X-axis and Y-axis are parallel to one of the edges 162 .
  • the Z-axis is perpendicular to the upper surface of the semiconductor substrate 10 .
  • An active portion 160 is provided on the semiconductor substrate 10 .
  • the active portion 160 is a region through which a main current flows in the depth direction between the upper and lower surfaces of the semiconductor substrate 10 when the semiconductor device 100 operates.
  • An emitter electrode is provided above the active portion 160, but is omitted in FIG.
  • the active section 160 is provided with a transistor section 70 including transistor elements such as IGBTs.
  • transistor sections 70 and diode sections including diode elements such as FWD (Free Wheel Diode) may be alternately arranged along a predetermined arrangement direction on the upper surface of semiconductor substrate 10 .
  • the arrangement direction is the X-axis direction.
  • the transistor section 70 has a P+ type collector region in a region in contact with the lower surface of the semiconductor substrate 10 .
  • a gate structure having an N++ type emitter region, a P ⁇ type base region, a gate conductive section and a gate insulating film is periodically arranged on the upper surface side of the semiconductor substrate 10.
  • the semiconductor device 100 may have one or more pads above the semiconductor substrate 10 .
  • the semiconductor device 100 of this example has a gate pad 164 .
  • Semiconductor device 100 may have pads such as an anode pad, a cathode pad, and a current sensing pad. Each pad is arranged near the edge 162 .
  • the vicinity of the edge 162 refers to a region between the edge 162 and the emitter electrode in top view.
  • each pad may be connected to an external circuit via a wiring such as a wire.
  • a gate potential is applied to the gate pad 164 .
  • Gate pad 164 is electrically connected to the conductive portion of the gate trench portion of active portion 160 .
  • the semiconductor device 100 includes a gate wiring 130 connecting the gate pad 164 and the gate trench portion. In FIG. 1, the gate wiring 130 is hatched with oblique lines.
  • the gate wiring 130 is arranged between the active portion 160 and the edge 162 of the semiconductor substrate 10 when viewed from above.
  • the gate wiring 130 of this example surrounds the active portion 160 when viewed from above.
  • a region surrounded by the gate wiring 130 in top view may be the active portion 160 .
  • the gate wiring 130 is connected to the gate pad 164 .
  • the gate wiring 130 is arranged above the semiconductor substrate 10 .
  • the gate wiring 130 may be a metal wiring containing aluminum or the like.
  • the outer well region 11 is provided so as to overlap with the gate wiring 130 . In other words, like the gate wiring 130, the outer well region 11 surrounds the active portion 160 when viewed from above. The outer well region 11 is also provided to extend with a predetermined width in a range that does not overlap with the gate wiring 130 .
  • the outer well region 11 is a region of the second conductivity type.
  • the peripheral well region 11 in this example is of P+ type (see FIG. 2).
  • the impurity concentration of outer well region 11 may be 5.0 ⁇ 10 17 atoms/cm 3 or more and 5.0 ⁇ 10 19 atoms/cm 3 or less.
  • the impurity concentration of outer well region 11 may be 2.0 ⁇ 10 18 atoms/cm 3 or more and 2.0 ⁇ 10 19 atoms/cm 3 or less.
  • the semiconductor device 100 may also include a temperature sensing section (not shown), which is a PN junction diode made of polysilicon or the like, and a current detecting section (not shown) that simulates the operation of the transistor section 70 provided in the active section 160.
  • a temperature sensing section (not shown)
  • a current detecting section (not shown) that simulates the operation of the transistor section 70 provided in the active section 160.
  • the semiconductor device 100 of this example includes an edge termination structure portion 90 between the active portion 160 and the edge 162 when viewed from above.
  • the edge termination structure 90 in this example is located between the peripheral gate line 130 and the edge 162 .
  • the edge termination structure 90 reduces electric field concentration on the upper surface side of the semiconductor substrate 10 .
  • Edge termination structure 90 may include at least one of a guard ring, a field plate, and a resurf annularly surrounding active portion 160 .
  • FIG. 2 is an enlarged view of area D in FIG.
  • a region D is a region including the transistor section 70 .
  • the semiconductor device 100 of this example includes a gate trench portion 40 , a dummy trench portion 30 , an outer peripheral well region 11 , an emitter region 12 and a contact region 15 provided inside the upper surface side of the semiconductor substrate 10 .
  • Each of the gate trench portion 40 and the dummy trench portion 30 is an example of the trench portion.
  • the semiconductor device 100 of this example includes emitter electrodes and gate wirings 130 provided above the upper surface of the semiconductor substrate 10 .
  • the emitter electrode and gate line 130 are provided separately from each other.
  • An interlayer insulating film is provided between the emitter electrode/gate wiring 130 and the upper surface of the semiconductor substrate 10 .
  • the emitter electrode, gate wiring 130 and interlayer insulating film are omitted.
  • the emitter electrode is provided above the gate trench portion 40 , the dummy trench portion 30 , the outer peripheral well region 11 , the emitter region 12 and the contact region 15 .
  • the emitter electrode contacts emitter region 12 and contact region 15 on the upper surface of semiconductor substrate 10 through contact holes.
  • the emitter electrode is connected to the dummy conductive portion in the dummy trench portion 30 through a contact hole provided in the interlayer insulating film.
  • the emitter electrode may be connected to the dummy conductive portion of the dummy trench portion 30 at the tip portion 31 of the dummy trench portion 30 in the Y-axis direction.
  • the gate wiring 130 is connected to the gate trench portion 40 through a contact hole provided in the interlayer insulating film.
  • the gate wiring 130 may be connected to the gate conductive portion of the gate trench portion 40 at the tip portion 41 of the gate trench portion 40 in the Y-axis direction. Gate wiring 130 is not connected to the dummy conductive portion in dummy trench portion 30 .
  • the emitter electrode is made of a material containing metal.
  • at least a partial region of the emitter electrode is made of aluminum or a metal alloy such as an aluminum-silicon alloy such as AlSi, AlSiCu.
  • the emitter electrode may have a barrier metal made of titanium, a titanium compound, or the like under the region made of aluminum or the like.
  • the contact hole may have a plug formed by embedding tungsten or the like so as to be in contact with the barrier metal and the aluminum or the like.
  • the transistor section 70 has a plurality of trench sections arranged in the arrangement direction.
  • trench portions are provided in the active portion 160 and the outer well region 11 on the upper surface of the semiconductor substrate 10 .
  • the trench portions are provided in a stripe shape in the top view of the transistor portion 70 .
  • one or more gate trench sections 40 and one or more dummy trench sections 30 are alternately provided along the arrangement direction.
  • One gate trench portion 40 and two dummy trench portions 30 may be alternately provided. Note that the two gate trench portions 40 may be provided adjacent to each other in at least a part of the region.
  • the gate trench portion 40 of this example may have two linear portions 39 extending along the extending direction perpendicular to the arrangement direction (trench portions linear along the extending direction) and a tip portion 41 connecting the two linear portions 39.
  • the drawing direction is the Y-axis direction.
  • At least a portion of the tip portion 41 is preferably provided in a curved shape when viewed from above.
  • the dummy trench portions 30 are provided between the straight portions 39 of the gate trench portions 40 .
  • One dummy trench portion 30 may be provided between the straight portions 39, or a plurality of dummy trench portions 30 may be provided. In this example, two dummy trench portions 30 are provided between each straight portion 39 . Note that the dummy trench portion 30 may not be provided between the straight portions 39 in at least a part of the region.
  • the dummy trench portion 30 may have a linear shape extending in the extending direction, and may have a linear portion 29 and a tip portion 31 like the gate trench portion 40 . In this example, each dummy trench portion 30 has a straight portion 29 and a tip portion 31 .
  • the diffusion depth of the outer peripheral well region 11 may be deeper than the depths of the gate trench portion 40 and the dummy trench portion 30 .
  • Y-axis direction ends of the gate trench portion 40 and the dummy trench portion 30 are provided in the outer peripheral well region 11 when viewed from above. That is, the bottom of each trench in the depth direction is covered with the outer well region 11 at the end of each trench in the Y-axis direction. As a result, electric field concentration at the bottom of each trench can be relaxed.
  • the semiconductor device 100 may include the gate trench portion 40 or the dummy trench portion 30 that is entirely provided in the outer peripheral well region 11 when viewed from above.
  • a mesa portion is provided between each trench portion in the arrangement direction.
  • the mesa portion refers to a region sandwiched between trench portions inside the semiconductor substrate 10 .
  • the upper end of the mesa portion is the upper surface of the semiconductor substrate 10 .
  • the depth position of the lower end of the mesa portion is the same as the depth position of the lower end of the trench portion.
  • the mesa portion of this example extends in the extension direction (Y-axis direction) along the trench on the upper surface of the semiconductor substrate 10 .
  • the transistor portion 70 is provided with a mesa portion 60 and a wide mesa portion 62 .
  • Each mesa portion 60 may be provided with at least one of the first conductivity type emitter region 12 and the second conductivity type contact region 15 .
  • the emitter region 12 in this example is of N++ type and the contact region 15 is of P++ type.
  • the emitter region 12 and the contact region 15 may be provided between the base region and the upper surface of the semiconductor substrate 10 in the depth direction.
  • the mesa width of the wide mesa portion 62 is larger than the mesa width of the mesa portion 60 .
  • the mesa width is the interval between trench portions in the arrangement direction (X-axis direction).
  • the mesa width of the mesa portion 60 is expressed as the first trench interval
  • the mesa width of the wide mesa portion 62 is expressed as the second trench interval.
  • Each wide mesa portion 62 may be provided with a contact region 15 of the second conductivity type.
  • the mesa portion 60 of the transistor portion 70 has the emitter region 12 exposed on the upper surface of the semiconductor substrate 10 .
  • the emitter region 12 is provided in contact with the gate trench portion 40 .
  • a contact region 15 exposed to the upper surface of the semiconductor substrate 10 may be provided in the mesa portion 60 in contact with the gate trench portion 40 .
  • the contact region 15 is exposed on the upper surface of the semiconductor substrate 10 in the mesa portion 60 and arranged closest to the gate wiring 130 .
  • the emitter region 12 and the contact region 15 may also be provided in the wide mesa portion 62 as well. In FIG. 2, the contact region 15 is provided at the wide mesa portion 62 .
  • Each of the contact region 15 and the emitter region 12 in the mesa portion 60 is provided from one trench portion to the other trench portion in the X-axis direction.
  • the contact regions 15 and the emitter regions 12 of the mesa portion 60 are alternately arranged along the extension direction (Y-axis direction) of the trench portion.
  • the contact region 15 in the wide mesa portion 62 is provided from one trench portion to the other trench portion in the X-axis direction.
  • the contact regions 15 and the emitter regions 12 of the mesa portion 60 may be provided in stripes along the extending direction (Y-axis direction) of the trench portion.
  • an emitter region 12 is provided in a region in contact with the trench portion, and a contact region 15 is provided in a region sandwiched between the emitter regions 12 .
  • the edge termination structure 90 is provided with a guard ring 92 .
  • Edge termination structure 90 may be provided with a plurality of guard rings 92 .
  • the guard ring 92 is a region of the second conductivity type.
  • the impurity concentration of guard ring 92 may be the same as that of outer well region 11 .
  • the active portion 160 has a central portion 170 and an outer peripheral portion 180 .
  • Central portion 170 has emitter region 12 .
  • Peripheral portion 180 surrounds central portion 170 .
  • the outer peripheral portion 180 surrounds the central portion 170 in top view.
  • the boundary between the central portion 170 and the outer peripheral portion 180 may be the emitter region 12 closest to the outer peripheral well region 11 in the X-axis direction or the Y-axis direction.
  • a contact hole is provided above each mesa portion 60 and wide mesa portion 62 of the central portion 170 .
  • the contact hole in this example is provided above each region of the contact region 15 and the emitter region 12 .
  • the contact hole may be arranged in the center of the mesa portion 60 in the arrangement direction (X-axis direction).
  • the contact hole may be arranged in the center of the wide mesa portion 62 in the arrangement direction (X-axis direction). In this example, contact holes are omitted.
  • the first bottom region 182 is a P-type region that spans at least two trench portions.
  • the second bottom region 184 is a P ⁇ type region provided at the bottom of one trench.
  • the second bottom region 184 is provided in the trench portion sandwiched between the wide mesa portions 62 .
  • the first bottom region 182 is provided in the trench portion sandwiched between the mesa portions 60 and the trench portion sandwiched between the mesa portion 60 and the wide mesa portion 62 .
  • the first bottom region 182 and the second bottom region 184 are spaced apart. That is, the first bottom region 182 and the second bottom region 184 are not electrically connected.
  • FIG. 3 is a diagram showing an example of the ee cross section in FIG.
  • the ee section is the XZ plane passing through the emitter region 12 of the central portion 170 . Note that the dimensions in FIG. 3 do not necessarily match the dimensions in FIG.
  • the semiconductor device 100 of this example has a semiconductor substrate 10, an interlayer insulating film 38, an emitter electrode 52 and a collector electrode 24 in the cross section.
  • the interlayer insulating film 38 is provided on the upper surface 21 of the semiconductor substrate 10 .
  • the interlayer insulating film 38 is a film including at least one layer of an insulating film such as silicate glass doped with an impurity such as boron or phosphorus, a thermal oxide film, and other insulating films.
  • the contact hole 54 described with reference to FIG. 2 is provided in the interlayer insulating film 38 .
  • a contact hole 54 is partially provided above the outer well region 11 to connect the outer well region 11 to the emitter electrode 52 .
  • the emitter electrode 52 is provided above the interlayer insulating film 38 . Emitter electrode 52 is in contact with top surface 21 of semiconductor substrate 10 through contact hole 54 in interlayer insulating film 38 . Note that the emitter electrode 52 does not have to be provided above the peripheral well region 11 .
  • a gate wiring 130 may be provided above the outer well region 11 .
  • a gate polysilicon 46 may be provided under the gate wiring 130 .
  • the collector electrode 24 is provided on the bottom surface 23 of the semiconductor substrate 10 .
  • Emitter electrode 52 and collector electrode 24 are made of a metal material such as aluminum.
  • the direction (Z-axis direction) connecting the emitter electrode 52 and the collector electrode 24 is referred to as the depth direction.
  • Each of the mesa portion 60 and the wide mesa portion 62 is provided with the base region 14 of the second conductivity type.
  • Emitter region 12 and contact region 15 are provided between top surface 21 of semiconductor substrate 10 and base region 14 .
  • the base region 14 in this example is P-type.
  • the semiconductor substrate 10 has a first conductivity type drift region 18 .
  • the drift region 18 in this example is N-type or N-type.
  • the N++ type emitter region 12 and the P ⁇ type base region 14 are provided in order from the upper surface 21 side of the semiconductor substrate 10. As shown in FIG. A drift region 18 is provided below the base region 14 .
  • the mesa portion 60 may be provided with an N+ type accumulation region 16 . Accumulation region 16 is disposed between base region 14 and drift region 18 .
  • the emitter region 12 is exposed on the upper surface 21 of the semiconductor substrate 10 and provided in contact with the gate trench portion 40 .
  • the emitter region 12 may be in contact with trench portions on both sides of the mesa portion 60 .
  • Emitter region 12 has a higher doping concentration than drift region 18 .
  • a base region 14 is provided below the emitter region 12 .
  • the base region 14 in this example is provided in contact with the emitter region 12 .
  • the base region 14 may contact trench portions on both sides of the mesa portion 60 .
  • the impurity concentration peak of the base region 14 is, for example, 2.5 ⁇ 10 17 atoms/cm 3 .
  • the impurity concentration of base region 14 may be 5.0 ⁇ 10 16 atoms/cm 3 or more and 1.0 ⁇ 10 18 atoms/cm 3 or less.
  • the base region 14 may be in contact with trench portions on both sides of the wide mesa portion 62 .
  • the accumulation region 16 is provided below the base region 14 .
  • the accumulation region 16 is an N+ type region with a higher doping concentration than the drift region 18 .
  • Accumulation region 16 may have a concentration peak of donors, such as phosphorus or hydrogen donors.
  • IE effect carrier injection promoting effect
  • the accumulation region 16 may be provided so as to cover the entire bottom surface of the base region 14 in each mesa portion 60 .
  • the P++ type contact region 15 and the P ⁇ type base region 14 are provided in order from the upper surface 21 side of the semiconductor substrate 10. As shown in FIG. Similarly, in the wide mesa portion 62 of the outer peripheral portion 180 , the P++ type contact region 15 and the P ⁇ type base region 14 may be provided in order from the upper surface 21 side of the semiconductor substrate 10 . A drift region 18 is provided below the base region 14 .
  • the accumulation region 16 may be provided in the mesa portion 60 of the outer peripheral portion 180 .
  • the accumulation region 16 may be provided in the wide mesa portion 62 of the outer peripheral portion 180 .
  • An N+ type buffer region 20 may be provided under the drift region 18 .
  • the doping concentration of buffer region 20 is higher than the doping concentration of drift region 18 .
  • Buffer region 20 may have a concentration peak with a higher doping concentration than drift region 18 .
  • the doping concentration of the concentration peak refers to the doping concentration at the apex of the concentration peak.
  • an average value of doping concentrations in a region where the doping concentration distribution is substantially flat may be used as the doping concentration of the drift region 18.
  • the buffer region 20 may be formed by ion-implanting hydrogen (protons) or an N-type dopant such as phosphorus.
  • the buffer region 20 of this example is formed by implanting hydrogen ions.
  • the buffer region 20 may function as a field stop layer that prevents the depletion layer extending from the bottom end of the base region 14 from reaching the P+ type collector region 22 .
  • a P+ type collector region 22 is provided below the buffer region 20 .
  • the acceptor concentration of collector region 22 is higher than the acceptor concentration of base region 14 .
  • Collector region 22 may contain the same acceptor as base region 14 or may contain a different acceptor.
  • the acceptor of the collector region 22 is boron, for example. Elements that serve as acceptors are not limited to the above examples.
  • the collector region 22 is exposed on the bottom surface 23 of the semiconductor substrate 10 and connected to the collector electrode 24 .
  • Collector electrode 24 may contact the entire bottom surface 23 of semiconductor substrate 10 .
  • Emitter electrode 52 and collector electrode 24 are made of a metal material such as aluminum.
  • One or more gate trench portions 40 and one or more dummy trench portions 30 are provided on the upper surface 21 side of the semiconductor substrate 10 .
  • Each trench extends from the upper surface 21 of the semiconductor substrate 10 through the base region 14 and reaches the drift region 18 .
  • the contact region 15 and/or the accumulation region 16 are provided, each trench also penetrates these doping regions and reaches the drift region 18.
  • FIG. The fact that the trench penetrates the doping region is not limited to the order of forming the doping region and then forming the trench.
  • a structure in which a doping region is formed between the trench portions after the trench portions are formed is also included in the structure in which the trench portion penetrates the doping regions.
  • the gate trench portion 40 has a gate trench provided in the upper surface 21 of the semiconductor substrate 10, a gate insulating film 42 and a gate conductive portion 44.
  • a gate insulating film 42 is provided to cover the inner wall of the gate trench.
  • the gate insulating film 42 may be formed by oxidizing or nitriding the semiconductor on the inner wall of the gate trench.
  • the gate conductive portion 44 is provided inside the gate insulating film 42 inside the gate trench. That is, the gate insulating film 42 insulates the gate conductive portion 44 and the semiconductor substrate 10 from each other.
  • the gate conductive portion 44 is formed of a conductive material such as polysilicon.
  • the gate conductive portion 44 may be provided longer than the base region 14 in the depth direction.
  • the gate trench portion 40 in the cross section is covered with the interlayer insulating film 38 on the upper surface 21 of the semiconductor substrate 10 .
  • the gate conductive portion 44 is electrically connected to the gate wiring 130 .
  • a predetermined gate voltage is applied to the gate conductive portion 44 , a channel is formed by an electron inversion layer in the surface layer of the interface contacting the gate trench portion 40 in the base region 14 .
  • the dummy trench portion 30 may have the same structure as the gate trench portion 40 in the cross section.
  • the dummy trench section 30 has a dummy trench provided in the upper surface 21 of the semiconductor substrate 10 , a dummy insulating film 32 and a dummy conductive section 34 .
  • the dummy conductive portion 34 is electrically connected to the emitter electrode 52 .
  • a dummy insulating film 32 is provided to cover the inner wall of the dummy trench.
  • the dummy conductive portion 34 is provided inside the dummy trench and inside the dummy insulating film 32 .
  • the dummy insulating film 32 insulates the dummy conductive portion 34 from the semiconductor substrate 10 .
  • the dummy conductive portion 34 may be made of the same material as the gate conductive portion 44 .
  • the dummy conductive portion 34 is made of a conductive material such as polysilicon.
  • the dummy conductive portion 34 may have the same length as the gate conductive portion 44 in the depth direction.
  • the gate trench portion 40 and the dummy trench portion 30 of this example are covered with an interlayer insulating film 38 on the upper surface 21 of the semiconductor substrate 10 .
  • the bottoms of the dummy trench portion 30 and the gate trench portion 40 may be curved (curved in cross section) convex downward.
  • the bottom region of the second conductivity type is provided at the bottom of the trench.
  • the central portion 170 is provided with a first bottom region 182-1 of the second conductivity type at the bottom of the trench portion.
  • the first bottom region 182-1 is the first bottom region 182 provided closer to the central portion 170 than the first bottom region 182-2.
  • the first bottom region 182-1 in this example is P-type.
  • a first bottom region 182-1 covers the bottom of the trench.
  • a first bottom region 182-1 spans the bottoms of at least two trench portions.
  • a first bottom region 182-1 may be provided below the base region .
  • the provision of the second conductivity type first bottom region 182-1 makes it easier to control the slope of the reverse recovery voltage of the FWD. Therefore, turn-on loss can be reduced. Also, the breakdown voltage can be improved by providing the first bottom region 182-1.
  • the outer peripheral portion 180 is provided with a first bottom region 182-2 of the second conductivity type at the bottom of the trench portion.
  • the first bottom region 182-2 is the first bottom region 182 provided closer to the outer peripheral portion 180 than the first bottom region 182-1.
  • the first bottom region 182-2 in this example is P-type.
  • a first bottom region 182-2 covers the bottom of the trench.
  • the first bottom region 182-2 may be provided toward the first bottom region 182-1. That is, the first bottom region 182-2 may be provided at the same depth in the depth direction of the semiconductor substrate 10 as the first bottom region 182-1.
  • the first bottom region 182-2 is electrically connected to the outer well region 11. As shown in FIG. In this example, the first bottom region 182-2 is in direct contact with the outer well region 11. As shown in FIG. Therefore, the electric field concentration at the boundary between the outer peripheral well region 11 and the first bottom region 182-2 can be relaxed, and the avalanche resistance at turn-off can be improved.
  • the first bottom region 182-1 and the first bottom region 182-2 are provided apart. That is, at least part of the outer peripheral portion 180 is not provided with a bottom region. Since the first bottom region 182-1 and the first bottom region 182-2 are provided apart from each other, it is possible to prevent the first bottom region 182-1 and the peripheral well region 11 from having the same potential.
  • the first bottom region 182-1 may be electrically floating.
  • the first bottom region 182-1 is electrically floating if it is not electrically connected to any electrode.
  • the impurity concentration of the first bottom region 182-1 and the first bottom region 182-2 may be the same. By making the impurity concentration of the first bottom region 182-1 and the first bottom region 182-2 the same, the manufacturing process can be made the same. Also, the impurity concentration of the first bottom region 182-2 may be higher than the impurity concentration of the first bottom region 182-1. By making the impurity concentration of the first bottom region 182-2 higher than that of the first bottom region 182-1, the effect of alleviating local electric field concentration is increased.
  • the impurity concentration of the outer peripheral well region 11 may be higher than that of the first bottom region 182-2. By making the impurity concentration of the outer peripheral well region 11 higher than that of the first bottom region 182-2, it is possible to prevent the electric field distribution from becoming steep.
  • the impurity concentration peak of each bottom region is, for example, 4.0 ⁇ 10 15 atoms/cm 3 .
  • the impurity concentration peak of each bottom region may be 3.0 ⁇ 10 14 atoms/cm 3 or more and 3.0 ⁇ 10 16 atoms/cm 3 or less.
  • the dose of ions implanted into each bottom region may be 5.0 ⁇ 10 11 ion/cm 2 or more and 5.0 ⁇ 10 13 ion/cm 2 or less.
  • the active static voltage of the IGBT is unbalanced depending on the presence or absence of the bottom region in the region (region 202) where the trench has a bottom region and in the region (region 204) where the trench does not have a bottom region.
  • the static breakdown voltage of the region 204 is lower than that of the region 202 by about 5%.
  • the difference in static withstand voltage is estimated to be several tens to 100V.
  • the clamp breakdown voltage of region 204 is also lower than that of region 202 . Due to the breakdown voltage imbalance, there is a high possibility that the switching breakdown of the IGBTs will occur intensively in the region 204 .
  • the active portion 160 has a first region 192 and a second region 194 .
  • the first region 192 is a region in which trench portions are arranged at a first trench interval L1 in the arrangement direction.
  • the second region 194 is a region in which the trench portions are arranged in the arrangement direction at a second trench interval L2 larger than the first trench interval L1.
  • the first regions 192 are provided in the central portion 170 and the outer peripheral portion 180 .
  • the second region 194 is provided on the outer peripheral portion 180 .
  • the bottom region in the first region 192 When forming the bottom region in the first region 192, an impurity such as boron is implanted into the trench. After that, heat treatment is performed to diffuse boron.
  • the first region 192 has a smaller trench spacing than the second region 194 . Therefore, when boron is diffused, bottom regions provided in adjacent trench portions are connected. Therefore, the first region 192 is formed with a first bottom region 182 extending over at least two trench portions.
  • the first region 192 corresponds to the mesa portion 60 and the second region 194 corresponds to the wide mesa portion 62 .
  • the bottom region is formed in the second region 194. since the second region 194 has a larger trench interval than the first region 192, the bottom regions provided in the adjacent trench portions are not connected when boron is diffused. Therefore, in the second region 194, a second bottom region 184 provided at the bottom of one trench is formed. By providing the second bottom region 184, breakdown voltage imbalance in the active portion 160 can be reduced. In addition, since the second bottom region 184 is provided at the bottom of one trench, it is possible to prevent the first bottom region 182-1 and the peripheral well region 11 from having the same potential. Therefore, turn-on loss can be reduced.
  • the second trench interval L2 may be 1.3 times or more and 8 times or less as large as the first trench interval L1.
  • the second trench interval L2 may be 1.5 times or more and 6 times or less as large as the first trench interval L1.
  • the second trench spacing L2 may be two times or more and four times or less the first trench spacing L1.
  • the first trench interval L1 is, for example, 0.4 ⁇ m or more and 2.0 ⁇ m or less.
  • the second trench interval L2 is, for example, 0.8 ⁇ m or more and 8.0 ⁇ m or less.
  • the second region 194 includes the gate trench portion 40 . Also, the second bottom region 184 is provided at the bottom of the gate trench portion 40 . Since the second region 194 includes the gate trench portion 40 , current can easily flow through the wide mesa portion 62 .
  • the second region 194 includes the dummy trench portion 30 . Also, the second bottom region 184 is provided at the bottom of the dummy trench portion 30 . Even with such a configuration, the breakdown voltage imbalance can be eliminated.
  • the second region 194 may be provided with at least two trench portions.
  • a second bottom region 184 may be provided at the bottom of each of the two trench portions.
  • the second region 194 includes one gate trench portion 40 and one dummy trench portion 30 in this example, it is not limited to this example.
  • second region 194 may include only one gate trench portion 40 .
  • the second region 194 may include only one dummy trench portion 30 .
  • Second region 194 may include one or more gate trench portions 40 and one or more dummy trench portions 30 .
  • the second region 194 is sandwiched between two first regions 192 in the arrangement direction.
  • the second region 194 is sandwiched between the two first regions 192 in the X-axis direction. Since the second region 194 is sandwiched between the two first regions 192, it is possible to prevent electrical connection between the first bottom regions 182-1 and 182-2.
  • the first bottom region 182 - 2 provided in one of the two first regions 192 may be electrically connected to the outer well region 11 .
  • the second bottom region 184 is not provided at the center C of the wide mesa portion 62 in the arrangement direction. Since the second bottom region 184 is not provided at the center C of the wide mesa portion 62 in the arrangement direction, it is possible to prevent the second bottom region 184 from being connected to another adjacent second bottom region 184 . In this example, part of the drift region 18 is provided between two second bottom regions 184 adjacent in the arrangement direction. Therefore, two second bottom regions 184 adjacent in the arrangement direction are not connected.
  • the second trench interval L2 may be larger than the length W1 of the second bottom regions 184 in the arrangement direction.
  • the second trench spacing L2 may be greater than 1.6 times the length W1 of the second bottom regions 184 in the arrangement direction.
  • the second bottom region 184 covers the bottom of the trench. That is, the length W1 in the arrangement direction of the second bottom region 184 may be greater than the length W2 in the arrangement direction of the trench portions.
  • the length W2 in the arrangement direction of the trench may be the length in the arrangement direction of the bottom of the trench. Since the second bottom region 184 covers the bottom of the trench, the hole current can be dispersed and current concentration can be prevented.
  • the impurity concentration of the second bottom region 184 and the first bottom region 182 may be the same. By making the impurity concentration of the first bottom region 182 and the second bottom region 184 the same, the manufacturing process can be made the same. The impurity concentrations of the second bottom region 184 and the first bottom region 182 may be different. Also, the second bottom region 184 may be provided toward the first bottom region 182 . That is, the second bottom region 184 may be provided at the same depth as the first bottom region 182 in the depth direction of the semiconductor substrate 10 .
  • the distance L7 between the second bottom regions 184 adjacent in the arrangement direction may be 0.1 ⁇ m or more and 10 ⁇ m or less.
  • the distance between the second bottom region 184 and the first bottom region 182 adjacent in the arrangement direction may be 0.1 ⁇ m or more and 10 ⁇ m or less.
  • FIG. 4 is a diagram showing an example of the ff section in FIG.
  • the ff cross section is the YZ plane passing through the tip portion 41 of the gate trench portion 40 and the tip portion 31 of the dummy trench portion 30 . Note that the dimensions in FIG. 4 do not necessarily match the dimensions in FIG.
  • the semiconductor device 100 of this example has a semiconductor substrate 10, an interlayer insulating film 38, an emitter electrode 52, a collector electrode 24 and a gate wiring 130 in the cross section.
  • the gate trench portion 40 is connected to the gate wiring 130 .
  • a gate polysilicon 46 may be provided under the gate wiring 130 .
  • the dummy trench portion 30 is connected to the emitter electrode 52 through the contact hole 56 .
  • a dummy polysilicon 36 may be provided under the emitter electrode 52 .
  • the first bottom region 182-2 may be provided at the same depth as the first bottom region 182-1 in the depth direction of the semiconductor substrate 10, as in FIG.
  • FIG. 5 is a diagram showing an example of a gg section in FIG. This is the YZ plane passing through the straight portion 29 of the dummy trench portion 30 . Note that the dimensions in FIG. 5 do not necessarily match the dimensions in FIG.
  • the semiconductor device 100 of this example has a semiconductor substrate 10, an interlayer insulating film 38, an emitter electrode 52, a collector electrode 24 and a gate wiring 130 in the cross section.
  • an interlayer insulating film 38 is provided between the emitter electrode 52 and the dummy trench portion 30 .
  • the first bottom region 182-2 may be provided at the same depth as the first bottom region 182-1 in the depth direction of the semiconductor substrate 10, as in FIG.
  • FIG. 6 and 7 are diagrams showing an example of a method for manufacturing the semiconductor device 100.
  • the method of manufacturing the semiconductor device 100 includes a trench formation step S301, a resist formation step S302, an ion implantation step S303, a resist removal step S304, a gate conductive portion formation step S305, and a heat treatment step S306.
  • FIG. 6 describes a trench formation step S301, a resist formation step S302 and an ion implantation step S303.
  • FIG. 7 describes the resist removing step S304, the gate conductive part forming step S305 and the heat treatment step S306.
  • trenches 43 are formed in the semiconductor substrate 10. As shown in FIG. Trench 43 may be formed by a known method. The trench 43 may be formed by etching. In this example, the mesa portion 60 and the wide mesa portion 62 are formed by forming the trench 43 . A sacrificial oxide film 206 may be provided in the trench 43 , the mesa portion 60 and the wide mesa portion 62 .
  • a resist 208 is formed above the semiconductor substrate 10. As shown in FIG.
  • the resist 208 may be formed by a known method such as photolithography.
  • the resist 208 may be exposed and developed.
  • the resist 208 is not provided in the ion implantation step S303 in this cross section, the resist 208 may be provided in other cross sections.
  • Ions are implanted into the semiconductor substrate 10 in the ion implantation step S303.
  • boron is implanted into the semiconductor substrate 10 .
  • the acceleration energy for ion implantation is, for example, 100 keV.
  • an implantation region 210 is formed at the bottom of trench 43 .
  • the bottom region can be formed by thermally treating implanted region 210 .
  • the resist 208 is removed.
  • the resist 208 may be ashed. Note that the sacrificial oxide film 206 may be removed in the resist removing step S304.
  • the gate conductive portion 44 is formed inside the trench 43 .
  • the gate conductor 44 may be polysilicon or the like.
  • a gate insulating film 42 may be provided between the gate conductive portion 44 and the trench 43 .
  • the gate insulating film 42 may be provided on the mesa portion 60 and the wide mesa portion 62 .
  • the semiconductor substrate 10 is heat treated.
  • the semiconductor substrate 10 is heat-treated after ion implantation into the regions for forming the emitter region 12, the base region 14, the accumulation region 16, and the contact region 15 (not shown).
  • the first bottom region 182 is formed in the mesa portion 60 because the bottom regions provided in the adjacent trench portions are connected when boron is diffused.
  • the wide mesa portion 62 when the boron is diffused, the bottom regions provided in the adjacent trench portions are not connected, so that the second bottom region 184 is formed.
  • FIG. 8 is a diagram showing an example of arrangement of the resist 208 provided in the resist formation step S302.
  • the resist 208 is arranged in the region D of FIG.
  • the resist 208 may have a length in the arrangement direction.
  • the resist 208 may be provided on the outer peripheral portion 180 .
  • FIG. 9 is a diagram showing an example of arrangement of the resist 208 provided in the resist formation step S302.
  • the resist 208 is arranged in the region E of FIG.
  • the arrangement of each component in region E may be the reverse of the arrangement of each component in region D with respect to the Y-axis.
  • the resist 208 may have a longitudinal dimension in the arrangement direction.
  • the resist 208 may be provided on the outer peripheral portion 180 .
  • the resist 208 may be provided so as not to connect the first bottom region 182 (first bottom region 182-1 in FIG. 3) provided on the central portion 170 side and the first bottom region 182 (first bottom region 182-2 in FIG. 3) provided on the outer peripheral portion 180 side. Resist 208 may terminate at wide mesa 62 . In this example, the resist 208 is continuously provided from the wide mesa portion 62 in FIG. 8 to the wide mesa portion 62 in FIG.
  • FIG. 10 is a diagram showing another example of the ee cross section in FIG. FIG. 10 differs from FIG. 3 in that the first bottom region 182-2 is provided wider than the first bottom region 182-1 in the depth direction of the semiconductor substrate 10.
  • FIG. Other configurations in FIG. 10 may be the same as in FIG.
  • the first bottom region 182-2 is wider on the lower surface 23 side than the first bottom region 182-1, and has substantially the same depth as the outer well region 11.
  • the first bottom region 182-2 may be provided wider than the second bottom region 184 in the depth direction of the semiconductor substrate 10. As shown in FIG.
  • FIG. 11 is a diagram showing another example of the ee cross section in FIG. FIG. 11 differs from FIG. 3 in the configuration of the storage area 16 .
  • Other configurations in FIG. 11 may be the same as in FIG.
  • a portion of the accumulation region 16 is provided between two second bottom regions 184 adjacent in the arrangement direction. Even with such a configuration, the breakdown voltage imbalance in the active portion 160 can be reduced.
  • the upper end of the second bottom region 184 and the lower end of the accumulation region 16 may be in contact with each other in the depth direction of the semiconductor substrate 10 .
  • the resistance of the semiconductor device 100 can be improved.
  • the upper end of the first bottom region 182-1 and the lower end of the accumulation region 16 may be in contact with each other in the depth direction of the semiconductor substrate 10.
  • FIG. 12 is a diagram showing another example of the ee cross section in FIG. FIG. 12 differs from FIG. 11 in the configuration of the accumulation region 16 .
  • Other configurations in FIG. 12 may be the same as in FIG.
  • the accumulation area 16 provided in the first area 192 is assumed to be an accumulation area 16-1
  • the accumulation area 16 provided in the second area 194 is assumed to be an accumulation area 16-2.
  • the doping concentration of the accumulation region 16-2 provided in the second region 194 may be lower than the doping concentration of the accumulation region 16-1 provided in the first region 192.
  • FIG. 13 is a diagram showing another example of the ee cross section in FIG. FIG. 13 differs from FIG. 3 in the configuration of contact holes 54 .
  • Other configurations in FIG. 13 may be the same as in FIG.
  • the contact hole 54 provided above the first region 192 is referred to as contact hole 54-1
  • the contact hole 54 provided above the second region 194 is referred to as contact hole 54-2.
  • the opening width W3 of the contact hole 54-2 provided above the second region 194 may be larger than the opening width W4 of the contact hole 54-1 provided above the first region 192.
  • the opening width W3 of the contact hole 54-2 is the same as the second trench spacing L2 (see FIG. 3).
  • FIG. 14 is a top view showing an example of a semiconductor device 200 according to another embodiment.
  • FIG. 14 differs from FIG. 2 in that the wide mesa portion 62 is provided in the central portion 170 .
  • Other configurations in FIG. 14 may be the same as in FIG.
  • the wide mesa portion 62 in this example is provided in the central portion 170 . Accordingly, a second bottom region 184 can be formed in the central portion 170 . Therefore, the breakdown voltage imbalance of the semiconductor device 200 can be adjusted.
  • the trench portion in which the second bottom region 184 is provided is the dummy trench portion 30 .
  • the trench portion in which the second bottom region 184 is provided may be the gate trench portion 40 .
  • a plurality of second bottom regions 184 may also be formed in the central portion 170 .
  • the trench spacing of the wide mesa portion 62 provided in the central portion 170 may be the same as or different from the trench spacing of the wide mesa portion 62 provided in the outer peripheral portion 180 .
  • the area ratio between the emitter region 12 and the contact region 15 in the wide mesa portion 62 provided in the central portion 170 is the same as the area ratio between the emitter region 12 and the contact region 15 in the mesa portion 60 provided in the central portion 170 .
  • the area ratio of the emitter region 12 and the contact region 15 is, for example, the area of the emitter region 12/the area of the contact region 15 in a unit length in the extending direction.
  • the emitter region 12 and the contact region 15 are provided from one trench portion to the other trench portion in the X-axis direction, so the area ratio between the emitter region 12 and the contact region 15 is the length of one emitter region 12 in the extending direction/the length of one contact region 15 in the extending direction.
  • FIG. 15 is a top view showing an example of a semiconductor device 300 according to another embodiment. 15 differs from FIG. 14 in the configuration of the emitter region 12 and the contact region 15 provided in the wide mesa portion 62. FIG. Other configurations in FIG. 15 may be the same as in FIG.
  • the area ratio of the emitter region 12 and the contact region 15 in the wide mesa portion 62 provided in the central portion 170 is different from the area ratio of the emitter region 12 and the contact region 15 in the mesa portion 60 provided in the central portion 170 .
  • the area ratio of the emitter region 12 and the contact region 15 in the wide mesa portion 62 provided in the central portion 170 is smaller than the area ratio of the emitter region 12 and the contact region 15 in the mesa portion 60 provided in the central portion 170 .
  • the length of one emitter region 12 in the extending direction of the wide mesa portion 62 is L3, and the length of one contact region 15 in the extending direction of the wide mesa portion 62 is L4.
  • the length of one emitter region 12 in the extending direction of the mesa portion 60 is L5, and the length of one contact region 15 in the extending direction of the mesa portion 60 is L6.
  • L3/L4 may be smaller than L5/L6. That is, the wide mesa portion 62 provided in the central portion 170 may be provided with more contact regions 15 than the mesa portion 60 provided in the central portion 170 . Even with such a configuration, it is possible to improve hole extraction and suppress latch-up of the semiconductor device 300 .
  • FIG. 16 is a diagram showing an example of a semiconductor device 400 according to a comparative example.
  • FIG. 16 differs from FIG. 3 in that the wide mesa 62 and the second bottom region 184 are not provided.
  • Other configurations in FIG. 16 may be the same as in FIG.
  • FIG. 17 is a diagram showing an example of a semiconductor device 500 according to a comparative example.
  • FIG. 17 differs from FIG. 16 in that the first bottom region 182 is not provided.
  • Other configurations in FIG. 17 may be the same as in FIG.
  • FIG. 18 is a diagram showing an example of a semiconductor device 600 according to a comparative example.
  • FIG. 18 differs from FIG. 16 in that the first bottom region 182-1 and the first bottom region 182-2 are connected.
  • Other configurations in FIG. 18 may be the same as in FIG.
  • the boundary between first bottom region 182-1 and first bottom region 182-2 may be the boundary between central portion 170 and peripheral portion 180.
  • FIG. 18 is a diagram showing an example of a semiconductor device 600 according to a comparative example.
  • FIG. 18 differs from FIG. 16 in that the first bottom region 182-1 and the first bottom region 182-2 are connected.
  • Other configurations in FIG. 18 may be the same as in FIG.
  • the boundary between first bottom region 182-1 and first bottom region 182-2 may be the boundary between central portion 170 and peripheral portion 180.
  • FIG. 19 is a diagram showing the relationship between the forward current of the FWD and the slope of the reverse recovery voltage at room temperature.
  • the forward current is shown as a ratio when the rated current is 1.
  • the external gate resistance is adjusted so that the slope of the reverse recovery voltage is the same (approximately 5 kV/ ⁇ sec) when the forward current is 5 to 10% (when the current is low).
  • the semiconductor device 100 can keep the slope of the reverse recovery voltage of the FWD at the same level even when the forward current is changed. Therefore, when the forward current is 100% (at the rated current), the turn-on speed of the IGBT side does not slow down and can be maintained at the same high speed as when the forward current is 5 to 10% (at the low current), so turn-on loss can be reduced.
  • FIG. 20 is a diagram showing the relationship between the maximum value of the slope of the reverse recovery voltage of the FWD (at low current at room temperature) and the turn-on loss (at rated current at high temperature).
  • FIG. 20 can be obtained by plotting the maximum value of the slope of the reverse recovery voltage on the FWD side and the turn-on loss on the IGBT side on a one-to-one basis while changing the external gate resistance. From FIG. 20, when comparing the semiconductor device 100 and the semiconductor device 500 with the maximum value of the slope of the reverse recovery voltage of the FWD being 5 kV/ ⁇ sec, the turn-on loss can be reduced by approximately 50%.
  • FIG. 21 is a diagram showing IV characteristics of the collector current and the collector voltage when the gate voltage of the semiconductor device 100 and the semiconductor device 500 is 0 V (OFF).
  • the collector voltage is shown as a ratio when the semiconductor device 500 is set to 1.
  • FIG. 21 since the semiconductor device 100 has the bottom region, the breakdown voltage can be improved as compared with the semiconductor device 500 .
  • FIG. 22 is a diagram showing the IV characteristics of the collector current and collector voltage when the semiconductor device 100 and the semiconductor device 600 have a gate voltage of 15 V (ON). As shown in FIG. 22, the semiconductor device 600 does not operate when the first bottom region 182-1 and the first bottom region 182-2 are connected.
  • FIG. 23 is a diagram showing IV characteristics of the collector current and collector voltage of the semiconductor device 500 and the semiconductor device 600.
  • FIG. 23 As shown in FIG. 23, when the first bottom region 182-1 and the first bottom region 182-2 are connected in the semiconductor device 600, a jump occurs in the IV characteristics. Jumping can be prevented by not connecting the first bottom region 182-1 and the first bottom region 182-2.

Landscapes

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Abstract

第１導電型のドリフト領域が設けられた半導体基板を備える半導体装置であって、半導体基板は、活性部と、半導体基板の上面において、活性部に設けられるトレンチ部とを有し、活性部は、トレンチ部が配列方向において第１トレンチ間隔で配列される第１領域と、トレンチ部が配列方向において第１トレンチ間隔よりも大きい第２トレンチ間隔で配列される第２領域とを有し、第１領域は、少なくとも２つのトレンチ部の底部にわたって設けられた第２導電型の第１底部領域を有し、第２領域は、１つのトレンチ部の底部に設けられた第２導電型の第２底部領域を有する半導体装置を提供する。

Description

半導体装置
　本発明は、半導体装置に関する。
　従来、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）等の半導体装置において、トレンチ部の底部に、不純物領域を設けた構成が知られている（例えば、特許文献１、２参照）。
［先行技術文献］
［特許文献］
　［特許文献１］　特開２０１９－９１８９２号公報
　［特許文献２］　特開２０１９－１１０２８８号公報
解決しようとする課題
　ＩＧＢＴ装置等の半導体装置においては、耐圧アンバランスを低減することが好ましい。
一般的開示
　上記課題を解決するために、本発明の第１の態様においては、第１導電型のドリフト領域が設けられた半導体基板を備える半導体装置を提供する。半導体基板は、活性部を有してよい。半導体基板は、トレンチ部を有してよい。トレンチ部は、半導体基板の上面において、活性部に設けられてよい。活性部は、第１領域を有してよい。第１領域は、トレンチ部が配列方向において第１トレンチ間隔で配列されてよい。活性部は、第２領域を有してよい。第２領域は、トレンチ部が配列方向において第１トレンチ間隔よりも大きい第２トレンチ間隔で配列されてよい。第１領域は、第２導電型の第１底部領域を有してよい。第１底部領域は、少なくとも２つのトレンチ部の底部にわたって設けられてよい。第２領域は、第２導電型の第２底部領域を有してよい。第２底部領域は、１つのトレンチ部の底部に設けられてよい。
　第２トレンチ間隔は、第１トレンチ間隔の２倍以上、４倍以下であってよい。
　第２領域は、ゲートトレンチ部を含んでよい。第２底部領域は、ゲートトレンチ部の底部に設けられてよい。
　半導体基板は、第２導電型の外周ウェル領域を有してよい。外周ウェル領域は、上面視において活性部を囲んでよい。
　少なくとも一部の第２領域は、配列方向において２つの第１領域に挟まれてよい。
　２つの第１領域の内１つの第１領域に設けられた第１底部領域は、外周ウェル領域と電気的に接続してよい。
　第２領域は、少なくとも２つのトレンチ部を含んでよい。第２底部領域は、２つのトレンチ部の底部にそれぞれ設けられてよい。第２底部領域は、２つのトレンチ部で挟まれるメサ部の中央には設けられなくてよい。
　ドリフト領域の一部は、配列方向において隣り合う２つの第２底部領域の間に設けられてよい。
　半導体基板は、第１導電型の蓄積領域を有してよい。蓄積領域の一部は、配列方向において隣り合う２つの第２底部領域の間に設けられてよい。
　第２領域に設けられる蓄積領域のドーピング濃度は、第１領域に設けられる蓄積領域のドーピング濃度より低くてよい。
　第２底部領域の上端と蓄積領域の下端は、半導体基板の深さ方向において接してよい。
　第２トレンチ間隔は、第２底部領域の配列方向における長さの１．６倍より大きくてよい。
　半導体装置は、層間絶縁膜を備えてよい。層間絶縁膜は、半導体基板の上方に設けられてよい。層間絶縁膜は、コンタクトホールを有してよい。第２領域の上方に設けられるコンタクトホールの開口幅は、第１領域の上方に設けられるコンタクトホールの開口幅より大きくてよい。
　なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
実施例に係る半導体装置１００の一例を示す上面図である。 図１における領域Ｄの拡大図である。 図２におけるｅ－ｅ断面の一例を示す図である。 図２におけるｆ－ｆ断面の一例を示す図である。 図２におけるｇ－ｇ断面の一例を示す図である。 半導体装置１００の製造方法の一例を示す図である。 半導体装置１００の製造方法の一例を示す図である。 レジスト形成段階Ｓ３０２で設けられるレジスト２０８の配置の一例を示す図である。 レジスト形成段階Ｓ３０２で設けられるレジスト２０８の配置の一例を示す図である。 図２におけるｅ－ｅ断面の他の例を示す図である。 図２におけるｅ－ｅ断面の他の例を示す図である。 図２におけるｅ－ｅ断面の他の例を示す図である。 図２におけるｅ－ｅ断面の他の例を示す図である。 他の実施例に係る半導体装置２００の一例を示す上面図である。 他の実施例に係る半導体装置３００の一例を示す上面図である。 比較例に係る半導体装置４００の一例を示す図である。 比較例に係る半導体装置５００の一例を示す図である。 比較例に係る半導体装置６００の一例を示す図である。 室温時のＦＷＤの順方向電流と逆回復電圧の傾きの関係を示す図である。 ＦＷＤの逆回復電圧の傾きの最大値（室温の低電流時）とターンオン損失（高温の定格電流時）の関係を示す図である。 半導体装置１００および半導体装置５００のゲート電圧０Ｖ（ＯＦＦ）時のコレクタ電流とコレクタ電圧のＩＶ特性を示す図である。 半導体装置１００および半導体装置６００のゲート電圧１５Ｖ（ＯＮ）時のコレクタ電流とコレクタ電圧のＩＶ特性を示す図である。 半導体装置５００および半導体装置６００のコレクタ電流とコレクタ電圧のＩＶ特性を示す図である。
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　本明細書においては半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は、重力方向または半導体装置の実装時における方向に限定されない。
　本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。直交座標軸は、構成要素の相対位置を特定するに過ぎず、特定の方向を限定するものではない。例えば、Ｚ軸は地面に対する高さ方向を限定して示すものではない。なお、＋Ｚ軸方向と－Ｚ軸方向とは互いに逆向きの方向である。正負を記載せず、Ｚ軸方向と記載した場合、＋Ｚ軸および－Ｚ軸に平行な方向を意味する。
　本明細書では、半導体基板の上面および下面に平行な直交軸をＸ軸およびＹ軸とする。また、半導体基板の上面および下面と垂直な軸をＺ軸とする。本明細書では、Ｚ軸の方向を深さ方向と称する場合がある。また、本明細書では、Ｘ軸およびＹ軸を含めて、半導体基板の上面および下面に平行な方向を、水平方向と称する場合がある。
　また、半導体基板の深さ方向における中心から、半導体基板の上面までの領域を、上面側と称する場合がある。同様に、半導体基板の深さ方向における中心から、半導体基板の下面までの領域を、下面側と称する場合がある。
　本明細書において「同一」または「等しい」のように称した場合、製造ばらつき等に起因する誤差を有する場合も含んでよい。当該誤差は、例えば１０％以内である。
　本明細書においては、不純物がドーピングされたドーピング領域の導電型をＰ型またはＮ型として説明している。本明細書においては、不純物とは、特にＮ型のドナーまたはＰ型のアクセプタのいずれかを意味する場合があり、ドーパントと記載する場合がある。本明細書においては、ドーピングとは、半導体基板にドナーまたはアクセプタを導入し、Ｎ型の導電型を示す半導体またはＰ型の導電型を示す半導体とすることを意味する。
　本明細書においては、ドーピング濃度とは、熱平衡状態におけるドナーの濃度またはアクセプタの濃度を意味する。本明細書においては、ネット・ドーピング濃度とは、ドナー濃度を正イオンの濃度とし、アクセプタ濃度を負イオンの濃度として、電荷の極性を含めて足し合わせた正味の濃度を意味する。一例として、ドナー濃度をＮＤ、アクセプタ濃度をＮＡとすると、任意の位置における正味のネット・ドーピング濃度はＮＤ－ＮＡとなる。本明細書では、ネット・ドーピング濃度を単にドーピング濃度と記載する場合がある。
　ドナーは、半導体に電子を供給する機能を有している。アクセプタは、半導体から電子を受け取る機能を有している。ドナーおよびアクセプタは、不純物自体には限定されない。例えば、半導体中に存在する空孔（Ｖ）、酸素（Ｏ）および水素（Ｈ）が結合したＶＯＨ欠陥は、電子を供給するドナーとして機能する。本明細書では、ＶＯＨ欠陥を水素ドナーと称する場合がある。
　本明細書においてＰ＋型またはＮ＋型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が高いことを意味し、Ｐ－型またはＮ－型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が低いことを意味する。また、本明細書においてＰ＋＋型またはＮ＋＋型と記載した場合には、Ｐ＋型またはＮ＋型よりもドーピング濃度が高いことを意味する。本明細書の単位系は、特に断りがなければＳＩ単位系である。長さの単位をｃｍで表示することがあるが、諸計算はメートル（ｍ）に換算してから行ってよい。
　本明細書において化学濃度とは、電気的な活性化の状態によらずに測定される不純物の原子密度を指す。化学濃度（原子密度）は、例えば二次イオン質量分析法（ＳＩＭＳ）により計測できる。上述したネット・ドーピング濃度は、電圧－容量測定法（ＣＶ法）により測定できる。また、拡がり抵抗測定法（ＳＲ法）により計測されるキャリア濃度を、ネット・ドーピング濃度としてよい。ＣＶ法またはＳＲ法により計測されるキャリア濃度は、熱平衡状態における値としてよい。また、Ｎ型の領域においては、ドナー濃度がアクセプタ濃度よりも十分大きいので、当該領域におけるキャリア濃度を、ドナー濃度としてもよい。同様に、Ｐ型の領域においては、当該領域におけるキャリア濃度を、アクセプタ濃度としてもよい。本明細書では、Ｎ型領域のドーピング濃度をドナー濃度と称する場合があり、Ｐ型領域のドーピング濃度をアクセプタ濃度と称する場合がある。
　また、ドナー、アクセプタまたはネット・ドーピングの濃度分布がピークを有する場合、当該ピーク値を当該領域におけるドナー、アクセプタまたはネット・ドーピングの濃度としてよい。ドナー、アクセプタまたはネット・ドーピングの濃度がほぼ均一な場合等においては、当該領域におけるドナー、アクセプタまたはネット・ドーピングの濃度の平均値をドナー、アクセプタまたはネット・ドーピングの濃度としてよい。本明細書において、単位体積当りの濃度表示にａｔоｍｓ／ｃｍ３、または、／ｃｍ３を用いる。この単位は、半導体基板内のドナーまたはアクセプタ濃度、または、化学濃度に用いられる。ａｔоｍｓ表記は省略してもよい。
　ＳＲ法により計測されるキャリア濃度が、ドナーまたはアクセプタの濃度より低くてもよい。拡がり抵抗を測定する際に電流が流れる範囲において、半導体基板のキャリア移動度が結晶状態の値よりも低い場合がある。キャリア移動度の低下は、格子欠陥等による結晶構造の乱れ（ディスオーダー）により、キャリアが散乱されることで生じる。
　ＣＶ法またはＳＲ法により計測されるキャリア濃度から算出したドナーまたはアクセプタの濃度は、ドナーまたはアクセプタを示す元素の化学濃度よりも低くてよい。一例として、シリコンの半導体においてドナーとなるリンまたはヒ素のドナー濃度、あるいはアクセプタとなるボロン（ホウ素）のアクセプタ濃度は、これらの化学濃度の９９％程度である。一方、シリコンの半導体においてドナーとなる水素のドナー濃度は、水素の化学濃度の０．１％から１０％程度である。本明細書における各濃度は、室温における値でよい。室温における値は、一例として３００Ｋ（ケルビン）（約２６．９℃）における値を用いてよい。
　図１は、実施例に係る半導体装置１００の一例を示す上面図である。図１においては、各部材を半導体基板１０の上面に投影した位置を示している。図１においては、半導体装置１００の一部の部材だけを示しており、一部の部材は省略している。
　半導体装置１００は、半導体基板１０を備えている。半導体基板１０は、半導体材料で形成された基板である。一例として半導体基板１０はシリコン基板であるが、半導体基板１０の材料はシリコンに限定されない。
　半導体基板１０は、上面視において端辺１６２を有する。本明細書で単に上面視と称した場合、半導体基板１０の上面側から見ることを意味している。本例の半導体基板１０は、上面視において互いに向かい合う２組の端辺１６２を有する。図１においては、Ｘ軸およびＹ軸は、いずれかの端辺１６２と平行である。またＺ軸は、半導体基板１０の上面と垂直である。
　半導体基板１０には活性部１６０が設けられている。活性部１６０は、半導体装置１００が動作した場合に半導体基板１０の上面と下面との間で、深さ方向に主電流が流れる領域である。活性部１６０の上方には、エミッタ電極が設けられているが図１では省略している。
　本例において活性部１６０には、ＩＧＢＴ等のトランジスタ素子を含むトランジスタ部７０が設けられている。他の例では、トランジスタ部７０およびＦＷＤ（Ｆｒｅｅ　Ｗｈｅｅｌ　Ｄｉｏｄｅ）等のダイオード素子を含むダイオード部が、半導体基板１０の上面における所定の配列方向に沿って、交互に配置されていてもよい。本明細書において配列方向はＸ軸方向である。
　トランジスタ部７０は、半導体基板１０の下面と接する領域に、Ｐ＋型のコレクタ領域を有する。また、トランジスタ部７０は、半導体基板１０の上面側に、Ｎ＋＋型のエミッタ領域、Ｐ－型のベース領域、ゲート導電部およびゲート絶縁膜を有するゲート構造が周期的に配置されている。
　半導体装置１００は、半導体基板１０の上方に１つ以上のパッドを有してよい。本例の半導体装置１００は、ゲートパッド１６４を有している。半導体装置１００は、アノードパッド、カソードパッドおよび電流検出パッド等のパッドを有してもよい。各パッドは、端辺１６２の近傍に配置されている。端辺１６２の近傍とは、上面視における端辺１６２と、エミッタ電極との間の領域を指す。半導体装置１００の実装時において、各パッドは、ワイヤ等の配線を介して外部の回路に接続されてよい。
　ゲートパッド１６４には、ゲート電位が印加される。ゲートパッド１６４は、活性部１６０のゲートトレンチ部の導電部に電気的に接続される。半導体装置１００は、ゲートパッド１６４とゲートトレンチ部とを接続するゲート配線１３０を備える。図１においては、ゲート配線１３０に斜線のハッチングを付している。
　ゲート配線１３０は、上面視において活性部１６０と半導体基板１０の端辺１６２との間に配置されている。本例のゲート配線１３０は、上面視において活性部１６０を囲んでいる。上面視においてゲート配線１３０に囲まれた領域を活性部１６０としてもよい。また、ゲート配線１３０は、ゲートパッド１６４と接続されている。ゲート配線１３０は、半導体基板１０の上方に配置されている。ゲート配線１３０は、アルミニウム等を含む金属配線であってよい。
　外周ウェル領域１１は、ゲート配線１３０と重なって設けられている。つまり、ゲート配線１３０と同様に、外周ウェル領域１１は、上面視において活性部１６０を囲んでいる。外周ウェル領域１１は、ゲート配線１３０と重ならない範囲にも、所定の幅で延伸して設けられている。外周ウェル領域１１は、第２導電型の領域である。本例の外周ウェル領域１１はＰ＋型である（図２参照）。外周ウェル領域１１の不純物濃度は、５．０×１０１７ａｔоｍｓ／ｃｍ３以上でかつ５．０×１０１９ａｔоｍｓ／ｃｍ３以下であってよい。外周ウェル領域１１の不純物濃度は、２．０×１０１８ａｔоｍｓ／ｃｍ３以上でかつ２．０×１０１９ａｔоｍｓ／ｃｍ３以下であってよい。
　また、半導体装置１００は、ポリシリコン等で形成されたＰＮ接合ダイオードである不図示の温度センス部や、活性部１６０に設けられたトランジスタ部７０の動作を模擬する不図示の電流検出部を備えてもよい。
　本例の半導体装置１００は、上面視において、活性部１６０と端辺１６２との間に、エッジ終端構造部９０を備える。本例のエッジ終端構造部９０は、外周ゲート配線１３０と端辺１６２との間に配置されている。エッジ終端構造部９０は、半導体基板１０の上面側の電界集中を緩和する。エッジ終端構造部９０は、活性部１６０を囲んで環状に設けられたガードリング、フィールドプレートおよびリサーフのうちの少なくとも一つを備えていてよい。
　図２は、図１における領域Ｄの拡大図である。領域Ｄは、トランジスタ部７０を含む領域である。本例の半導体装置１００は、半導体基板１０の上面側の内部に設けられたゲートトレンチ部４０、ダミートレンチ部３０、外周ウェル領域１１、エミッタ領域１２およびコンタクト領域１５を備える。ゲートトレンチ部４０およびダミートレンチ部３０は、それぞれがトレンチ部の一例である。
　本例の半導体装置１００は、半導体基板１０の上面の上方に設けられたエミッタ電極およびゲート配線１３０を備える。エミッタ電極およびゲート配線１３０は互いに分離して設けられる。また、エミッタ電極およびゲート配線１３０と、半導体基板１０の上面との間には層間絶縁膜が設けられる。図２において、エミッタ電極、ゲート配線１３０および層間絶縁膜を省略している。
　エミッタ電極は、ゲートトレンチ部４０、ダミートレンチ部３０、外周ウェル領域１１、エミッタ領域１２およびコンタクト領域１５の上方に設けられる。エミッタ電極は、コンタクトホールを通って、半導体基板１０の上面におけるエミッタ領域１２、コンタクト領域１５と接触する。また、エミッタ電極は、層間絶縁膜に設けられたコンタクトホールを通って、ダミートレンチ部３０内のダミー導電部と接続される。エミッタ電極は、Ｙ軸方向におけるダミートレンチ部３０の先端部３１において、ダミートレンチ部３０のダミー導電部と接続されてよい。
　ゲート配線１３０は、層間絶縁膜に設けられたコンタクトホールを通って、ゲートトレンチ部４０と接続する。ゲート配線１３０は、Ｙ軸方向におけるゲートトレンチ部４０の先端部４１において、ゲートトレンチ部４０のゲート導電部と接続されてよい。ゲート配線１３０は、ダミートレンチ部３０内のダミー導電部とは接続されない。
　エミッタ電極は、金属を含む材料で形成される。例えば、エミッタ電極の少なくとも一部の領域はアルミニウムまたはアルミニウム‐シリコン合金、例えばＡｌＳｉ、ＡｌＳｉＣｕ等の金属合金で形成される。エミッタ電極は、アルミニウム等で形成された領域の下層に、チタンやチタン化合物等で形成されたバリアメタルを有してよい。さらにコンタクトホール内において、バリアメタルとアルミニウム等に接するようにタングステン等を埋め込んで形成されたプラグを有してもよい。
　トランジスタ部７０は、配列方向に複数配列されたトレンチ部を有する。本例において、トレンチ部は、半導体基板１０の上面において、活性部１６０および外周ウェル領域１１に設けられている。トレンチ部は、トランジスタ部７０において上面視においてストライプ状に設けられている。トランジスタ部７０には、配列方向に沿って１以上のゲートトレンチ部４０と、１以上のダミートレンチ部３０とが交互に設けられている。１つのゲートトレンチ部４０と、２つのダミートレンチ部３０とが交互に設けられてよい。なお少なくとも一部の領域において、２つのゲートトレンチ部４０は、隣り合って設けられていてもよい。
　本例のゲートトレンチ部４０は、配列方向と垂直な延伸方向に沿って延伸する２つの直線部分３９（延伸方向に沿って直線状であるトレンチの部分）と、２つの直線部分３９を接続する先端部４１を有してよい。本明細書において延伸方向はＹ軸方向である。
　先端部４１の少なくとも一部は、上面視において曲線状に設けられることが好ましい。２つの直線部分３９のＹ軸方向における端部どうしを先端部４１が接続することで、直線部分３９の端部における電界集中を緩和できる。
　トランジスタ部７０において、ダミートレンチ部３０はゲートトレンチ部４０のそれぞれの直線部分３９の間に設けられる。それぞれの直線部分３９の間には、１本のダミートレンチ部３０が設けられてよく、複数本のダミートレンチ部３０が設けられていてもよい。本例において、それぞれの直線部分３９の間には、２本のダミートレンチ部３０が設けられている。なお少なくとも一部の領域において、直線部分３９の間に、ダミートレンチ部３０が設けられなくてもよい。ダミートレンチ部３０は、延伸方向に延伸する直線形状を有してよく、ゲートトレンチ部４０と同様に、直線部分２９と先端部３１とを有していてもよい。本例において、それぞれのダミートレンチ部３０は、直線部分２９と先端部３１を有する。
　外周ウェル領域１１の拡散深さは、ゲートトレンチ部４０およびダミートレンチ部３０の深さよりも深くてよい。ゲートトレンチ部４０およびダミートレンチ部３０のＹ軸方向の端部は、上面視において外周ウェル領域１１に設けられる。つまり、各トレンチ部のＹ軸方向の端部において、各トレンチ部の深さ方向の底部は、外周ウェル領域１１に覆われている。これにより、各トレンチ部の当該底部における電界集中を緩和できる。また、半導体装置１００は、上面視において全体が外周ウェル領域１１に設けられるゲートトレンチ部４０またはダミートレンチ部３０を備えてもよい。
　配列方向において各トレンチ部の間には、メサ部が設けられている。メサ部は、半導体基板１０の内部において、トレンチ部に挟まれた領域を指す。一例としてメサ部の上端は半導体基板１０の上面である。メサ部の下端の深さ位置は、トレンチ部の下端の深さ位置と同一である。本例のメサ部は、半導体基板１０の上面において、トレンチに沿って延伸方向（Ｙ軸方向）に延伸して設けられている。本例では、トランジスタ部７０にはメサ部６０および幅広メサ部６２が設けられている。
　それぞれのメサ部６０には、第１導電型のエミッタ領域１２および第２導電型のコンタクト領域１５の少なくとも一方が設けられてよい。本例のエミッタ領域１２はＮ＋＋型であり、コンタクト領域１５はＰ＋＋型である。エミッタ領域１２およびコンタクト領域１５は、深さ方向において、ベース領域と半導体基板１０の上面との間に設けられてよい。
　幅広メサ部６２のメサ幅は、メサ部６０のメサ幅より大きい。メサ幅とは、配列方向（Ｘ軸方向）におけるトレンチ部の間隔である。本明細書では、メサ部６０のメサ幅を第１トレンチ間隔と表現し、幅広メサ部６２のメサ幅を第２トレンチ間隔と表現する。それぞれの幅広メサ部６２には、第２導電型のコンタクト領域１５が設けられてよい。
　トランジスタ部７０のメサ部６０は、半導体基板１０の上面に露出したエミッタ領域１２を有する。エミッタ領域１２は、ゲートトレンチ部４０に接して設けられている。ゲートトレンチ部４０に接するメサ部６０には、半導体基板１０の上面に露出したコンタクト領域１５が設けられていてよい。本例において、メサ部６０において半導体基板１０の上面に露出して、ゲート配線１３０に最も近く配置された領域は、コンタクト領域１５である。また幅広メサ部６２においても、エミッタ領域１２およびコンタクト領域１５が設けられてよい。図２では幅広メサ部６２において、コンタクト領域１５が設けられる。
　メサ部６０におけるコンタクト領域１５およびエミッタ領域１２のそれぞれは、Ｘ軸方向における一方のトレンチ部から、他方のトレンチ部まで設けられる。一例として、メサ部６０のコンタクト領域１５およびエミッタ領域１２は、トレンチ部の延伸方向（Ｙ軸方向）に沿って交互に配置されている。また幅広メサ部６２におけるコンタクト領域１５は、Ｘ軸方向における一方のトレンチ部から、他方のトレンチ部まで設けられる。
　他の例においては、メサ部６０のコンタクト領域１５およびエミッタ領域１２は、トレンチ部の延伸方向（Ｙ軸方向）に沿ってストライプ状に設けられていてもよい。例えばトレンチ部に接する領域にエミッタ領域１２が設けられ、エミッタ領域１２に挟まれた領域にコンタクト領域１５が設けられる。
　図２において、エッジ終端構造部９０には、ガードリング９２が設けられる。エッジ終端構造部９０には、複数のガードリング９２が設けられてもよい。ガードリング９２は、第２導電型の領域である。ガードリング９２の不純物濃度は、外周ウェル領域１１と同一であってよい。
　活性部１６０は、中央部１７０と外周部１８０を有する。中央部１７０は、エミッタ領域１２を有する。外周部１８０は、中央部１７０を囲む。本例において、外周部１８０は、上面視において中央部１７０を囲んでいる。中央部１７０と外周部１８０の境界は、Ｘ軸方向またはＹ軸方向において外周ウェル領域１１に最も近いエミッタ領域１２としてよい。
　中央部１７０のそれぞれのメサ部６０および幅広メサ部６２の上方には、コンタクトホールが設けられている。本例のコンタクトホールは、コンタクト領域１５、エミッタ領域１２の各領域の上方に設けられる。コンタクトホールは、メサ部６０の配列方向（Ｘ軸方向）における中央に配置されてよい。コンタクトホールは、幅広メサ部６２の配列方向（Ｘ軸方向）における中央に配置されてよい。本例において、コンタクトホールは省略されている。
　図２では、半導体基板１０内に設けられる第１底部領域１８２および第２底部領域１８４の配置を点線で示している。第１底部領域１８２は、少なくとも２つのトレンチ部にわたって設けられるＰ－型の領域である。第２底部領域１８４は、１つのトレンチ部の底部に設けられるＰ－型の領域である。本例では、第２底部領域１８４は、幅広メサ部６２に挟まれたトレンチ部に設けられる。また第１底部領域１８２は、メサ部６０に挟まれたトレンチ部と、メサ部６０と幅広メサ部６２とで挟まれたトレンチ部と、に設けられる。図２に示す通り、第１底部領域１８２および第２底部領域１８４は、離れて設けられる。つまり第１底部領域１８２および第２底部領域１８４は、電気的に接続していない。
　図３は、図２におけるｅ－ｅ断面の一例を示す図である。ｅ－ｅ断面は、中央部１７０のエミッタ領域１２を通過するＸＺ面である。なお、図３の寸法は、図２の寸法と必ずしも一致しない。本例の半導体装置１００は、当該断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２およびコレクタ電極２４を有する。
　層間絶縁膜３８は、半導体基板１０の上面２１に設けられている。層間絶縁膜３８は、ホウ素またはリン等の不純物が添加されたシリケートガラス等の絶縁膜、熱酸化膜、および、その他の絶縁膜の少なくとも一層を含む膜である。層間絶縁膜３８には、図２において説明したコンタクトホール５４が設けられている。外周ウェル領域１１の上方には、部分的にコンタクトホール５４が設けられており、これにより外周ウェル領域１１はエミッタ電極５２に接続されている。
　エミッタ電極５２は、層間絶縁膜３８の上方に設けられる。エミッタ電極５２は、層間絶縁膜３８のコンタクトホール５４を通って、半導体基板１０の上面２１と接触している。なお、エミッタ電極５２は、外周ウェル領域１１の上方には設けられていなくてもよい。外周ウェル領域１１の上方には、ゲート配線１３０が設けられていてもよい。ゲート配線１３０の下には、ゲートポリシリコン４６が設けられてよい。
　コレクタ電極２４は、半導体基板１０の下面２３に設けられる。エミッタ電極５２およびコレクタ電極２４は、アルミニウム等の金属材料で形成されている。本明細書において、エミッタ電極５２とコレクタ電極２４とを結ぶ方向（Ｚ軸方向）を深さ方向と称する。
　それぞれのメサ部６０および幅広メサ部６２には、第２導電型のベース領域１４が設けられる。エミッタ領域１２およびコンタクト領域１５は、半導体基板１０の上面２１とベース領域１４の間に設けられる。本例のベース領域１４はＰ－型である。
　半導体基板１０は、第１導電型のドリフト領域１８を有する。本例のドリフト領域１８はＮ型またはＮ－型である。
　中央部１７０のメサ部６０には、Ｎ＋＋型のエミッタ領域１２およびＰ－型のベース領域１４が、半導体基板１０の上面２１側から順番に設けられている。ベース領域１４の下方にはドリフト領域１８が設けられている。メサ部６０には、Ｎ＋型の蓄積領域１６が設けられてもよい。蓄積領域１６は、ベース領域１４とドリフト領域１８との間に配置される。
　エミッタ領域１２は半導体基板１０の上面２１に露出しており、且つ、ゲートトレンチ部４０と接して設けられている。エミッタ領域１２は、メサ部６０の両側のトレンチ部と接していてよい。エミッタ領域１２は、ドリフト領域１８よりもドーピング濃度が高い。
　ベース領域１４は、エミッタ領域１２の下方に設けられている。本例のベース領域１４は、エミッタ領域１２と接して設けられている。ベース領域１４は、メサ部６０の両側のトレンチ部と接していてよい。ベース領域１４の不純物濃度のピークは、一例として、２．５×１０１７ａｔоｍｓ／ｃｍ３である。ベース領域１４の不純物濃度は、５．０×１０１６ａｔоｍｓ／ｃｍ３以上でかつ１．０×１０１８ａｔоｍｓ／ｃｍ３以下であってよい。またベース領域１４は、幅広メサ部６２の両側のトレンチ部と接していてよい。
　蓄積領域１６は、ベース領域１４の下方に設けられている。蓄積領域１６は、ドリフト領域１８よりもドーピング濃度が高いＮ＋型の領域である。蓄積領域１６は、リンまたは水素ドナー等のドナーの濃度ピークを有してよい。ドリフト領域１８とベース領域１４との間に高濃度の蓄積領域１６を設けることで、キャリア注入促進効果（ＩＥ効果）を高めて、オン電圧を低減できる。蓄積領域１６は、各メサ部６０におけるベース領域１４の下面全体を覆うように設けられてよい。
　外周部１８０のメサ部６０には、Ｐ＋＋型のコンタクト領域１５およびＰ－型のベース領域１４が、半導体基板１０の上面２１側から順番に設けられている。同様に外周部１８０の幅広メサ部６２には、Ｐ＋＋型のコンタクト領域１５およびＰ－型のベース領域１４が、半導体基板１０の上面２１側から順番に設けられていてよい。ベース領域１４の下方にはドリフト領域１８が設けられている。蓄積領域１６は、外周部１８０のメサ部６０に設けられてもよい。蓄積領域１６は、外周部１８０の幅広メサ部６２に設けられてもよい。
　ドリフト領域１８の下にはＮ＋型のバッファ領域２０が設けられてよい。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、ドリフト領域１８よりもドーピング濃度の高い濃度ピークを有してよい。濃度ピークのドーピング濃度とは、濃度ピークの頂点におけるドーピング濃度を指す。また、ドリフト領域１８のドーピング濃度は、ドーピング濃度分布がほぼ平坦な領域におけるドーピング濃度の平均値を用いてよい。
　バッファ領域２０は、水素（プロトン）またはリン等のＮ型ドーパントをイオン注入することで形成してよい。本例のバッファ領域２０は水素をイオン注入して形成される。バッファ領域２０は、ベース領域１４の下端から広がる空乏層が、Ｐ＋型のコレクタ領域２２に到達することを防ぐフィールドストップ層として機能してよい。
　バッファ領域２０の下方には、Ｐ＋型のコレクタ領域２２が設けられる。コレクタ領域２２のアクセプタ濃度は、ベース領域１４のアクセプタ濃度より高い。コレクタ領域２２は、ベース領域１４と同一のアクセプタを含んでよく、異なるアクセプタを含んでもよい。コレクタ領域２２のアクセプタは、例えばボロンである。アクセプタとなる元素は、上述した例に限定されない。
　コレクタ領域２２は、半導体基板１０の下面２３に露出しており、コレクタ電極２４と接続している。コレクタ電極２４は、半導体基板１０の下面２３全体と接触してよい。エミッタ電極５２およびコレクタ電極２４は、アルミニウム等の金属材料で形成される。
　半導体基板１０の上面２１側には、１以上のゲートトレンチ部４０、および、１以上のダミートレンチ部３０が設けられる。各トレンチ部は、半導体基板１０の上面２１から、ベース領域１４を貫通して、ドリフト領域１８に到達している。エミッタ領域１２、コンタクト領域１５および蓄積領域１６の少なくともいずれかが設けられている領域においては、各トレンチ部はこれらのドーピング領域も貫通して、ドリフト領域１８に到達している。トレンチ部がドーピング領域を貫通するとは、ドーピング領域を形成してからトレンチ部を形成する順序で製造したものに限定されない。トレンチ部を形成した後に、トレンチ部の間にドーピング領域を形成したものも、トレンチ部がドーピング領域を貫通しているものに含まれる。
　ゲートトレンチ部４０は、半導体基板１０の上面２１に設けられたゲートトレンチ、ゲート絶縁膜４２およびゲート導電部４４を有する。ゲート絶縁膜４２は、ゲートトレンチの内壁を覆って設けられる。ゲート絶縁膜４２は、ゲートトレンチの内壁の半導体を酸化または窒化して形成してよい。ゲート導電部４４は、ゲートトレンチの内部においてゲート絶縁膜４２よりも内側に設けられる。つまりゲート絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。
　ゲート導電部４４は、深さ方向において、ベース領域１４よりも長く設けられてよい。当該断面におけるゲートトレンチ部４０は、半導体基板１０の上面２１において層間絶縁膜３８により覆われる。ゲート導電部４４は、ゲート配線１３０に電気的に接続されている。ゲート導電部４４に所定のゲート電圧が印加されると、ベース領域１４のうちゲートトレンチ部４０に接する界面の表層に電子の反転層によるチャネルが形成される。
　ダミートレンチ部３０は、当該断面において、ゲートトレンチ部４０と同一の構造を有してよい。ダミートレンチ部３０は、半導体基板１０の上面２１に設けられたダミートレンチ、ダミー絶縁膜３２およびダミー導電部３４を有する。ダミー導電部３４は、エミッタ電極５２に電気的に接続されている。ダミー絶縁膜３２は、ダミートレンチの内壁を覆って設けられる。ダミー導電部３４は、ダミートレンチの内部に設けられ、且つ、ダミー絶縁膜３２よりも内側に設けられる。ダミー絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。ダミー導電部３４は、ゲート導電部４４と同一の材料で形成されてよい。例えばダミー導電部３４は、ポリシリコン等の導電材料で形成される。ダミー導電部３４は、深さ方向においてゲート導電部４４と同一の長さを有してよい。
　本例のゲートトレンチ部４０およびダミートレンチ部３０は、半導体基板１０の上面２１において層間絶縁膜３８により覆われている。なお、ダミートレンチ部３０およびゲートトレンチ部４０の底部は、下側に凸の曲面状（断面においては曲線状）であってよい。
　本例に係る半導体装置１００では、トレンチ部の底部において、第２導電型の底部領域が設けられる。本例において、中央部１７０には、トレンチ部の底部において、第２導電型の第１底部領域１８２－１が設けられる。第１底部領域１８２－１は、第１底部領域１８２－２と比べ中央部１７０側に設けられた第１底部領域１８２である。本例の第１底部領域１８２－１はＰ－型である。第１底部領域１８２－１は、トレンチ部の底部を覆っている。第１底部領域１８２－１は、少なくとも２つのトレンチ部の底部にわたって設けられている。第１底部領域１８２－１は、ベース領域１４の下方に設けられてよい。第２導電型の第１底部領域１８２－１が設けられることにより、ＦＷＤの逆回復電圧の傾きを制御しやすくなる。したがって、ターンオン損失を低減することができる。また、第１底部領域１８２－１を設けることで耐圧を向上することができる。
　また、外周部１８０には、トレンチ部の底部において、第２導電型の第１底部領域１８２－２が設けられる。第１底部領域１８２－２は、第１底部領域１８２－１と比べ外周部１８０側に設けられた第１底部領域１８２である。本例の第１底部領域１８２－２はＰ－型である。第１底部領域１８２－２は、トレンチ部の底部を覆っている。第１底部領域１８２－２は、第１底部領域１８２－１に向かって設けられてよい。つまり、第１底部領域１８２－２は、半導体基板１０の深さ方向において、第１底部領域１８２－１と同じ深さに設けられてよい。第１底部領域１８２－２は、外周ウェル領域１１と電気的に接続している。本例において、第１底部領域１８２－２は、外周ウェル領域１１と直接接続している。したがって、外周ウェル領域１１と第１底部領域１８２－２の境界の電界集中を緩和でき、ターンオフ時のアバランシェ耐量を向上することができる。
　第１底部領域１８２－１と第１底部領域１８２－２は、離れて設けられている。つまり、外周部１８０の少なくとも一部において、底部領域が設けられない。第１底部領域１８２－１と第１底部領域１８２－２が離れて設けられていることにより、第１底部領域１８２－１と外周ウェル領域１１が同電位になることを防ぐことができる。第１底部領域１８２－１は、電気的にフローティングであってよい。第１底部領域１８２－１が電気的にフローティングであるとは、いずれの電極にも電気的に接続していないことである。
　第１底部領域１８２－１と第１底部領域１８２－２の不純物濃度は、同一であってよい。第１底部領域１８２－１と第１底部領域１８２－２の不純物濃度を同一にすることにより、製造工程を同一にすることができる。また、第１底部領域１８２－２の不純物濃度は、第１底部領域１８２－１の不純物濃度より大きくてもよい。第１底部領域１８２－２の不純物濃度を第１底部領域１８２－１の不純物濃度より大きくすることにより、局所的な電界集中を緩和する効果が大きくなる。外周ウェル領域１１の不純物濃度は、第１底部領域１８２－２の不純物濃度より大きくてよい。外周ウェル領域１１の不純物濃度を第１底部領域１８２－２の不純物濃度より大きくすることで、電界分布が急峻になることを防ぐことできる。各底部領域の不純物濃度のピークは、一例として、４．０×１０１５ａｔоｍｓ／ｃｍ３である。各底部領域の不純物濃度のピークは、３．０×１０１４ａｔоｍｓ／ｃｍ３以上でかつ３．０×１０１６ａｔоｍｓ／ｃｍ３以下であってよい。各底部領域に注入するイオンのドーズ量は、一例として、５．０×１０１１ｉｏｎ／ｃｍ２以上でかつ５．０×１０１３ｉｏｎ／ｃｍ２以下であってよい。
　比較例に係る半導体装置４００（図１６参照）では、活性部１６０内において、トレンチ部に底部領域がある領域（領域２０２とする）、トレンチ部に底部領域がない領域（領域２０４）では、底部領域の有無によってＩＧＢＴの活性静耐圧にアンバランスが生じる。発明者が実施したシミュレーションによれば、領域２０２に比べ領域２０４の静耐圧は約５％低下する。ＩＧＢＴの耐圧によっては、静耐圧の差は、数１０～１００Ｖになると推定される。同様の理由により、領域２０２に比べ領域２０４のクランプ耐圧も低下すると推定される。耐圧アンバランスにより、ＩＧＢＴが領域２０４において集中的にスイッチング破壊する可能性が高くなる。
　図３では、活性部１６０は、第１領域１９２と第２領域１９４を有する。第１領域１９２は、トレンチ部が配列方向において第１トレンチ間隔Ｌ１で配列される領域である。第２領域１９４は、トレンチ部が配列方向において第１トレンチ間隔Ｌ１よりも大きい第２トレンチ間隔Ｌ２で配列される領域である。本例において第１領域１９２は、中央部１７０および外周部１８０に設けられる。本例において第２領域１９４は、外周部１８０に設けられる。
　第１領域１９２において底部領域を形成する場合、トレンチ部にボロン等の不純物を注入する。その後、熱処理を実施しボロンを拡散させる。第１領域１９２は、第２領域１９４と比べトレンチ間隔が小さい。したがって、ボロンを拡散させた場合隣り合うトレンチ部に設けられた底部領域が接続する。そのため、第１領域１９２には、少なくとも２つのトレンチ部にわたって設けられる第１底部領域１８２が形成される。本例では、第１領域１９２はメサ部６０に対応し、第２領域１９４は幅広メサ部６２に対応している。
　一方、第２領域１９４において底部領域を形成する場合、第２領域１９４は第１領域１９２と比べトレンチ間隔が大きいため、ボロンを拡散させた場合隣り合うトレンチ部に設けられた底部領域が接続しない。そのため、第２領域１９４には、１つのトレンチ部の底部に設けられる第２底部領域１８４が形成される。第２底部領域１８４を設けることにより、活性部１６０内における耐圧アンバランスを低減することができる。また第２底部領域１８４は１つのトレンチ部の底部に設けられるため、第１底部領域１８２－１と外周ウェル領域１１が同電位になることを防ぐことができる。したがって、ターンオン損失を低減することができる。
　第２トレンチ間隔Ｌ２は、第１トレンチ間隔Ｌ１の１．３倍以上、８倍以下であってよい。第２トレンチ間隔Ｌ２は、第１トレンチ間隔Ｌ１の１．５倍以上、６倍以下であってよい。第２トレンチ間隔Ｌ２は、第１トレンチ間隔Ｌ１の２倍以上、４倍以下であってよい。第１トレンチ間隔Ｌ１は、一例として０．４μｍ以上２．０μｍ以下である。第２トレンチ間隔Ｌ２は、一例として０．８μｍ以上８．０μｍ以下である。第１トレンチ間隔Ｌ１、第２トレンチ間隔Ｌ２をこのように設定することにより、耐圧アンバランスを低減することができる。
　本例において第２領域１９４は、ゲートトレンチ部４０を含む。また第２底部領域１８４は、ゲートトレンチ部４０の底部に設けられる。第２領域１９４は、ゲートトレンチ部４０を含むため、幅広メサ部６２に電流が流れやすくなる。
　また本例において第２領域１９４は、ダミートレンチ部３０を含む。また第２底部領域１８４は、ダミートレンチ部３０の底部に設けられる。このような構成でも耐圧アンバランスを解消できる。
　第２領域１９４は、少なくとも２つのトレンチ部が設けられてよい。第２底部領域１８４は、２つのトレンチ部の底部にそれぞれ設けられてよい。なお本例において第２領域１９４は、１つのゲートトレンチ部４０および１つのダミートレンチ部３０を含むが、この例に限定されない。例えば、第２領域１９４は、１つのゲートトレンチ部４０のみを含んでよい。第２領域１９４は、１つのダミートレンチ部３０のみを含んでよい。第２領域１９４は、１つ以上のゲートトレンチ部４０および１つ以上のダミートレンチ部３０を含んでよい。
　本例において少なくとも一部の第２領域１９４は、配列方向において２つの第１領域１９２に挟まれる。第２領域１９４は、Ｘ軸方向において２つの第１領域１９２に挟まれる。第２領域１９４が２つの第１領域１９２に挟まれるため、第１底部領域１８２－１と第１底部領域１８２－２が電気的に接続することを防ぐことができる。また２つの第１領域１９２の内１つの第１領域１９２に設けられた第１底部領域１８２－２は、外周ウェル領域１１と電気的に接続してよい。
　また本例において第２底部領域１８４は、配列方向における幅広メサ部６２の中央Ｃには設けられない。配列方向における幅広メサ部６２の中央Ｃに第２底部領域１８４が設けられないため、第２底部領域１８４が隣接する別の第２底部領域１８４と接続することを防ぐことができる。本例においてドリフト領域１８の一部は、配列方向において隣り合う２つの第２底部領域１８４の間に設けられる。そのため、配列方向において隣り合う２つの第２底部領域１８４は、接続していない。
　第２トレンチ間隔Ｌ２は、第２底部領域１８４の配列方向における長さＷ１より大きくてよい。第２トレンチ間隔Ｌ２は、第２底部領域１８４の配列方向における長さＷ１の１．６倍より大きくてよい。このような構成とすることで、配列方向において隣り合う２つの第２底部領域１８４が接続することを防ぐことができる。
　また本例では第２底部領域１８４は、トレンチ部の底部を覆っている。つまり第２底部領域１８４の配列方向における長さＷ１は、トレンチ部の配列方向における長さＷ２より大きくてよい。トレンチ部の配列方向における長さＷ２とは、トレンチ部の底部の配列方向における長さであってよい。第２底部領域１８４がトレンチ部の底部を覆っているため、ホール電流が分散し、電流集中を防ぐことができる。
　第２底部領域１８４と第１底部領域１８２の不純物濃度は、同一であってよい。第１底部領域１８２と第２底部領域１８４の不純物濃度を同一にすることにより、製造工程を同一にすることができる。第２底部領域１８４と第１底部領域１８２の不純物濃度は、異なってもよい。また第２底部領域１８４は、第１底部領域１８２に向かって設けられてよい。つまり、第２底部領域１８４は、半導体基板１０の深さ方向において、第１底部領域１８２と同じ深さに設けられてよい。
　配列方向において隣り合う第２底部領域１８４の距離Ｌ７は、０．１μｍ以上、１０μｍ以下であってよい。配列方向において隣り合う第２底部領域１８４と第１底部領域１８２の距離も同様に、０．１μｍ以上、１０μｍ以下であってよい。
　図４は、図２におけるｆ－ｆ断面の一例を示す図である。ｆ－ｆ断面は、ゲートトレンチ部４０の先端部４１およびダミートレンチ部３０の先端部３１を通過するＹＺ面である。なお、図４の寸法は、図２の寸法と必ずしも一致しない。本例の半導体装置１００は、当該断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２、コレクタ電極２４およびゲート配線１３０を有する。
　当該断面において、ゲートトレンチ部４０は、ゲート配線１３０と接続する。ゲート配線１３０の下には、ゲートポリシリコン４６が設けられてよい。当該断面において、ダミートレンチ部３０は、コンタクトホール５６を介して、エミッタ電極５２と接続する。エミッタ電極５２の下には、ダミーポリシリコン３６が設けられてよい。また、図４においても、図３と同様に第１底部領域１８２－２は、半導体基板１０の深さ方向において、第１底部領域１８２－１と同じ深さに設けられてよい。
　図５は、図２におけるｇ－ｇ断面の一例を示す図である。ダミートレンチ部３０の直線部分２９を通過するＹＺ面である。なお、図５の寸法は、図２の寸法と必ずしも一致しない。本例の半導体装置１００は、当該断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２、コレクタ電極２４およびゲート配線１３０を有する。図５において、エミッタ電極５２とダミートレンチ部３０の間には、層間絶縁膜３８が設けられている。図５においても、図３と同様に第１底部領域１８２－２は、半導体基板１０の深さ方向において、第１底部領域１８２－１と同じ深さに設けられてよい。
　図６、図７は、半導体装置１００の製造方法の一例を示す図である。半導体装置１００の製造方法は、トレンチ形成段階Ｓ３０１、レジスト形成段階Ｓ３０２、イオン注入段階Ｓ３０３、レジスト除去段階Ｓ３０４、ゲート導電部形成段階Ｓ３０５および熱処理段階Ｓ３０６を備える。図６では、トレンチ形成段階Ｓ３０１、レジスト形成段階Ｓ３０２およびイオン注入段階Ｓ３０３を記載している。図７では、レジスト除去段階Ｓ３０４、ゲート導電部形成段階Ｓ３０５および熱処理段階Ｓ３０６を記載している。
　トレンチ形成段階Ｓ３０１において、半導体基板１０にトレンチ４３を形成する。トレンチ４３は、公知の方法により形成されてよい。トレンチ４３は、エッチングにより形成されてよい。本例ではトレンチ４３を形成することにより、メサ部６０および幅広メサ部６２を形成する。トレンチ４３、メサ部６０および幅広メサ部６２には、犠牲酸化膜２０６が設けられてよい。
　レジスト形成段階Ｓ３０２において、半導体基板１０の上方にレジスト２０８を形成する。レジスト２０８は、フォトリソグラフィー等の公知の方法により形成されてよい。レジスト形成段階Ｓ３０２において、レジスト２０８を露光、現像してよい。なお本断面ではイオン注入段階Ｓ３０３においてレジスト２０８は設けられないが、他の断面においてレジスト２０８は設けられてよい。
　イオン注入段階Ｓ３０３において、半導体基板１０にイオンを注入する。本例において、半導体基板１０にボロンを注入する。イオン注入の加速エネルギーは、一例として、１００ｋｅＶである。イオン注入を実施することで、トレンチ４３の底部に注入領域２１０が形成される。注入領域２１０を熱処理することにより、底部領域を形成することができる。
　レジスト除去段階Ｓ３０４において、レジスト２０８を除去する。レジスト除去段階Ｓ３０４において、レジスト２０８を灰化してよい。なおレジスト除去段階Ｓ３０４において、犠牲酸化膜２０６を除去してよい。
　ゲート導電部形成段階Ｓ３０５において、トレンチ４３の内部にゲート導電部４４を形成する。ゲート導電部４４は、ポリシリコン等であってよい。ゲート導電部４４とトレンチ４３の間には、ゲート絶縁膜４２が設けられてよい。なおゲート絶縁膜４２は、メサ部６０および幅広メサ部６２に設けられてよい。
　熱処理段階Ｓ３０６において、半導体基板１０を熱処理する。本例では、エミッタ領域１２、ベース領域１４、蓄積領域１６および不図示のコンタクト領域１５を形成する領域にイオン注入した後、半導体基板１０を熱処理する。熱処理をした場合、メサ部６０ではボロンを拡散させた場合隣り合うトレンチ部に設けられた底部領域は接続するため、第１底部領域１８２が形成される。一方幅広メサ部６２ではボロンを拡散させた場合隣り合うトレンチ部に設けられた底部領域は接続しないため、第２底部領域１８４が形成される。
　図８は、レジスト形成段階Ｓ３０２で設けられるレジスト２０８の配置の一例を示す図である。図８では、図１の領域Ｄにおいてレジスト２０８を配置している。レジスト２０８は、配列方向に長手を有していてよい。レジスト２０８は、外周部１８０に設けられてよい。
　図９は、レジスト形成段階Ｓ３０２で設けられるレジスト２０８の配置の一例を示す図である。図９では、図１の領域Ｅにおいてレジスト２０８を配置している。領域Ｅにおける各構成の配置は、Ｙ軸を基準として領域Ｄにおける各構成の配置を反転させたものであってよい。図８と同様にレジスト２０８は、配列方向に長手を有していてよい。レジスト２０８は、外周部１８０に設けられてよい。
　レジスト２０８は、中央部１７０側に設けられた第１底部領域１８２（図３の第１底部領域１８２－１）と外周部１８０側に設けられた第１底部領域１８２（図３の第１底部領域１８２－２）を接続しないように設けられてよい。レジスト２０８は、幅広メサ部６２で終端してよい。本例ではレジスト２０８は、図８の幅広メサ部６２から図９の幅広メサ部６２まで連続して設けられる。
　図１０は、図２におけるｅ－ｅ断面の他の例を示す図である。図１０は、第１底部領域１８２－２が、半導体基板１０の深さ方向において第１底部領域１８２－１よりも広く設けられている点で、図３とは異なる。図１０のそれ以外の構成は図３と同一であってよい。本例では、第１底部領域１８２－２は、第１底部領域１８２－１と比べ、下面２３側に広く設けられており、外周ウェル領域１１とほぼ同じ深さとなっている。第１底部領域１８２－２が第１底部領域１８２－１よりも広く設けられていることで電界分布を調整することができる。また第１底部領域１８２－２は、半導体基板１０の深さ方向において第２底部領域１８４よりも広く設けられていてよい。
　図１１は、図２におけるｅ－ｅ断面の他の例を示す図である。図１１は、蓄積領域１６の構成が、図３とは異なる。図１１のそれ以外の構成は図３と同一であってよい。
　本例において、蓄積領域１６の一部は、配列方向において隣り合う２つの第２底部領域１８４の間に設けられる。このような構成でも活性部１６０内における耐圧アンバランスを低減することができる。第２底部領域１８４の上端と蓄積領域１６の下端は、半導体基板１０の深さ方向において接していてよい。第２底部領域１８４の上端と蓄積領域１６の下端を接することで、半導体装置１００の耐量を向上することができる。なお第１底部領域１８２－１の上端と蓄積領域１６の下端は、半導体基板１０の深さ方向において接していてよい。
　図１２は、図２におけるｅ－ｅ断面の他の例を示す図である。図１２は、蓄積領域１６の構成が、図１１とは異なる。図１２のそれ以外の構成は図１１と同一であってよい。
　本例において、第１領域１９２に設けられる蓄積領域１６を蓄積領域１６－１とし、第２領域１９４に設けられる蓄積領域１６を蓄積領域１６－２とする。第２領域１９４に設けられる蓄積領域１６－２のドーピング濃度は、第１領域１９２に設けられる蓄積領域１６－１のドーピング濃度より低くてよい。蓄積領域１６のドーピング濃度が高いと耐圧が下がる傾向にあるため、耐圧が下がりやすい第２領域１９４に設けられる蓄積領域１６－２のドーピング濃度を下げることにより、耐圧アンバランスを解消することができる。
　図１３は、図２におけるｅ－ｅ断面の他の例を示す図である。図１３は、コンタクトホール５４の構成が、図３とは異なる。図１３のそれ以外の構成は図３と同一であってよい。
　本例において、第１領域１９２の上方に設けられるコンタクトホール５４をコンタクトホール５４－１とし、第２領域１９４の上方に設けられるコンタクトホール５４をコンタクトホール５４－２とする。第２領域１９４の上方に設けられるコンタクトホール５４－２の開口幅Ｗ３は、第１領域１９２の上方に設けられるコンタクトホール５４－１の開口幅Ｗ４より大きくてよい。第２領域１９４の上方に設けられるコンタクトホール５４－２では、コンタクト領域１５が露出するため、コンタクトホール５４－２の開口幅Ｗ３を大きくすることにより、ホールの引き抜きを向上することができる。したがって、半導体装置１００のラッチアップを抑制できる。本例においてコンタクトホール５４－２の開口幅Ｗ３は、第２トレンチ間隔Ｌ２（図３参照）と同一である。
　図１４は、他の実施例に係る半導体装置２００の一例を示す上面図である。図１４は、幅広メサ部６２が中央部１７０に設けられる点で、図２とは異なる。図１４のそれ以外の構成は、図２と同一であってよい。
　本例において幅広メサ部６２は、中央部１７０に設けられる。したがって、中央部１７０に第２底部領域１８４を形成できる。よって半導体装置２００の耐圧アンバランスを調整することができる。本例において、第２底部領域１８４が設けられるトレンチ部は、ダミートレンチ部３０である。第２底部領域１８４が設けられるトレンチ部は、ゲートトレンチ部４０であってよい。また中央部１７０に複数の第２底部領域１８４が形成されてよい。中央部１７０に設けられる幅広メサ部６２のトレンチ間隔は、外周部１８０に設けられる幅広メサ部６２のトレンチ間隔と同一であってもよく、異なってもよい。
　本例では、中央部１７０に設けられる幅広メサ部６２におけるエミッタ領域１２とコンタクト領域１５の面積比は、中央部１７０に設けられるメサ部６０におけるエミッタ領域１２とコンタクト領域１５の面積比と同一である。エミッタ領域１２とコンタクト領域１５の面積比とは、例えば、延伸方向の単位長さにおけるエミッタ領域１２の面積／コンタクト領域１５の面積である。なお本例ではメサ部６０、幅広メサ部６２においてエミッタ領域１２およびコンタクト領域１５はＸ軸方向における一方のトレンチ部から、他方のトレンチ部まで設けられるため、エミッタ領域１２とコンタクト領域１５の面積比は、延伸方向における１つのエミッタ領域１２の長さ／延伸方向における１つのコンタクト領域１５の長さである。
　図１５は、他の実施例に係る半導体装置３００の一例を示す上面図である。図１５は、幅広メサ部６２に設けられるエミッタ領域１２、コンタクト領域１５の構成が、図１４とは異なる。図１５のそれ以外の構成は、図１４と同一であってよい。
　本例では、中央部１７０に設けられる幅広メサ部６２におけるエミッタ領域１２とコンタクト領域１５の面積比は、中央部１７０に設けられるメサ部６０におけるエミッタ領域１２とコンタクト領域１５の面積比と異なる。図１５では、中央部１７０に設けられる幅広メサ部６２におけるエミッタ領域１２とコンタクト領域１５の面積比は、中央部１７０に設けられるメサ部６０におけるエミッタ領域１２とコンタクト領域１５の面積比より小さい。幅広メサ部６２における延伸方向における１つのエミッタ領域１２の長さをＬ３とし、幅広メサ部６２における延伸方向における１つのコンタクト領域１５の長さをＬ４とする。またメサ部６０における延伸方向における１つのエミッタ領域１２の長さをＬ５とし、メサ部６０における延伸方向における１つのコンタクト領域１５の長さをＬ６とする。Ｌ３／Ｌ４は、Ｌ５／Ｌ６より小さくてよい。つまり中央部１７０に設けられる幅広メサ部６２では、中央部１７０に設けられるメサ部６０と比べ、コンタクト領域１５が多く設けられてもよい。このような構成でも、ホールの引き抜きを向上し、半導体装置３００のラッチアップを抑制できる。
　図１６は、比較例に係る半導体装置４００の一例を示す図である。図１６は、幅広メサ部６２および第２底部領域１８４が設けられない点で、図３とは異なる。図１６のそれ以外の構成は、図３と同一であってよい。
　図１７は、比較例に係る半導体装置５００の一例を示す図である。図１７は、第１底部領域１８２が設けられない点で、図１６とは異なる。図１７のそれ以外の構成は、図１６と同一であってよい。
　図１８は、比較例に係る半導体装置６００の一例を示す図である。図１８は、第１底部領域１８２－１および第１底部領域１８２－２が接続している点で、図１６とは異なる。図１８のそれ以外の構成は、図１６と同一であってよい。本例の場合、第１底部領域１８２－１と第１底部領域１８２－２の境界は、中央部１７０と外周部１８０の境界であってよい。
　図１９は、室温時のＦＷＤの順方向電流と逆回復電圧の傾きの関係を示す図である。順方向電流は定格電流を１とした場合の割合で示している。図１９の半導体装置１００と半導体装置５００は、順方向電流５～１０％時（低電流時）の逆回復電圧の傾きが同一（約５ｋＶ／μｓｅｃ）となるように外付けのゲート抵抗を調整している。図１９より、半導体装置１００は、半導体装置５００と比べて、順方向電流を変化させてもＦＷＤの逆回復電圧の傾きを同程度に保つことができる。したがって、順方向電流１００％時（定格電流時）にＩＧＢＴ側のターンオンのスピードが緩くなることなく順方向電流５～１０％時（低電流時）と同程度に速い状態に保つことができるため、ターンオン損失を低減することができる。
　図２０は、ＦＷＤの逆回復電圧の傾きの最大値（室温の低電流時）とターンオン損失（高温の定格電流時）の関係を示す図である。図２０は、外付けのゲート抵抗を変化させてＦＷＤ側の逆回復電圧の傾きの最大値とＩＧＢＴ側のターンオン損失を１対１でプロットして得ることができる。図２０より、ＦＷＤの逆回復電圧の傾きの最大値を５ｋＶ／μｓｅｃとして半導体装置１００と半導体装置５００を比較した場合、ターンオン損失を約５０パーセント低減することができる。
　図２１は、半導体装置１００および半導体装置５００のゲート電圧０Ｖ（ＯＦＦ）時のコレクタ電流とコレクタ電圧のＩＶ特性を示す図である。コレクタ電圧は半導体装置５００を１とした場合の割合で示している。図２１に示す通り、半導体装置１００は底部領域を有するため、半導体装置５００と比べ、耐圧を向上することができる。
　図２２は、半導体装置１００および半導体装置６００のゲート電圧１５Ｖ（ＯＮ）時のコレクタ電流とコレクタ電圧のＩＶ特性を示す図である。図２２に示す通り、第１底部領域１８２－１および第１底部領域１８２－２が接続している場合、半導体装置６００は動作しない。
　図２３は、半導体装置５００および半導体装置６００のコレクタ電流とコレクタ電圧のＩＶ特性を示す図である。図２３に示す通り、半導体装置６００において第１底部領域１８２－１および第１底部領域１８２－２が接続している場合、ＩＶ特性に飛びが発生する。第１底部領域１８２－１および第１底部領域１８２－２を接続しないようにすることで、飛びを防ぐことができる。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
　請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０・・半導体基板、１１・・外周ウェル領域、１２・・エミッタ領域、１４・・ベース領域、１５・・コンタクト領域、１６・・蓄積領域、１８・・ドリフト領域、２０・・バッファ領域、２１・・上面、２２・・コレクタ領域、２３・・下面、２４・・コレクタ電極、２９・・直線部分、３０・・ダミートレンチ部、３１・・先端部、３２・・ダミー絶縁膜、３４・・ダミー導電部、３６・・ダミーポリシリコン、３８・・層間絶縁膜、３９・・直線部分、４０・・ゲートトレンチ部、４１・・先端部、４２・・ゲート絶縁膜、４３・・トレンチ、４４・・ゲート導電部、４６・・ゲートポリシリコン、５２・・エミッタ電極、５４・・コンタクトホール、５６・・コンタクトホール、６０・・メサ部、６２・・幅広メサ部、７０・・トランジスタ部、９０・・エッジ終端構造部、９２・・ガードリング、１００・・半導体装置、１３０・・ゲート配線、１６０・・活性部、１６２・・端辺、１６４・・ゲートパッド、１７０・・中央部、１８０・・外周部、１８２・・第１底部領域、１８４・・第２底部領域、１９２・・第１領域、１９４・・第２領域、２００・・半導体装置、２０２・・領域、２０４・・領域、２０６・・犠牲酸化膜、２０８・・レジスト、２１０・・注入領域、３００・・半導体装置、４００・・半導体装置、５００・・半導体装置、６００・・半導体装置

Claims (13)

  1. 　第１導電型のドリフト領域が設けられた半導体基板を備える半導体装置であって、
    　前記半導体基板は、
    　活性部と、
    　前記半導体基板の上面において、前記活性部に設けられるトレンチ部と
    　を有し、
    　前記活性部は、
    　前記トレンチ部が配列方向において第１トレンチ間隔で配列される第１領域と、
    　前記トレンチ部が前記配列方向において前記第１トレンチ間隔よりも大きい第２トレンチ間隔で配列される第２領域と
    　を有し、
    　前記第１領域は、少なくとも２つの前記トレンチ部の底部にわたって設けられた第２導電型の第１底部領域を有し、
    　前記第２領域は、１つの前記トレンチ部の底部に設けられた第２導電型の第２底部領域を有する
    　半導体装置。
  2. 　前記第２トレンチ間隔は、前記第１トレンチ間隔の２倍以上、４倍以下である
    　請求項１に記載の半導体装置。
  3. 　前記第２領域は、ゲートトレンチ部を含み、
    　前記第２底部領域は、前記ゲートトレンチ部の底部に設けられる
    　請求項１または２に記載の半導体装置。
  4. 　前記半導体基板は、上面視において前記活性部を囲む第２導電型の外周ウェル領域を更に有する
    　請求項１から３のいずれか一項に記載の半導体装置。
  5. 　少なくとも一部の前記第２領域は、前記配列方向において２つの前記第１領域に挟まれる
    　請求項４に記載の半導体装置。
  6. 　前記２つの前記第１領域の内１つの前記第１領域に設けられた前記第１底部領域は、前記外周ウェル領域と電気的に接続する
    　請求項５に記載の半導体装置。
  7. 　前記第２領域は、少なくとも２つの前記トレンチ部を含み、
    　前記第２底部領域は、
    　前記２つの前記トレンチ部の底部にそれぞれ設けられ、
    　前記２つの前記トレンチ部で挟まれるメサ部の中央には設けられない
    　請求項１から６のいずれか一項に記載の半導体装置。
  8. 　前記ドリフト領域の一部は、前記配列方向において隣り合う２つの前記第２底部領域の間に設けられる
    　請求項７に記載の半導体装置。
  9. 　前記半導体基板は、第１導電型の蓄積領域を更に有し、
    　前記蓄積領域の一部は、前記配列方向において隣り合う２つの前記第２底部領域の間に設けられる
    　請求項７に記載の半導体装置。
  10. 　前記半導体基板は、第１導電型の蓄積領域を更に有し、
    　前記第２領域に設けられる前記蓄積領域のドーピング濃度は、前記第１領域に設けられる前記蓄積領域のドーピング濃度より低い
    　請求項１から８のいずれか一項に記載の半導体装置。
  11. 　前記第２底部領域の上端と前記蓄積領域の下端は、前記半導体基板の深さ方向において接する
    　請求項９または１０に記載の半導体装置。
  12. 　前記第２トレンチ間隔は、前記第２底部領域の前記配列方向における長さの１．６倍より大きい
    　請求項１から１１のいずれか一項に記載の半導体装置。
  13. 　前記半導体基板の上方に設けられ、コンタクトホールを有する層間絶縁膜を更に備え、
    　前記第２領域の上方に設けられる前記コンタクトホールの開口幅は、前記第１領域の上方に設けられる前記コンタクトホールの開口幅より大きい
    　請求項１から１２のいずれか一項に記載の半導体装置。
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